CN115911073A - 一种半导体结构及其制作方法、图像传感器 - Google Patents

Abstract

本申请提供一种半导体结构及其制作方法、图像传感器，该制作方法包括：提供一第一堆叠结构和一第二堆叠结构；基于金属网格掩膜版进行图案化处理，在所述第一堆叠结构上形成第一走线槽和第一连接凹槽，在所述第二堆叠结构上形成第二走线槽和第二连接凹槽；形成第一走线部和第一电连接件以得到第一晶圆，形成第二走线部和第二电连接件以得到第二晶圆；键合所述第一晶圆和所述第二晶圆得到半导体结构；所述第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件相对配合设置。从而能避免过抛的问题且提升布线的方便性。

Description

一种半导体结构及其制作方法、图像传感器

技术领域

本发明涉及半导体技术领域，具体涉及半导体结构及其制作方法、图像传感器。

背景技术

图像传感器是摄像设备的核心部件，通过将光信号转换成电信号实现图像拍摄功能。以互补金属氧化物半导体图像传感器(CMOS Image Sensors，CIS)器件为例，由于其具有低功耗和高信噪比的优点，因此在各种领域内得到了广泛应用。

三维集成电路(three-dimensional integrated circuit，3D-IC)组件被开发出来，以支持对更高质量影像的需求。制造三维集成电路的方法包括通过晶圆级混合键合(wafer level hybrid bonding)技术以进行晶圆对晶圆的键合。三维集成电路例如是背侧照明式互补金氧半导体影像感测器(back-side illuminated complementary metal-oxide semiconductor imagesensor，BSI-CIS)。在制造BSI-CIS时，提供包括阵列排列的背照明式集成电路的感测器晶圆（或称为像素晶圆）以及包括阵列排列的逻辑电路芯片的逻辑电路晶圆（或称为逻辑晶圆）。通过晶圆级混合键合技术将感测器晶圆与逻辑电路晶圆对接，以使逻辑电路晶圆堆迭于感测器晶圆上。随后，封装经混合键合的感测器晶圆与逻辑电路晶圆，且进行单体化以形成BSI-CIS器件。

制成成品晶圆需要使用CMP（Chemical Mechanical Polishing，化学机械抛光，是半导体晶圆表面加工的关键技术之一），而对晶圆进行抛光容易出现过抛的问题。

发明内容

本申请在于提供半导体结构及其制作方法、图像传感器，能避免过抛的问题且提升布线的方便性。

第一方面，本申请实施例提供了一种半导体结构的制作方法，包括：

提供一第一堆叠结构和一第二堆叠结构；所述第一堆叠结构包括第一硬掩膜层，所述第二堆叠结构包括第二硬掩膜层；

基于金属网格掩膜版进行图案化处理，在所述第一堆叠结构上形成第一走线槽和第一连接凹槽，在所述第二堆叠结构上形成第二走线槽和第二连接凹槽；所述第一走线槽和所述第一连接凹槽贯穿所述第一硬掩膜层，所述第二走线槽和所述第二连接凹槽贯穿所述第二硬掩膜层；

形成第一走线部和第一电连接件以得到第一晶圆，形成第二走线部和第二电连接件以得到第二晶圆；所述第一走线部、所述第一电连接件以及所述第一硬掩膜层的表面齐平，所述第二走线部、所述第二电连接件以及所述第二硬掩膜层的表面齐平；

键合所述第一晶圆和所述第二晶圆得到半导体结构；所述第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件相对配合设置。

在一些实施例中，所述形成第一走线部和第一电连接件以得到第一晶圆，形成第二走线部和第二电连接件以得到第二晶圆，包括：

分别对所述第一堆叠结构和所述第二堆叠结构进行电化学电镀处理，以在所述第一走线槽、所述第二走线槽、所述第一连接凹槽、所述第二连接凹槽上沉积导电材料层；

对所述导电材料层进行化学机械抛光处理，形成包括所述第一走线部和所述第一电连接件的第一晶圆，以及形成包括所述第二走线部和所述第二电连接件的第二晶圆。

在一些实施例中，所述导电材料层的材料包括铜或其他导电材料。

在一些实施例中，所述金属网格掩膜版包括第一图案区域以及第二图案区域，所述第一图案区域对应连接凹槽区域，所述第二图案区域对应走线槽区域。

在一些实施例中，在所述得到半导体结构之后，还包括：

对所述半导体结构的衬底进行减薄处理；

对减薄处理后的所述半导体结构进行封装处理。

在一些实施例中，键合所述第一晶圆和所述第二晶圆得到半导体结构，包括：

对所述第一晶圆和所述第二晶圆进行表面活化处理；

对活化后的所述第一晶圆和所述第二晶圆进行初步键合处理得到键合晶圆结构；

对所述键合晶圆结构进行热膨胀键合处理得到所述半导体结构。

在一些实施例中，所述对所述第一晶圆和所述第二晶圆进行表面活化处理，包括：

将所述第一晶圆和所述第二晶圆放置于活性溶液；

对所述第一堆叠结构和所述第二堆叠结构的表面进行清洗。

在一些实施例中，所述活性溶液包括酸性溶液。

在一些实施例中，所述对活化后的所述第一晶圆和所述第二晶圆进行初步键合处理，包括：

采用键合工艺和合金工艺，将所述第一晶圆和所述第二晶圆初步键合。

第二方面，本申请实施例还提供了一种半导体结构，包括：

第一晶圆，所述第一晶圆包括第一走线部、第一电连接件以及第一硬掩膜层，所述第一走线部、所述第一电连接件以及所述第一硬掩膜层的表面齐平；

与所述第一晶圆键合的第二晶圆，所述第二晶圆包括第二走线部、第二电连接件以及第二硬掩膜层，所述第二走线部、所述第二电连接件以及所述第二硬掩膜层的表面齐平；

其中，所述第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件、所述第一硬掩膜层和所述第二硬掩膜层相对键合设置。

第三方面，本申请实施例还提供了一种图像传感器，包括：

外围电路结构和半导体结构，所述外围电路结构和所述半导体结构连接；

所述半导体结构包括：

第一晶圆，所述第一晶圆包括第一走线部、第一电连接件以及第一硬掩膜层，所述第一走线部、所述第一电连接件以及所述第一硬掩膜层的表面齐平；

与所述第一晶圆键合的第二晶圆，所述第二晶圆包括第二走线部、第二电连接件以及第二硬掩膜层，所述第二走线部、所述第二电连接件以及所述第二硬掩膜层的表面齐平；

其中，所述第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件、所述第一硬掩膜层和所述第二硬掩膜层相对键合设置。

本申请实施例提供的一种半导体结构及其制作方法、图像传感器，本申请使用统一的金属网格掩膜版对第一堆叠结构和第二堆叠结构进行图案化处理，可以得到第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件相对配合设置的第一晶圆和第二晶圆，这样就不会使得制成的第一晶圆和第二晶圆的用于连接键合的孔结构即电连接件相互之间独立，键合连接的第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件适配，避免浪费了大片的晶圆面积，大大地提升布线的方便性。此外，本申请使用统一的金属网格掩膜版对第一堆叠结构和第二堆叠结构进行图案化处理，避免由于第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件的尺寸不同导致过蚀刻的问题，也能保障走线部和电连接件同时贴合，提升键合的紧密性。另外，通过对第一晶圆和第二晶圆进行表面活化处理，能够提高第一晶圆和第二晶圆之间的铜层和硬掩膜层之间结合力，解决了键合界面贴合的问题，使得两个晶圆的铜层和硬掩膜层之间结合力满足需求。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是示意性地示出了本技术适用的固态成像元件的构成的图；

图2a至图2c是本申请实施例提供的第一晶圆在不同工艺步骤下的剖视结构示意图；

图3a至图3c是本申请实施例提供的第二晶圆在不同工艺步骤下的剖视结构示意图；

图4是本申请实施例提供的第一晶圆和第二晶圆键合形成的半导体结构的的剖视结构示意图；

图5是本申请实施例提供的半导体结构的制作方法的流程示意图；

图6示出了作为本技术适用的电子设备的成像装置的构成例的框图；

图7是本申请实施例提供的半导体结构的结合力测试的效果示意图。

具体实施方式

下面结合附图和实施例，对本申请作进一步的详细描述。特别指出的是，以下实施例仅用于说明本申请，但不对本申请的范围进行限定。同样的，以下实施例仅为本申请的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本文描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。

在本文描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

可以理解的是，本文描述中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层（即直接在某物上）的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。“多个”的含义是两个或两个以上。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。

图1所示的固态成像元件1包括具有以二维阵列配置在例如使用硅(Si)作为半导体的半导体基板21上的像素2的像素阵列单元3以及存在于像素阵列单元3周围的周边电路单元4。周边电路单元4包括垂直驱动电路5、列信号处理电路6、水平驱动电路7、输出电路8、控制电路9等。

像素2各自包括对入射光进行光电转换的光电转换单元和多个像素晶体管。例如，像素晶体管由四个MOS晶体管形成：传输晶体管、选择晶体管、复位晶体管和放大晶体管。

控制电路9接收输入时钟和指定操作模式等的数据，并且还输出诸如关于固态成像元件1的内部信息的数据。具体地，根据垂直同步信号、水平同步信号和主时钟，控制电路9生成用作垂直驱动电路5、列信号处理电路6、水平驱动电路7等的操作的基准的时钟信号和控制信号。然后，控制电路9将所生成的时钟信号和控制信号输出到垂直驱动电路5、列信号处理电路6、水平驱动电路7等。

例如，垂直驱动电路5由移位寄存器形成、选择预定的像素驱动线11、供给用于驱动连接到所选择的像素驱动线11的像素2的脉冲并且以行为单位驱动像素2。具体地，垂直驱动电路5在垂直方向上以行为单位顺次地选择和扫描像素阵列单元3的各像素2，并且将基于根据各像素2的光电转换单元中接收的光量生成的信号电荷的像素信号通过垂直信号线12供给到列信号处理电路6。

列信号处理电路6针对像素2的各列设置，并且以列为单位对从一行的像素2输出的信号进行诸如去噪等信号处理。例如，列信号处理电路6进行诸如用于去除像素固有的固定模式噪声的相关双采样(CDS)以及AD转换等信号处理。

例如，水平驱动电路7由移位寄存器形成。水平驱动电路7通过顺次地输出水平扫描脉冲来顺次地选择各个列信号处理电路6，并使各个列信号处理电路6将像素信号输出到水平信号线13。

输出电路8对从各个列信号处理电路6通过水平信号线13顺次供给的信号进行信号处理，并输出处理后的信号。例如，输出电路8可以仅进行缓冲，或者可以进行黑电平控制、列变化校正、各种数字信号处理等。输入/输出端子10与外部交换信号。

具有上述结构的固态成像元件1是所谓的列AD型CMOS图像传感器，其中针对各像素列设置进行CDS和AD转换的列信号处理电路5。

随着3DIC 技术的发展，Hybrid Bonding（混合键合）技术越来越成熟，传统的Hybrid bonding工艺是将大的VIA孔套出小的VIA孔，通过两边晶圆上的大的VIA孔和小的VIA孔键合连接上下两片晶圆，为了解决CMP（Chemical Mechanical Polishing）过抛的问题，用的是Dummy VIA孔（即虚拟沟道结构）填充，但是缺点是Dummy VIA 孔之间相互独立，浪费了大片的面积，而且无法走线。

而Hybrid Bonding（混合键合）走线目前工艺上实现有以下几点困难：1. Line和VIA的不同设计导致过抛问题，对于凹陷无法管控，无法同时保证VIA和Line的虚拟区同时贴合；2. 这种走线在键合界面会有大片的铜层和硬掩模层键合，由于铜层和硬掩模层之间结合力不够，容易产生划片。并且，大片的像素区全是虚拟沟道结构，由于虚拟沟道结构VIA不能起到走线的作用，并且第一顶层金属柱结构以及第一次顶层金属柱结构之间的金属格栅距离过短，从而使得寄生电容较大，导致固态成像元件1的性能不佳。

请参见图5，图5是本申请实施例提供的半导体结构1000的制作方法的流程示意图，该半导体结构1000的制作方法可以包括以下步骤S101-S106，其中：

S101、提供一第一堆叠结构100和一第二堆叠结构200；所述第一堆叠结构100包括第一硬掩膜层110，所述第二堆叠结构200包括第二硬掩膜层210；

S102、基于金属网格掩膜版进行图案化处理，在所述第一堆叠结构100上形成第一走线槽171和第一连接凹槽180，在所述第二堆叠结构200上形成第二走线槽271和第二连接凹槽280；所述第一走线槽171和所述第一连接凹槽180贯穿所述第一硬掩膜层110，所述第二走线槽271和所述第二连接凹槽280贯穿所述第二硬掩膜层210；

S103、形成第一走线部172和第一电连接件181以得到第一晶圆101，形成第二走线部272和第二电连接件281以得到第二晶圆201；所述第一走线部172、所述第一电连接件181以及所述第一硬掩膜层110的表面齐平，所述第二走线部272、所述第二电连接件281以及所述第二硬掩膜层210的表面齐平；

S104、键合所述第一晶圆101和所述第二晶圆201得到半导体结构1000；所述第一走线部172和所述第二走线部272、所述第一电连接件181和所述第二电连接件281相对配合设置。

应当理解的是，上述制作方法中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。

请参见图2a至图2c以及图3a至图3c和图4，图2a至图2c是本申请实施例提供的不同工艺步骤下第一晶圆101的剖视结构示意图，图3a至图3c是本申请实施例提供的不同工艺步骤下第二晶圆201的剖视结构示意图，图4是第一晶圆101和第二晶圆201键合后的半导体结构1000的成品的剖视结构示意图。下面将结合图2a至图2c、图3a至图3c和图4进一步描述上述步骤S101-S104。

步骤S101、提供一第一堆叠结构100和一第二堆叠结构200；所述第一堆叠结构100包括第一硬掩膜层110，所述第二堆叠结构200包括第二硬掩膜层210。

在本申请实施例中，为了说明方便引入了XYZ正交坐标系。在这个坐标系中，与衬底160的上表面平行并且相互正交的两个方向被设置为X方向和Y方向，而与X方向与Y方向都正交的方向，即与衬底160的上表面垂直方向即堆叠方向被设置为Z方向。

如图2a所示，第一堆叠结构100包括第一氧化物层111、第一硬掩膜层110、第一介质层120、第一平坦层130、第一铜层150和第一衬底160，其中，第一衬底160位于第一堆叠结构100的底部，第一衬底160在X方向和Y方向上延伸形成第一衬底160表面。进一步地，第一衬底160具有第一堆叠面，第一堆叠面用于形成第一堆叠结构100。第一铜层150、第一平坦层130、第一介质层120、第一硬掩膜层110、第一氧化物层111在第一衬底160的第一堆叠面上沿着远离第一衬底160的方向依次层叠设置。另外，第一堆叠结构100的第一铜层150包括多个用于布线的第一顶层金属柱结构140以及第一次顶层金属柱结构190。第一堆叠结构100的第一衬底160还设有一个隔离凹槽151。

如图3a所示，第二堆叠结构200包括第二氧化物层211、第二硬掩膜层210、第二介质层220、第二平坦层230、第二铜层250和第二衬底260，其中，第二衬底260位于第二堆叠结构200的底部，第二衬底260在X方向和Y方向上延伸形成第二衬底260表面。进一步地，第二衬底260具有第二堆叠面，第二堆叠面用于形成第二堆叠结构200。第二铜层250、第二平坦层230、第二介质层220、第二硬掩膜层210、第二氧化物层211在第二衬底260的第二堆叠面上沿着远离第二衬底260的方向依次层叠设置。另外，第二堆叠结构200的第二铜层250包括多个用于布线的第二顶层金属柱结构240。

作为示例，第一衬底160或第二衬底260可以根据器件的实际需求进行选择，例如，可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-Insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；可以根据实际需求选择合适的材料作为衬底，本申请对此不做具体限制。其他实施例中，衬底的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底可以为砷化镓(gallium arsenide，GaAs)衬底、磷化铟(Indium phosphide，InP)衬底或碳化硅(SiC)衬底等。当然，本实施例中，所述衬底包括单晶硅衬底。

需要说明的是，第一衬底160或第二衬底260可以为进行离子掺杂后的衬底，具体地，可以为P型掺杂衬底，也可以为N型掺杂衬底。

本申请的实施例中，在第一衬底160的第一堆叠面沉积上沿着Z方向形成第一铜层150，然后在第一铜层150上沿着Z方向沉积形成第一平坦层130，在第一平坦层130上沿着Z方向沉积形成第一介质层120，在第一介质层120上沿着Z方向沉积形成第一硬掩膜层110，在第一硬掩膜层110上沿着Z方向沉积形成第一氧化物层111以得到第一堆叠结构100。

本申请的实施例中，在第二衬底260的第二堆叠面沉积上沿着Z方向形成第二铜层250，然后在第二铜层250上沿着Z方向沉积形成第二平坦层230，在第二平坦层230上沿着Z方向沉积形成第二介质层220，在第二介质层220上沿着Z方向沉积形成第二硬掩膜层210，在第二硬掩膜层210上沿着Z方向沉积形成第二氧化物层211以得到第二堆叠结构200。

在一些实施例中，平坦层可以为SIN层（即氮化硅层）或者SiO2层（即二氧化硅层）。氧化物层（即OX层）可以是SiO2层（即二氧化硅层）。

本申请的实施例中，根据实际需要选取沉积方式来在堆叠面上形成具有多层层结构的第一堆叠结构100、第二堆叠结构200。沉积方式可以为化学气相沉积(emical vapordeposition，CVD)、物理气相沉积(Physicalvapor deposition，PVD)、等离子体增强化学气相沉积(Plasma-enhanced CVD，PECVD)、溅镀(Sputtering)、有机金属化学气相沉积(Metal-organic 800emical vapor deposition，MOCVD)及原子层沉积(Atomic layerdeposition，ALD)等。

S102、基于金属网格掩膜版进行图案化处理，在所述第一堆叠结构100上形成第一走线槽171和第一连接凹槽180，在所述第二堆叠结构200上形成第二走线槽271和第二连接凹槽280；所述第一走线槽171和所述第一连接凹槽180贯穿所述第一硬掩膜层110，所述第二走线槽271和所述第二连接凹槽280贯穿所述第二硬掩膜层210。

本申请的实施例中，通过第一金属网格掩膜版对第一堆叠结构100进行图案化处理，其中，第一金属网格掩膜版包括第一图案区域以及第二图案区域，所述第一图案区域对应第一连接凹槽180区域，所述第二图案区域对应第一走线槽171区域。通过第二金属网格掩膜版对第二堆叠结构200进行图案化处理，其中，第二金属网格掩膜版包括第三图案区域以及第四图案区域，所述第三图案区域对应第二连接凹槽280区域，所述第四图案区域对应第二走线槽271区域。

其中，第一图案区域的尺寸大于第三图案区域的尺寸，第二图案区域的尺寸大于第四图案区域的尺寸。

在一些示例中，所述第二图案区域围绕所述第一图案区域，即第一图案区域位于两个第二图案区域之间。所述第四图案区域围绕所述第三图案区域，即第三图案区域位于两个第四图案区域之间。

在一些实施例中，如图2a所示基于金属网格掩膜版进行图案化处理在第一堆叠结构100上形成多个第一沟道结构170，其中，每个第一沟道结构170穿过贯穿第一氧化物层111、第一硬掩膜层110和第一介质层120，但是第一沟道结构170穿过第一平坦层130中远离第一衬底160的上表面但不贯穿第一平坦层130中靠近第一衬底160的下表面。

在一些实施例中，如图3a所示基于金属网格掩膜版进行图案化处理在第二堆叠结构200上形成多个第二沟道结构270，其中，每个第二沟道结构270穿过贯穿第二氧化物层211、第二硬掩膜层210和第二介质层220，但是第二沟道结构270穿过第二平坦层230中远离第二衬底260的上表面但不贯穿第二平坦层230中靠近第二衬底260的下表面。

在一些实施例中，如图2a和图3a所示，第一堆叠结构100上形成的多个第一沟道结构170与第二堆叠结构200上形成的多个第二沟道结构270的位置相匹配，即第一堆叠结构100翻转至第一堆叠结构100的第一衬底160的堆叠面与第二堆叠结构200的第二衬底260的堆叠面相对时，翻转后的第一堆叠结构100上的多个第一沟道结构170与第二堆叠结构200上形成的多个第二沟道结构270相对可结合。

在一些实施例中，如图2b所示基于金属网格掩膜版进行图案化处理在第一堆叠结构100上形成多个第一连接凹槽180，其中，每个第一连接凹槽180穿过贯穿第一氧化物层111、第一硬掩膜层110，但是第一连接凹槽180穿过第一介质层120中远离第一衬底160的上表面但不贯穿第一介质层120中靠近第一衬底160的下表面。在一些实施例中，第一连接凹槽180是倒梯形，即第一连接凹槽180的截面为倒梯形，即孔径分布为上宽下窄。此外，基于金属网格掩膜版进行图案化处理，在暴露出第一平坦层130的位置后，进行适当的刻蚀工艺，举例而言，可以为干法刻蚀或者湿法刻蚀，以在第一沟道结构170处移除被开口暴露的堆叠结构200的部分而形成截面为倒梯形的第一走线槽171，直到刻蚀形成的第一走线槽171暴露出相对设置的第一顶层金属柱结构140为止。换言之，第一沟道结构170为穿过第一堆叠结构100的通孔，为最终用于形成第一走线槽171的一部分。

在一些实施例中，如图3b所示基于金属网格掩膜版进行图案化处理在第二堆叠结构200上形成多个第二连接凹槽280，其中，每个第二连接凹槽280穿过贯穿第二氧化物层211、第二硬掩膜层210，但是第二连接凹槽280穿过第二介质层220中远离第二衬底260的上表面但不贯穿第二介质层220中靠近第二衬底260的下表面。在一些实施例中，第二连接凹槽280是倒梯形，即第二连接凹槽280的截面为倒梯形，即孔径分布为上宽下窄。此外，基于金属网格掩膜版进行图案化处理，在暴露出第二平坦层230的位置后，进行适当的刻蚀工艺，举例而言，可以为干法刻蚀或者湿法刻蚀，以在第二沟道结构270处移除被开口暴露的堆叠结构200的部分而形成截面为倒梯形的第二走线槽271，直到刻蚀形成的第二走线槽271暴露出相对设置的第二顶层金属柱结构240为止。换言之，第二沟道结构270为穿过第二堆叠结构200的通孔，为最终用于形成第二走线槽271的一部分。

在一些实施例中，如图2b和图3b所示，第一堆叠结构100上形成的多个第一连接凹槽180与第二堆叠结构200上形成的多个第二连接凹槽280的位置相匹配，即第一堆叠结构100翻转至第一堆叠结构100的第一衬底160与第二堆叠结构200相对时，翻转后的第一堆叠结构100上的多个第一连接凹槽180与第二堆叠结构200上形成的多个第二连接凹槽280相对可结合。

S103、形成第一走线部172和第一电连接件181以得到第一晶圆101，形成第二走线部272和第二电连接件281以得到第二晶圆201；所述第一走线部172、所述第一电连接件181以及所述第一硬掩膜层110的表面齐平，所述第二走线部272、所述第二电连接件281以及所述第二硬掩膜层210的表面齐平。

在本申请的实施例中，形成第一走线部172和第一电连接件181以得到第一晶圆101，形成第二走线部272和第二电连接件281以得到第二晶圆201；所述第一走线部172位于所述第一走线槽171内，所述第一电连接件181位于所述第一连接凹槽180内，所述第一走线部172、所述第一电连接件181以及所述第一硬掩膜层110的表面齐平；所述第二走线部272位于所述第二走线槽271内，所述第二电连接件281位于所述第二连接凹槽280内，所述第二走线部272、所述第二电连接件281以及所述第二硬掩膜层210的表面齐平。

在一些实施方式中，上述步骤形成第一走线部172和第一电连接件181以得到第一晶圆101，形成第二走线部272和第二电连接件281以得到第二晶圆201具体可以包括：

S1031、分别对所述第一堆叠结构100和所述第二堆叠结构200进行电化学电镀处理，以在所述第一走线槽171、所述第二走线槽271、所述第一连接凹槽180、所述第二连接凹槽280上沉积导电材料层。

在本申请的实施例中，电化学电镀(electrochemical plating，ECP)工艺是利用电解的原理将导电体铺上一层金属的方法。本申请通过ECP工艺对所述第一堆叠结构100进行处理，以在第一走线槽171沉积电镀形成导电材料层得到第一走线部172，在第一连接凹槽180上沉积电镀形成导电材料层得到第一电连接件181。同样，通过ECP工艺对所述第二堆叠结构200进行处理，以在第二走线槽271沉积电镀形成导电材料层得到第二走线部272，在第二连接凹槽280上沉积电镀形成导电材料层得到第二电连接件281。

需要注意的是，第一堆叠结构100的第一走线槽171和第一连接凹槽180内沉积的导电材料层与第一硬掩膜层110的远离第一衬底160的上表面平行。第二堆叠结构200的第二走线槽271和第二连接凹槽280内沉积的导电材料层与第二硬掩膜层210的远离第二衬底260的上表面平行。

在一些实施例中，所述导电材料层的材料包括铜或其他导电材料。

S1032、对所述导电材料层进行化学机械抛光处理，形成包括所述第一走线部172和所述第一电连接件181的第一晶圆101，以及形成包括所述第二走线部272和所述第二电连接件281的第二晶圆201。

在本申请的实施例中，由于沉积形成的导电材料层可能不平滑，因此，通过CMP（Chemical Mechanical Polishing，化学机械抛光）工艺对上述S1021形成的导电材料层进行抛光打磨处理得到包括所述第一走线部172和所述第一电连接件181的第一晶圆101如图2c所示，以及形成包括所述第二走线部272和所述第二电连接件281的第二晶圆201如图3c所示。

S104、键合所述第一晶圆101和所述第二晶圆201得到半导体结构1000；所述第一走线部172和所述第二走线部272、所述第一电连接件181和所述第二电连接件281相对配合设置。

在本申请的实施例中，键合技术(Wafer Bonding)是利用两片镜面抛光的、干净的晶圆或结构表面结合在一起。如图4所示，本申请可采用静电吸附技术、真空吸附技术将如图2c所示的第一晶圆101和如图3c所示的第二晶圆201进行键合。

例如，将第一晶圆101翻转至第一衬底160的堆叠面与第二晶圆201的第二衬底260的堆叠面相对时，翻转后的第一晶圆101上的多个第一走线部172与第二晶圆201上形成的多个第二走线部272相对可键合。通过静电吸附力吸附第一晶圆101，将第一晶圆101和第二晶圆201对准。将第一晶圆101中的第一走线部172的中心区域与第二晶圆201中的第二走线部272的中心区域对准，将第一晶圆101中的第一电连接件181的中心区域与第二晶圆201中的电连接件的中心区域对准。然后，调整所述静电吸附力的大小，使所述第一晶圆101在其重力和所述静电吸附力作用下与所述第二晶圆201键合。

在一些实施例中，所述步骤S104键合所述第一晶圆101和所述第二晶圆201得到半导体结构1000，包括：

S1041、对所述第一晶圆101和所述第二晶圆201进行表面活化处理；

在本申请的实施例中，第一晶圆101具有与第二晶圆201同样的层结构。构成半导体结构1000的第一晶圆101和第二晶圆201可以通过键合技术进行贴合时，为了提高密合性，优选对第一晶圆101和所述第二晶圆201的贴合面实施电晕处理等表面活化处理。

在一些实施例中，所述步骤S1041对所述第一晶圆101和所述第二晶圆201进行表面活化处理，包括：

S14111、将所述第一晶圆101和所述第二晶圆201放置于活性溶液；

S14112、对所述第一晶圆101和所述第二晶圆201的表面进行等离子体清洗。

在本申请的实施例中，将通过CMP（Chemical Mechanical Polishing，化学机械抛光）工艺处理之后的第一晶圆101和第二晶圆201分别置于盛有活性溶液的第一容器和第二容器中。硬掩膜层的材料由绝缘材料制成，绝缘材料包括但不限于为氮化硅、氧化硅中任一种。此处氧化硅是指硅氧化合物，如SixOy，氮化硅，是指氮硅化合物，如SixNy。

在一些实施例中，用等离子体清洗技术将第一晶圆101表面的第一铜层150和第一硬掩膜层110进行活化，使第一硬掩膜层110表面形成大量氮化硅羟基（SiN-OH）之类的悬挂键来改善第一晶圆101的亲水性。另外，让第一容器中沉没于活性溶液的第一晶圆101中的第一铜层150产生羟基（-OH）”，也可以形成部分铜表面的羟基（CU-OH）。

同样，用等离子体清洗技术将第二晶圆201表面的第二铜层250和第二硬掩膜层210进行活化，使第二硬掩膜层210表面形成大量氮化硅羟基（SiN-OH）之类的悬挂键来改善第二晶圆201的亲水性。另外，让第二容器中沉没于活性溶液的第二晶圆201中的第二铜层250产生羟基（-OH）”，也可以形成部分铜表面的羟基（CU-OH）。

在一些实施例中，所述活性溶液包括酸性溶液。

S1042、对活化后的所述第一晶圆101和所述第二晶圆201进行初步键合处理得到键合晶圆结构。

在一些实施例中，所述对活化后的所述第一晶圆101和所述第二晶圆201进行初步键合处理，包括：

采用键合工艺和合金工艺，将所述第一晶圆101和所述第二晶圆201初步键合。

在本申请的实施例中，采用键合工艺（Bonding）以及合金工艺（Alloy）将活化后的所述第一晶圆101和所述第二晶圆201进行键合，使其形成SiN-O-SiN，CU-O-SiN的共价键，使得第一晶圆101和所述第二晶圆201初步键合。其中，合金工艺相当于一个退火的过程，其目的在于使金属再结晶，修复离子造成的损伤等。

S1043、对所述键合晶圆结构进行热膨胀键合处理得到所述半导体结构1000。

在本申请的实施例中，第一晶圆101的第一铜层150和第二晶圆201的第二铜层250通过上文实施例中形成第一走线部172和所述第二走线部272，以及所述第一电连接件181和所述第二电连接件281，经过热膨胀键合到一起。由于第一硬掩膜层110和第二硬掩膜层210的表面均形成大量氮化硅羟基（SiN-OH），因此，第一晶圆101的第一硬掩膜层110和第二晶圆201的第二硬掩膜层210通过脱水反应形成共价键。

在一些实施例中，在所述得到半导体结构1000之后，还包括：

对所述半导体结构1000的衬底进行减薄处理；

在本申请的实施例中，将键合晶圆结构放入炉管进行低温退火。对键合晶圆结构采用机械研磨的减薄方式，去掉大部分的衬底。当，也通过氧化消耗硅的减薄方式，去掉大部分的衬底。

例如，衬底为单晶硅时可以采用机械研磨的减薄方式去掉大部分的衬底单晶硅，并预留20～50um衬底单晶硅通过后续工艺进行去除。本申请采用等离子表面活化处理的方法，配合低温退火，可以实现较强的键合强度满足后续减薄工艺要求。

对减薄处理后的所述半导体结构1000进行封装处理。

在本申请的实施例中，对减薄处理后的所述半导体结构1000与背面金属栅格进行键合以及引脚引出处理，其中，引脚进出处理即将第一晶圆101的第一走线部172、第二晶圆201的第二走线部272布线引出到晶圆的外表面以形成引脚。

本申请使用统一的金属网格掩膜版对第一堆叠结构100和第二堆叠结构200进行图案化处理，可以得到第一走线部172和所述第二走线部272、所述第一电连接件181和所述第二电连接件281相对配合设置的第一晶圆101和第二晶圆201，这样就不会使得制成的第一晶圆101和第二晶圆201的用于连接键合的孔结构即电连接件相互之间独立，键合连接的第一走线部172和所述第二走线部272、所述第一电连接件181和所述第二电连接件281适配，避免浪费了大片的晶圆面积，大大地提升布线的方便性。

此外，本申请使用统一的金属网格掩膜版对第一堆叠结构100和第二堆叠结构200进行图案化处理，避免由于第一走线部172和所述第二走线部272、所述第一电连接件181和所述第二电连接件281的尺寸不同导致过蚀刻的问题，也能保障走线部和电连接件同时贴合，提升键合的紧密性，使得虚拟沟道结构能够实现走线功能，降低半导体器件的寄生电容，从而提升器件性能。另外，通过对第一晶圆101和第二晶圆201进行表面活化处理，能够提高第一晶圆101和第二晶圆201之间的铜层和硬掩膜层之间结合力，解决了键合界面贴合的问题，使得两个晶圆的铜层和硬掩膜层之间结合力满足需求。

通过上述实施例，如图7所示，图7是结合力测试的效果示意图，如图7所示，铜层和硬掩模层之间键合强度大约3.7J/m2> 2J/m2，本申请实施例能保证走线和虚拟沟道结构的键合结合，且结合力测试结果满足需求。

第二方面，本申请实施例还提供了一种半导体结构1000，包括：

第一晶圆101，所述第一晶圆101包括第一走线部172、第一电连接件181以及第一硬掩膜层110，所述第一走线部172、所述第一电连接件181以及所述第一硬掩膜层110的表面齐平；

与所述第一晶圆101键合的第二晶圆201，所述第二晶圆201包括第二走线部272、第二电连接件281以及第二硬掩膜层210，所述第二走线部272、所述第二电连接件281以及所述第二硬掩膜层210的表面齐平；

其中，所述第一走线部172和所述第二走线部272、所述第一电连接件181和所述第二电连接件281、所述第一硬掩膜层110和所述第二硬掩膜层210相对键合设置。

本申请的实施例中，第一晶圆101可以是像素晶圆，第二晶圆201可以是逻辑晶圆，逻辑晶圆的贴合面与所述第二晶圆201的入光面即贴合面键合。

第二晶圆201中设有多个像素阵列，每个像素阵列包括多个发光二极管，所述第二晶圆201的一表面设有第一键合焊盘，所述第一键合焊盘包括由内而外依次堆叠的第一铜焊盘及第一帽层。

逻辑晶圆中设有CMOS器件，所述逻辑晶圆的一表面设有第二键合焊盘，所述第二键合焊盘包括由内而外依次堆叠的第二铜焊盘及第二帽层。其中，所述第二晶圆201与所述逻辑晶圆通过所述第一键合焊盘与所述第二键合焊盘键合连接。

本申请可采用静电吸附技术、真空吸附技术将第二晶圆201、逻辑晶圆和第一晶圆101进行晶圆键合。

例如，先通过静电吸附力吸附第二晶圆201，将第二晶圆201和逻辑晶圆对准。将第二晶圆201向下弯曲使得第二晶圆201的中心区域与所述逻辑晶圆的中心区域接触。调整所述静电吸附力的大小，使所述第二晶圆201的非入光面在其重力和所述静电吸附力作用下与所述逻辑晶圆键合。然后，通过静电吸附力吸附第一晶圆101，将第一晶圆101和第二晶圆201对准。将第一晶圆101向下弯曲使得第一晶圆101的中心区域与所述第二晶圆201的中心区域接触。调整所述静电吸附力的大小，使所述第一晶圆101在其重力和所述静电吸附力作用下与所述第二晶圆201的入光面键合。本申请通过静电吸附键合相比真空吸附键合，减小对晶圆形变的影响。

上述半导体结构1000可以具体为三维图像传感器2000(比如，3D 3D-Stack)。可以理解的是，本申请实施例提供的一种图像传感器2000，由于设置了本申请实施例提供的半导体器件，具有与上述半导体器件相同的有益效果。

本申请实施例还提供一种图像传感器2000，包括：

外围电路结构和半导体结构1000，所述外围电路结构和所述半导体结构1000连接；

所述半导体结构1000包括：

第一晶圆101，所述第一晶圆101包括第一走线部172、第一电连接件181以及第一硬掩膜层110，所述第一走线部172、所述第一电连接件181以及所述第一硬掩膜层110的表面齐平；

与所述第一晶圆101键合的第二晶圆201，所述第二晶圆201包括第二走线部272、第二电连接件281以及第二硬掩膜层210，所述第二走线部272、所述第二电连接件281以及所述第二硬掩膜层210的表面齐平；

其中，所述第一走线部172和所述第二走线部272、所述第一电连接件181和所述第二电连接件281、所述第一硬掩膜层110和所述第二硬掩膜层210相对键合设置。

具体地，通过将像素区和逻辑区分别设置在两张晶圆得到像素晶圆和逻辑晶圆上，并且将像素晶圆与逻辑晶圆键合在一起，从而能够获得更大的像素面积，并且有利于缩短光线抵达光电元件的路径、减少了光线的散射，使光线更聚焦，从而提升了图像传感器2000在弱光环境中的感光能力，降低了系统噪声和串扰。

上述图像传感器2000可以具体为三维图像传感器2000(比如，3D 3D-Stack)。可以理解的是，本申请实施例提供的一种图像传感器2000，由于设置了本申请实施例提供的半导体器件，具有与上述半导体器件相同的有益效果。

本技术不限于适用于固态成像元件。具体地，本技术可以适用于使用固态成像元件作为诸如成像装置(如数码相机、摄像机等)、具有成像功能的移动终端装置或使用固态成像元件作为图像读取器的复印机等图像捕获单元(光电转换单元)的任何电子设备。固态成像元件可以是单一芯片的形式，或者可以是通过封装成像单元和信号处理单元或光学系统形成的模块的形式并且具有成像功能。

如图6所示，本申请实施例还提供一种成像装置，包括：

成像装置包括形成有透视镜等的光学单元11、具有图1所示的固态成像元件1的构成的固态成像元件(成像装置)12以及作为相机信号处理器电路的数字信号处理器(DSP)电路13。固态成像元件1包括如图4所示的半导体结构1000。成像装置还包括帧存储器14、显示单元15、记录单元16、操作单元17和电源单元18。DSP电路13、帧存储器14、显示单元15、记录单元16、操作单元17和电源单元18经由总线19彼此连接。

光学单元11聚集来自被写体的入射光(图像光)，并在固态成像元件12的成像面上形成图像。固态成像元件12将入射光(已经由光学单元11聚集作为成像面上的图像)的量转换成各像素的电气信号，并输出电气信号作为像素信号。该固态成像元件12可以是图1所示的固态成像元件1，即，其中遮光层被分成多层遮光膜(第一遮光膜和第二遮光膜)而使得光电转换单元的上部电极中产生的膜应力对光电转换膜的影响减小的固态成像元件。

例如，显示单元15形成有诸如液晶显示器(LCD)或有机电致发光(EL)显示器等平板显示器，并显示由固态成像元件12形成的运动图像或静止图像。记录单元16将由固态成像元件12形成的运动图像或静止图像记录到诸如硬盘或半导体存储器等记录介质中。

当由使用者操作时，操作单元17发出关于成像装置的各种功能的操作指令。电源单元18适宜地供给各种电源作为DSP电路13、帧存储器14、显示单元15、记录单元16和操作单元17的操作电源。

如上所述，上述实施方案中的一个或实施方案的组合适用的固态成像元件1用作固态成像元件12。因此，可以减小光电转换单元的上部电极中产生的膜应力对光电转换膜的影响。此外，由于上部电极中产生的膜应力对光电转换膜的影响减小，所以还可以减少光电转换膜的暗电流和白缺陷的特性波动。因此，在成像装置中也可以提高所捕获的图像的质量，该成像装置是摄像机、数码相机、用于诸如便携式电话装置等移动装置的相机模块等。

例如，使用上述固态成像元件1的图像传感器2000可以用于如下所示的对诸如可见光、红外光、紫外光或X射线等光进行感测的各种情况：被构造成拍摄图像以供鉴赏活动的装置，例如，数码相机和具有相机功能的便携式装置。交通用装置，例如，被构造成拍摄车辆的前方、后方、周围、内部等的图像以进行诸如自动停车等安全驾驶或识别驾驶员的状况等的车载传感器、用于监视行驶车辆和道路的监视相机以及用于测量车辆间距离等的测距传感器。与家用电器配合使用的装置，例如，电视机、冰箱和空调，以拍摄使用者的姿态图像并根据该姿态来操作电器。医疗保健用装置，例如，内窥镜和用于接收血管造影用的红外光的装置。安保用装置，例如，用于预防犯罪的监视相机和用于个人身份认证的相机。

本技术的实施方案不限于上述实施方案，并且可以在不脱离本技术的范围的情况下作出各种改变。

以上对本申请实施例所提供的一种半导体结构1000及其制备方法、图像传感器2000进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (11)

1.一种半导体结构的制作方法，其特征在于，包括：

提供一第一堆叠结构和一第二堆叠结构；所述第一堆叠结构包括第一硬掩膜层，所述第二堆叠结构包括第二硬掩膜层；

基于金属网格掩膜版进行图案化处理，在所述第一堆叠结构上形成第一走线槽和第一连接凹槽，在所述第二堆叠结构上形成第二走线槽和第二连接凹槽；所述第一走线槽和所述第一连接凹槽贯穿所述第一硬掩膜层，所述第二走线槽和所述第二连接凹槽贯穿所述第二硬掩膜层；

形成第一走线部和第一电连接件以得到第一晶圆，形成第二走线部和第二电连接件以得到第二晶圆；所述第一走线部、所述第一电连接件以及所述第一硬掩膜层的表面齐平，所述第二走线部、所述第二电连接件以及所述第二硬掩膜层的表面齐平；

键合所述第一晶圆和所述第二晶圆得到半导体结构；所述第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件相对配合设置。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述形成第一走线部和第一电连接件以得到第一晶圆，形成第二走线部和第二电连接件以得到第二晶圆，包括：

分别对所述第一堆叠结构和所述第二堆叠结构进行电化学电镀处理，以在所述第一走线槽、所述第二走线槽、所述第一连接凹槽、所述第二连接凹槽上沉积导电材料层；

对所述导电材料层进行化学机械抛光处理，形成包括所述第一走线部和所述第一电连接件的第一晶圆，以及形成包括所述第二走线部和所述第二电连接件的第二晶圆。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述导电材料层的材料包括铜或其他导电材料。

4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述金属网格掩膜版包括第一图案区域以及第二图案区域，所述第一图案区域对应连接凹槽区域，所述第二图案区域对应走线槽区域。

5.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述得到半导体结构之后，还包括：

对所述半导体结构的衬底进行减薄处理；

对减薄处理后的所述半导体结构进行封装处理。

6.根据权利要求1至5任一项所述的半导体结构的制作方法，其特征在于，键合所述第一晶圆和所述第二晶圆得到半导体结构，包括：

对所述第一晶圆和所述第二晶圆进行表面活化处理；

对活化后的所述第一晶圆和所述第二晶圆进行初步键合处理得到键合晶圆结构；

对所述键合晶圆结构进行热膨胀键合处理得到所述半导体结构。

7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述对所述第一晶圆和所述第二晶圆进行表面活化处理，包括：

将所述第一晶圆和所述第二晶圆放置于活性溶液；

对所述第一堆叠结构和所述第二堆叠结构的表面进行清洗。

8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述活性溶液包括酸性溶液。

9.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述对活化后的所述第一晶圆和所述第二晶圆进行初步键合处理，包括：

采用键合工艺和合金工艺，将所述第一晶圆和所述第二晶圆初步键合。

10.一种半导体结构，其特征在于，包括：

第一晶圆，所述第一晶圆包括第一走线部、第一电连接件以及第一硬掩膜层，所述第一走线部、所述第一电连接件以及所述第一硬掩膜层的表面齐平；

与所述第一晶圆键合的第二晶圆，所述第二晶圆包括第二走线部、第二电连接件以及第二硬掩膜层，所述第二走线部、所述第二电连接件以及所述第二硬掩膜层的表面齐平；

其中，所述第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件、所述第一硬掩膜层和所述第二硬掩膜层相对键合设置。

11.一种图像传感器，其特征在于，包括：

外围电路结构和半导体结构，所述外围电路结构和所述半导体结构连接；

所述半导体结构包括：

第一晶圆，所述第一晶圆包括第一走线部、第一电连接件以及第一硬掩膜层，所述第一走线部、所述第一电连接件以及所述第一硬掩膜层的表面齐平；

与所述第一晶圆键合的第二晶圆，所述第二晶圆包括第二走线部、第二电连接件以及第二硬掩膜层，所述第二走线部、所述第二电连接件以及所述第二硬掩膜层的表面齐平；

其中，所述第一走线部和所述第二走线部、所述第一电连接件和所述第二电连接件、所述第一硬掩膜层和所述第二硬掩膜层相对键合设置。

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