TWI793560B - 半導體裝置及其製造方法 - Google Patents

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羅翊仁
丘世仰
張慶弘
施江林
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南亞科技股份有限公司
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Abstract

本發明提供一種半導體裝置的製造方法，包括接合第二裝置晶圓至第一裝置晶圓，以使包括介電質對介電質接合介面和金屬對金屬接合介面的第一接合介面形成於所述第一裝置晶圓及所述第二裝置晶圓之間，其中所述第二裝置晶圓電性耦合至所述第一裝置晶圓，且所述第一裝置晶圓與第二裝置晶圓為相同類型的裝置晶圓。本發明也提供一種半導體裝置。

Description

半導體裝置及其製造方法
本發明是有關於一種元件以及製造元件的方法，且特別是有關於一種半導體裝置及其製造方法。
一般來說，堆疊技術不僅提供了高性能，也提供在安裝密度及安裝區域的使用效率上的優點。由於這些優點，堆疊技術的研究及開發持續進行，以獲得更高的密度並降低成本。
本發明提供一種半導體裝置及其製造方法，其可以在簡化製程降低成本的同時具有良好的電特性及可靠度。
本發明提供一種半導體裝置的製造方法，包括接合第二裝置晶圓至第一裝置晶圓，以使包括介電質對介電質接合介面和金屬對金屬接合介面的第一接合介面形成於所述第一裝置晶圓及所述第二裝置晶圓之間，其中所述第二裝置晶圓電性耦合至所述第一裝置晶圓，且所述第一裝置晶圓與第二裝置晶圓為相同類型 的裝置晶圓。
本發明提供一種半導體裝置，包括基板、第一堆疊單元及第二堆疊單元。第一堆疊單元配置於所述基板上且包括第一介電層及第一金屬元件。第二堆疊單元配置於所述第一堆疊單元上且包括第二介電層及第二金屬元件。所述第一介電層與所述第二介電層直接接觸，且所述第一金屬元件與所述第二金屬元件直接接觸。半導體裝置為同質(homogeneous)整合。
基於上述，本發明的製造方法至少包括接合第二裝置晶圓至第一裝置晶圓，以使包括介電質對介電質接合介面和金屬對金屬接合介面的第一接合介面形成於所述第一裝置晶圓及所述第二裝置晶圓之間，也就是說，在製程中不需剝離層，且可省略多個步驟(例如剝離製程、上下翻轉製程及微凸塊接合製程)。另一方面，可減少裝置晶圓的厚度以增加半導體裝置的密度，使得成本可以降低，並可保證高密度半導體裝置良好的電特性及可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200:半導體裝置
110:虛設晶圓
112、SB:基板
114:介電材料層
120:第一裝置晶圓
122:第一基板
124:第一介電層
126:第一連接件
130、230:第二裝置晶圓
132、232:第二基板
134、234:第二介電層
136、236:第二連接件
110s、120s、124t、134t、136ct:表面
114a:開口
126a:矽通孔
126b、136b:導電接墊
136a:導電圖案
136c:導電端子
126at:底部
B1:第一堆疊單元
B2、B21:第二堆疊單元
FS、HS、HS1、HS2:接合介面
PL:鈍化層
圖式是提供對本發明進一步的理解，其併入且構成本說明書的一部分。圖式繪示了本發明示例性的實施例，且配合文字用以解釋本發明的原理。
圖1A至圖1L是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。
圖2A至圖2F是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。
應當理解，儘管術語「第一」、「第二」等在本文中可以 用於描述各種元件、元件、區域、層及/或部分，但是這些元件、元件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、元件、區域、層或部分與另一個元件、元件、區域、層或部分區分開。因此，下面討論的「第一元件」、「元件」、「區域」、「層」或「部分」可以被稱為第二元件、元件、區域、層或部分而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式「一」、「一個」和「該」旨在包括複數形式，包括「至少一個」。「或」表示「及/或」。如本文所使用的，術語「及/或」包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語「包括」及/或「包括」指定所述特徵、區域、整體、步驟、操作、元件的存在及/或元件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、元件及/或其組合的存在或添加。
圖1A至圖1L是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。
請參照圖1A，在本實施例中，半導體裝置100的製造流程可包括以下步驟。提供虛設晶圓110及第一裝置晶圓120。在一些實施例中，虛設晶圓110可不具線路圖案。但本發明不以此為限。此外，虛設晶圓110可具有基板112及形成於基板112上的介電材料層114，其中基板112可包括矽或其他合適材料，介電材 料層114可包括介電材料，例如氮化矽、氧化矽、氮碳化矽(silicon carbon nitride，SiCN)或其組合。介電材料層114的形成方法例如可為化學氣相沉積法(Chemical Vapor Deposition，CVD)、原子層沉積法(Atomic Layer Deposition，ALD)或其他合適方法，但本發明不以此為限。
另一方面，第一裝置晶圓120可為記憶體裝置晶圓，例如動態隨機存取記憶體(DRAM)等，但本發明不以此為限。此外，第一裝置晶圓120可包括第一基板122、自第一基板122延伸的第一介電層124、以及形成於第一基板122中且被第一介電層124環繞以避免漏電流的至少一第一連接件126(在圖1A中繪示3個第一連接件126，但本發明不限於此)。第一基板122可為摻雜的塊狀矽(bulk silicon)、未摻雜的塊狀矽或絕緣體上半導體(Semiconductor-On-Insulator，SOI)基板的主動層。第一基板122還可包括其他未繪示的各種層，其可結合而形成各種微電子元件、摻雜區域和隔離特徵。第一介電層124可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第一介電層124的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。此外，第一連接件126可包括矽通孔(through-silicon via，TSV)126a以及形成於矽通孔126a上的導電接墊126b，其中矽通孔126a和導電接墊126b內嵌於第一介電層124中，使得僅有介電表面(第一介電層124的表面)被暴露出來，但本發明不以此為限。在一些實施例中，矽通孔126a包括 銅或其他合適材料，且導電接墊126b包括鋁或其他合適材料，但本發明不以此為限。
在一些實施例中，矽通孔126a是藉由中段通孔製程(via-middle process)形成。於此，中段通孔製程的定義為例如矽通孔126a是形成於電晶體的形成之後及後段製程(Back End of Line，BEOL)之前，但本發明不以此為限。另外，矽通孔126a以通孔蝕刻操作形成，隨後以電鍍操作在通孔洞中填入導電材料(未示出)，但本發明不以此為限，矽通孔126a可以其他合適製程形成。此外，矽通孔126a的關鍵直徑(Critical Diameter，CD)基本上可為3微米(μm)，且矽通孔126a的深度基本上可為10微米(μm)，但本發明不以此為限；根據設計的需求，矽通孔126a可為任意合適尺寸。
在一些實施例中，為了減少基板的邊緣在後續製程中破損，可進行修整製程(trimming process)。舉例而言，對第一基板122進行修整製程，以調整邊緣的形狀，因此，累積在第一基板122的角落的應力可於後續製程中降低，但本發明不以此為限。
請參照圖1A和圖1B，接合第一裝置晶圓120至虛設晶圓110，以使包括介電質對介電質接合介面的接合介面FS形成於虛設晶圓110和第一裝置晶圓120之間。進一步來說，虛設晶圓110可直接與第一裝置晶圓120接觸。舉例來說，接合介面FS藉由融熔接合(fusion-bonding)製程形成，介電材料層114與第一介電層124形成融熔接合，即，介電材料層114直接接觸第一介 電層124且虛設晶圓110和第一裝置晶圓120之間不存在金屬接觸，但本發明不以此為限。
在融熔接合製程中，介電層表面是光滑且乾淨的，因此在融熔接合製程之前，可進行研磨製程或清潔製程。舉例而言，清潔製程執行濕清潔，以活化虛設晶圓110的表面110s(接合表面)及第一裝置晶圓120的表面120s(接合表面)，以形成親水的表面並清潔虛設晶圓110的表面110s及第一裝置晶圓120的表面120s，例如除去在虛設晶圓110的表面110s及第一裝置晶圓120的表面120s上的金屬粒子或雜質。因此，可改善接合的可靠度。但本發明不以此為限。
在一些實施例中，介電材料層114的材料和第一介電層124的材料可為相同材料，例如氧化物，因此，接合介面FS可由氧化物對氧化物的接合形成，但本發明不以此為限。在一些實施例中，介電材料層114的材料和第一介電層124的材料可為不同材料，例如介電材料層114的材料為氧化物，第一介電層124的材料為氮化物，但本發明不以此為限。
請參照圖1C至圖1F，第一裝置晶圓120的第一連接件126可藉由以下步驟被打開以供後續的電性連接。首先，如圖1C所示，第一基板122的第一部分被移除。在此步驟中可以使用研磨製程來移除第一基板122的第一部分。在上述移除步驟後，第一連接件126仍然內嵌於第一基板122之中，換句話說，第一連接件126並未被暴露出來。接下來，如圖1D所示的第一基板122 的第二部分被移除。在此步驟中，可以使用蝕刻製程來精準的移除第一基板122的第二部分，因此可解決多個第一連接件126之間的高度差的間題。但本發明不以此為限。在此，蝕刻製程中，第一基板122和第一介電層124之間可能具有蝕刻選擇比，因此第一基板122的第二部分可以被精準的移除。據此，第一連接件126中被第一介電層124所包圍的的矽通孔126a的底部126at可以被暴露出來，換句話說，第一基板122被蝕刻至凹於第一連接件126中被第一介電層124所包圍的的矽通孔126a的底部126at之下。
值得注意的是，儘管第一裝置晶圓120的第一基板122可如前述的藉由兩步驟被移除，但本發明不以此為限。步驟的數目可依據實際設計的需求調整，舉例而言，使用的可以是單一步驟、三個步驟或大於三個的步驟。
介面材料接著形成於第一裝置晶圓120上，舉例而言，介面材料形成於剩餘的第一基板122上以及被第一介電層124所包圍的的矽通孔126a的底部126at旁，如圖1E所示，以使介電材料自第一介電層124再生長(regrowth)且完全覆蓋剩餘的第一基板122以及被第一介電層124所包圍的的矽通孔126a的底部126at。接下來，在第一裝置晶圓120的背面執行平坦化製程，如圖1F所示，以使第一連接件126被暴露出來。舉例而言，矽通孔126a的底部126at可以被暴露出來，因此，矽通孔126a的底部126at與第一介電層124的表面124t共平面，但本發明不以此為限。在 此，平坦化製程可包括化學機械研磨(Chemical Mechanical Polishing，CMP)製程或其他合適製程。值得注意的是，本發明不以此為限，第一裝置晶圓120可以任意合適方法以使第一連接件126被暴露出來。
請參照圖1G，提供第二裝置晶圓130。第二裝置晶圓130可以是記憶體裝置晶圓，例如DRAM或其他類似的記憶體裝置晶圓。換句話說，第一裝置晶圓120和第二裝置晶圓130是相同類型的裝置晶圓，以使第一裝置晶圓120和第二裝置晶圓130為同質整合。此外，第二裝置晶圓130可包括第二基板132、形成於第二基板132上的第二介電層134以及形成於第二基板132上且內嵌於第二介電層134中的至少一第二連接件136(在圖1G中繪示3個第二連接件136，但本發明不限於此)。第二基板132可為摻雜的塊狀矽、未摻雜的塊狀矽或絕緣體上半導體(SOI)基板的主動層。第二基板132還可包括其他未繪示的各種層，其可結合而形成各種微電子元件、摻雜區域和隔離特徵。第二介電層134可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第二介電層134的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。此外，第二連接件136可包括導電圖案136a、形成於導電圖案136a上的導電接墊136b以及形成於導電接墊136b上的導電端子136c。其中第二介電層134環繞導電圖案136a、導電接墊136b以及導電端子136c，且導電圖案136a、導電接墊136b以及導電端子136c可以合適製程形 成。舉例而言，導電端子136c可以使用焊墊開口製程(Pad Open Process)和電鍍製程來形成於導電接墊136b上。另外，導電端子136c的表面136ct和第二介電層134的表面134t共平面，以使介電表面(第二介電層134的表面134t)及導電表面(導電端子136c的表面136ct)被暴露出來，但本發明不以此為限。在一些實施例中，導電圖案136a和導電端子136c包括銅或其他合適材料，且導電接墊136b包括鋁或其他合適材料，但本發明不以此為限。
請參照圖1G和圖1H，接合第二裝置晶圓130至第一裝置晶圓120，以使在第一裝置晶圓120和第二裝置晶圓130之間形成包括介電質對介電質接合介面和金屬對金屬接合介面的接合介面HS，且第二裝置晶圓130電性耦合至第一裝置晶圓120。此外，第一裝置晶圓120與第二裝置晶圓130直接接觸。舉例而言，接合介面HS藉由混合接合(hybrid-bonding)製程形成，第一介電層124可直接接觸第二介電層134且第一連接件126可直接接觸第二連接件136，但本發明不以此為限。「混合」一詞指的是兩種不同類型的接合以單一個接合製程形成，而非如其他晶圓至晶圓接合製程的方法一樣的形成單一類型的接合。
在一些實施例中，為了減少基板的邊緣在後續製程中破損，可進行修整製程。舉例而言，在虛設晶圓110的基板112上進行修整製程，以調整邊緣的形狀，因此，累積在在虛設晶圓110的第一基板122的角落的應力可於後續製程中降低，但本發明不以此為限。
在一些實施例中，第一介電層124的材料和第二介電層134的材料可為相同材料，例如氧化物；且第一連接件126的材料和第二連接件136的材料可為相同材料，例如金屬。因此，接合介面HS可由氧化物對氧化物的接合以及金屬對金屬的接合形成，但本發明不以此為限。在一些實施例中，第一介電層124的材料和第二介電層134的材料可為不同材料，且第一連接件126的材料和第二連接件136的材料可為不同材料，但本發明不以此為限。
請參照圖1I至圖1K，在形成接合介面HS之後，如圖1H所示的結構被上下翻轉，如圖1I所示。而後，虛設晶圓110的基板112藉由以下步驟被移除。首先，如圖1J所示，基板112的第一部分被移除。在此步驟中可以使用研磨製程來移除基板112的第一部分。在上述移除步驟後，基板112可能未被完全移除，換句話說，介電材料層114並未被暴露出來。接下來，如圖1K所示的基板112的第二部分被移除。在此步驟中，可以使用蝕刻製程來精準的移除基板112的第二部分，但本發明不以此為限。於此蝕刻製程中，基板112和介電材料層114之間可能具有蝕刻選擇比，因此基板112的第二部分可以被精準的移除且介電材料層114可以被暴露出來。
請參照圖1L，在移除虛設晶圓110的基板112之後，在介電材料層114中形成開口114a，其中導電接墊126b可藉由開口114a被暴露出來。因此，導電接墊126b可電性連接至其他導電的 元件(例如，焊球或導線)，但本發明不以此為限。半導體裝置100的製造的實施例在上述製造過程後基本完成。半導體裝置100包括基板SB、第一堆疊單元B1以及第二堆疊單元B2。第一堆疊單元B1配置在基板SB上且包括介電層(例如，第二介電層134)和金屬元件(例如，導電端子136c)。第二堆疊單元B2配置在第一堆疊單元B1上且包括介電層(例如，第一介電層124)和金屬元件(例如，矽通孔126a)。此外，第一堆疊單元B1的介電層(例如，第二介電層134)直接接觸第二堆疊單元B2的介電層(例如，第一介電層124)，以及第一堆疊單元B1的金屬元件(例如，導電端子136c)直接接觸第二堆疊單元B2的金屬元件(例如，矽通孔126a)。其中，半導體裝置100為同質整合。在此，基板SB以第二基板132為基礎，第一堆疊單元B1以第二介電層134以及第二連接件136(導電圖案136a、導電接墊136b以及導電端子136c)為基礎，且第二堆疊單元B2以第一基板122、第一介電層124以及第一連接件126(矽通孔126a和導電接墊126b)為基礎。
據此，前述的製程至少包括接合第二裝置晶圓130至第一裝置晶圓120，因此，包括介電質對介電質接合介面和金屬對金屬介面的接合介面HS形成於第一裝置晶圓120和第二裝置晶圓130之間。也就是說，虛設晶圓110和第一裝置晶圓120之間不存在剝離層(de-bonding layer)(或稱臨時層(temporary layer))且可省略多個製程(例如，剝離製程、上下翻轉(flipped upside down)製程、微凸塊接合(micro-bump bonding)製程)。另一方面，可 減少裝置晶圓的厚度以增加半導體裝置100的密度(產品的Z方向的高度)，使得成本可以降低，並可保證高密度的半導體裝置100良好的電特性及可靠度。在一些實施例中，每一裝置晶圓的厚度可以小於10微米(μm)，但本發明不以此為限。
在一些實施例中，半導體裝置100可以是記憶體堆疊，例如DRAM堆疊，但本發明不以此為限。
另外，第一堆疊單元B1的金屬元件(例如，導電端子136c)對準第二堆疊單元B2的金屬元件(例如，矽通孔126a)。換句話說，第一堆疊單元B1的金屬元件(例如，導電端子136c)在基板SB的正投影與第二堆疊單元B2的金屬元件(例如，矽通孔126a)在基板SB的正投影重疊，且第一堆疊單元B1的金屬元件(例如，導電端子136c)和第二堆疊單元B2的金屬元件(例如，矽通孔126a)垂直堆疊。因此，半導體裝置100可縮短垂直連接的路徑，以改善效能，但本發明不以此為限。
在一些實施例中，金屬元件(例如，矽通孔126a)貫穿第一基板122以形成半導體裝置100的垂直內連接，但本發明不以此為限。
在本實施例中，半導體裝置100更包括配置在第二堆疊單元B2上的鈍化層PL，且鈍化層PL可直接接觸第二堆疊單元B2的介電層(例如，第一介電層124)，但本發明不限於此。此處的鈍化層PL以介電材料層114為基礎。
應注意的是，上述實施例中的構件標號及部分內容也適 用於以下實施例，相同標號用以表示相同或相似的構件，並且省略相同技術內容的描述。省略的部分可參考前述實施例，在以下實施例中不再贅述。
圖2A至圖2F是依照本發明一些實施例的半導體裝置的製造流程的剖視示意圖。在本實施例中，半導體裝置200與第一實施例的半導體裝置100相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。
請參照圖2A，接續圖1F的步驟，提供第二裝置晶圓230。第二裝置晶圓230可以是記憶體裝置晶圓，例如DRAM或其他類似的記憶體裝置晶圓。換句話說，第一裝置晶圓120和第二裝置晶圓230是相同類型的裝置晶圓，以使第一裝置晶圓120和第二裝置晶圓230為同質整合。此外，第二裝置晶圓230可包括第二基板232、形成於第二基板232上的第二介電層234以及形成於第二基板232上且內嵌於第二介電層234中的至少一第二連接件236(在圖2A中繪示3個第二連接件236，但本發明不限於此)。第二基板232可為摻雜的塊狀矽、未摻雜的塊狀矽或絕緣體上半導體(SOI)基板的主動層。第二基板232還可包括其他未繪示的各種層，其可結合而形成各種微電子元件、摻雜區域和隔離特徵。第二介電層234可包括介電材料，例如氮化矽、氧化矽、氮化碳矽或其組合。第二介電層234的形成方法例如可為化學氣相沉積法、原子層沉積法或其他合適方法，但本發明不以此為限。此外，第二連接件236可包括矽通孔、導電接墊、導電圖案以及導電端 子等類似於前述的元件，在此省略描述。
在本實施例中，第二裝置晶圓230包括介於兩相鄰的第二介電層234之間和兩相鄰的第二連接件236之間的接合介面HS2，且接合介面HS2包括介電質對介電質接合介面以及金屬對金屬接合介面。另外，接合介面HS2以混合接合製程形成，但本發明不以此為限。
請參照圖2A和圖2B，接合第二裝置晶圓230至第一裝置晶圓120，以在第一裝置晶圓120和第二裝置晶圓230之間形成包括介電質對介電質接合介面和金屬對金屬接合介面的接合介面HS1，且第二裝置晶圓230電性耦合至第一裝置晶圓120。此外，接合介面HS1可形成於第一介電層124、第一連接件126、最鄰近的第二介電層234以及最鄰近的第二連接件236之間，但本發明不以此為限。
在一些實施例中，為了減少基板的邊緣在後續製程中破損，可進行修整製程。舉例而言，在虛設晶圓110的基板112上執行修整製程，以調整邊緣的形狀，因此，累積在虛設晶圓110的第一基板122的角落的應力可於後續製程中降低，但本發明不以此為限。
在一些實施例中，第一介電層124的材料和第二介電層234的材料可為相同材料，例如氧化物；且第一連接件126的材料和第二連接件236的材料可為相同材料，例如金屬。因此，接合介面HS1可由氧化物對氧化物的接合以及金屬對金屬的接合形 成，但本發明不以此為限。在一些實施例中，第一介電層124的材料和第二介電層234的材料可為不同材料，且第一連接件126的材料和第二連接件236的材料可為不同材料，但本發明不以此為限。
請參照圖2C至圖2E，在形成接合介面HS1之後，如圖2B所示的結構被上下翻轉，如圖2C所示。而後，虛設晶圓110的基板112藉由以下步驟被移除。首先，如圖2D所示，基板112的第一部分被移除。在此步驟中可以使用研磨製程來移除基板112的第一部分。在上述移除步驟後，基板112可能未被完全移除，換句話說，介電材料層114並未被暴露出來。接下來，如圖2E所示的基板112的第二部分被移除。在此步驟中，可以使用蝕刻製程來精準的移除基板112的第二部分，但本發明不以此為限。於此蝕刻製程中，基板112和介電材料層114之間可能具有蝕刻選擇比，因此基板112的第二部分可以被精準的移除且介電材料層114可以被暴露出來。
請參照圖2F，在移除虛設晶圓110的基板112之後，在介電材料層114中形成開口114a，其中導電接墊126b可藉由開口114a被暴露出來以電性連接至其他導電的元件(例如，焊球或導線)。半導體裝置200的製造的實施例在上述製造過程後基本完成。半導體裝置200包括基板SB、第一堆疊單元B1以及第二堆疊單元B21。第一堆疊單元B1配置在基板SB上且包括介電層(例如，第二介電層234)和金屬元件(例如，第二連接件236)。第 二堆疊單元B21配置在第一堆疊單元B1上且包括介電層(例如，另一第二介電層234)和金屬元件(例如，另一第二連接件236)。此外，第一堆疊單元B1的介電層(例如，第二介電層234)直接接觸第二堆疊單元B21的介電層(例如，另一第二介電層234)，以及第一堆疊單元B1的金屬元件(例如，第二連接件236)直接接觸第二堆疊單元B21的金屬元件(例如，另一第二連接件236)。其中，半導體裝置200為同質整合。在此，基板SB以第二基板232為基礎，第一堆疊單元B1以第二介電層234以及第二連接件236為基礎，且第二堆疊單元B21以第一基板122、第一介電層124、第一連接件126(矽通孔126a和導電接墊126b)以及多個第二介電層234和多個第二連接件236為基礎。
據此，前述的製程至少包括接合第二裝置晶圓230至第一裝置晶圓120，因此，包括介電質對介電質接合介面和金屬對金屬介面的接合介面HS1形成於第一裝置晶圓120和第二裝置晶圓230之間。也就是說，虛設晶圓110和第一裝置晶圓120之間不存在剝離層(或稱臨時層)且可省略多個製程(例如，剝離製程、上下翻轉製程、微凸塊接合製程)。另一方面，可減少裝置晶圓的厚度以增加半導體裝置200的密度(產品的Z方向的高度)，使得成本可以降低，並可保證高密度的半導體裝置200良好的電特性及可靠度。在本實施例中，裝置晶圓堆疊的數目更多，因此提升了性能。此外，可重複上述製程以形成具有更多裝置晶圓堆疊的半導體裝置，但本發明不以此為限。
在一些實施例中，半導體裝置200可以是記憶體堆疊，例如DRAM堆疊，但本發明不以此為限。
此外，第二堆疊單元B21包括至少二介電層(例如，另一第二介電層234)和至少二金屬元件(例如，另一第二連接件236)，兩相鄰的介電層(例如，另一第二介電層234)互相直接接觸且兩相鄰的金屬元件(例如，另一第二連接件236)互相直接接觸。
在一些實施例中，第二堆疊單元B21的至少二金屬元件(第二連接件236)對準第一堆疊單元B1的金屬元件(例如，導電端子136c)。換句話說，第二堆疊單元B21的至少二金屬元件(第二連接件236)在基板SB的正投影與第一堆疊單元B1的金屬元件(例如，導電端子136c)在基板SB的正投影重疊，且第二堆疊單元B21的至少二金屬元件(第二連接件236)和第一堆疊單元B1的金屬元件(例如，導電端子136c)垂直堆疊。因此，半導體裝置200可縮短垂直連接的路徑，以改善效能，但本發明不以此為限。
在本實施例中，半導體裝置200更包括配置在第二堆疊單元B21上的鈍化層PL，且鈍化層PL可直接接觸第二堆疊單元B21的介電層(例如，第一介電層124)，但本發明不限於此。此處的鈍化層PL以介電材料層114為基礎。
綜上所述，本發明的製造方法至少包括接合第二裝置晶圓至第一裝置晶圓，以使包括介電質對介電質接合介面和金屬對 金屬接合介面的第一接合介面形成於所述第一裝置晶圓及所述第二裝置晶圓之間，也就是說，在製程中不需剝離層，且可省略多個步驟(例如剝離製程、上下翻轉製程及微凸塊接合製程)。另一方面，可減少裝置晶圓的厚度以增加半導體裝置的密度，使得成本可以降低，並可保證高密度半導體裝置良好的電特性及可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:半導體裝置
114:介電材料層
120:第一裝置晶圓
122:第一基板
124:第一介電層
126:第一連接件
130:第二裝置晶圓
132:第二基板
134:第二介電層
136:第二連接件
114a:開口
126a:矽通孔
126b、136b:導電接墊
136a:導電圖案
136c:導電端子
B1:第一堆疊單元
B2:第二堆疊單元
FS、HS:接合介面
SB:基板
PL:鈍化層

Claims (19)

  1. 一種半導體裝置的製造方法，包括：接合第二裝置晶圓至第一裝置晶圓，以使包括介電質對介電質接合介面和金屬對金屬接合介面的第一接合介面形成於所述第一裝置晶圓和所述第二裝置晶圓之間，其中所述第二裝置晶圓電性耦合至所述第一裝置晶圓，且所述第一裝置晶圓以及所述第二裝置晶圓是相同類型的裝置晶圓，以及在形成所述第一接合介面之前，接合所述第一裝置晶圓至虛設晶圓，其中所述第一裝置晶圓與所述虛設晶圓電性隔離。
  2. 如請求項1所述的半導體裝置的製造方法，其中所述第一裝置晶圓直接接觸所述第二裝置晶圓。
  3. 如請求項1所述的半導體裝置的製造方法，其中所述第一接合介面以混合接合製程形成。
  4. 如請求項1所述的半導體裝置的製造方法，其中所述第一裝置晶圓包括第一介電層以及內嵌於所述第一介電層的第一連接件，所述第二裝置晶圓包括第二介電層以及內嵌於所述第二介電層的第二連接件，所述第一介電層直接接觸所述第二介電層，且所述第一連接件直接接觸所述第二連接件。
  5. 如請求項4所述的半導體裝置的製造方法，其中所述第二裝置晶圓包括複數個第二介電層以及內嵌於所述複數個第二介電層的複數個第二連接件，且所述第一接合介面形成於所述第一介電層、所述第一連接件、最鄰近的第二介電層和最鄰近的 第二連接件之間。
  6. 如請求項5所述的半導體裝置的製造方法，其中所述第二裝置晶圓包括配置於兩個相鄰的所述第二介電層之間以及兩個相鄰的所述第二連接件之間的第二接合介面，且所述第二接合介面包括介電質對介電質接合介面和金屬對金屬接合介面。
  7. 如請求項6所述的半導體裝置的製造方法，其中所述第二接合介面以混合接合製程形成。
  8. 如請求項1所述的半導體裝置的製造方法，其中接合所述第一裝置晶圓至所述虛設晶圓包括在所述虛設晶圓和所述第一裝置晶圓之間形成介電質對介電質接合介面的第三接合介面。
  9. 如請求項8所述的半導體裝置的製造方法，其中所述虛設晶圓直接接觸所述第一裝置晶圓。
  10. 如請求項8所述的半導體裝置的製造方法，其中所述第三接合介面以融熔接合製程形成。
  11. 如請求項8所述的半導體裝置的製造方法，其中所述虛設晶圓包括介電材料層，所述第一裝置晶圓包括第一介電層，且所述介電材料層直接接觸所述第一介電層。
  12. 一種半導體裝置，包括：基板；第一堆疊單元，配置於所述基板上且包括第一介電層和第一金屬元件； 第二堆疊單元，配置於所述第一堆疊單元上且包括第二介電層和第二金屬元件，所述第二金屬元件包括矽通孔，其中所述第一介電層直接接觸於所述第二介電層，所述第一金屬元件直接接觸於所述第二金屬元件的所述矽通孔，且所述半導體裝置為同質整合。
  13. 如請求項12所述的半導體裝置，其中所述半導體裝置是記憶體堆疊。
  14. 如請求項13所述的半導體裝置，其中所述記憶體堆疊是DRAM堆疊。
  15. 如請求項12所述的半導體裝置，其中所述第一金屬元件對準所述第二金屬元件。
  16. 如請求項12所述的半導體裝置，其中所述第二堆疊單元包括至少二第二介電層和至少二第二金屬元件，相鄰的兩介電層彼此相互直接接觸且相鄰的兩金屬元件彼此相互直接接觸。
  17. 如請求項16所述的半導體裝置，其中所述至少二第二金屬元件對準所述第一金屬元件。
  18. 如請求項16所述的半導體裝置，其中所述至少二第二金屬元件包括矽通孔。
  19. 如請求項12所述的半導體裝置，更包括配置於所述第二堆疊單元的鈍化層，其中所述鈍化層直接接觸所述第二介電層。
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