JP5246831B2 - 電子デバイス及びそれを形成する方法 - Google Patents

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Description

本発明は、三次元集積回路チップまたはウエハ・アセンブリに関し、より詳細には、チップをスタックとして配置する前に、ウエハ上に配列された状態で加工することに関する。さらに、本発明は、チップ密度を超高密度にすることができ、ウエハが未加工かつ全体として平面の状態のままでチップを加工することが可能な、三次元集積回路の製造にも関する。
実質的には、三次元またはスタック集積回路の形成の基本概念は半導体およびその関連技術分野で周知であり、複数の多様な技術を可能にするのにマルチチップ・スタックの使用と製造が広く行われており、単一の技術と材料の組合せによっては実現できない機能をもたせるために、複数の材料を容易に組み合わせて１つのシステムとすることができる。さらに、様々なチップを接続する最短のリードまたはワイヤを使用して、マルチチップ・スタックとして組み立てられたチップ上に形成された多様な集積回路構造または配列およびモジュールの有利かつ多用途な組合せを容易に実現することができ、それによって配線長を短縮することができると同時に、マルチチップ・スタックの形成における全体的なパッケージ面積を縮小することができる。また、互いに組み合わされ、ボンディングされた複数のより小型のチップを組み立てることによって、超大規模チップを製造することも可能であり、それによってチップ・スタックを使用する電子装置の出力を大きくすることができる。場合によっては、マルチチップ・スタックを形成し、複数のより小型のチップを三次元スタック形成配列で互いにボンディングすることによって得られる三次元集積チップ構造は、多様な技術の組合せを可能にする。この技術の組合せにより、粒子移動マッピングまたは三次元センサなどの有利な技術を実現することができる。したがって、チップ・スタックは、下層基板上の、たとえば垂直チップ配列などにチップを装着する際にアクセスすることができるようにするために、ボンディングされたチップの間からリードが外側に向かってスタックの縁まで延ばされた、アービン・センサーズ（Irvine Sensors（Ｒ））社製のものなどのいわゆる「キューブ」の形態で使用されることが多い。これは一般に、キューブ・スタックを行った後でキューブの縁上での特殊な単一チップ加工を必要とし、アクセス可能な接点リードの本数が少なく、また、特殊なパッケージングを行う必要がある。
より小型のチップを表を上に向けた状態でより大型のチップにワイヤボンディングすることができる。次に、このハイブリッド複合体は外部キャリヤにワイヤボンディングされるか、または、装着部品に通常存在するいわゆる「バンプ」を受け入れるために凹部を備えた特殊な基板にＣ４（controlled collapse chip connection）ボンディングされる。したがって、この基本的に明白な組合せは、基部ウエハ表面積のかなりの比率または割合が大型のチップを電子デバイスまたは半導体デバイス・パッケージに接続するために残されているような、かなり大型のチップにボンディングされた１個の小型チップまたは数個の極小チップに限定される。これによって、事実上、マルチチップ・スタックとして形成または組み立てられるチップの相対的サイズと数量が制約される限界が生じる。
この技術に関して、現況技術において様々な三次元チップおよびウエハ・システムおよび組立てプロセスが開発されているが、本発明により実現されるより広範な態様と比較すると、依然として様々な限界や制約がある。
U.S. Patent No. 6,465,892 B1および、U.S.Patent No. 6,465,892 B1の分割特許であるU.S. Patent No. 6,472,293 B2は、スタック半導体デバイスの相互接続構造に関するものであり、相互接続構造の製造方法を開示している。これらの各特許の基本概念は、半導体基板を重ね合わせ、固体ボンディング技術を使用してボンディングすることにより、配線長を短縮しようとすることにある。これによって、チップをスタックすることはできるが、平面ウエハ構造を使用した製造工程におけるマルチチップ・スタックの形成はなく、すべてのチップ加工を予め行ってから、チップをスタック状に形成してボンディングする。
本出願の譲受人と同一出願人による、三次元チップ・スタック・アセンブリに関するU.S.Patent No. 6,355,501 B1は、三次元スタックＳＯＩ（シリコン・オン・インシュレータ：silicon-on-insulator）構造の形成に関するものである。しかし、当該特許は集積回路パッケージの動作速度を最大化するための相互接続を備えた超薄チップのスタック方法に関するものであり、チップ・スタック形成の前にウエハを個々の要素に分離または切断する前に標準ウエハ上にチップが装着された状態ですべてのチップを製造加工する工程は開示していない。
U.S. Patent No. 6,465,892 B1 U.S. Patent No. 6,472,293 B2 U.S. Patent No. 6,355,501 B1
したがって、本発明の目的は、チップを整列させてマルチチップ・スタックとする前に、ウエハ基板上に配列された状態で加工することが可能なマルチチップ・スタックの製造方法を提供することである。
本発明の他の目的は、平面ウエハ設計の利用、ボンディング、ウエハ・ダイシングおよび分離されたチップの処理を容易にするために、複数のチップで形成されたマルチチップ・スタックの上部チップから下部チップに延びる配線へのアクセスを可能にするように、複数のチップをウエハ上に装着された状態で加工することである。
したがって、現在の技術に代表される従来技術に明白かつ独自の改良を加えるために、本発明は、ウエハを分割してチップをマルチチップ・スタック状に重ねて形成またはボンディングする前に、チップが平坦な平面ウエハ上に配列された状態でチップを加工する製造を実現する方法を提供する。
すなわち、互いに接着ボンディングされるように、上部チップからその下に配置されたチップに向かって集積回路または半導体デバイスの配線にアクセスすることができるようにし、それによって通常の平面ウエハ設計、ボンディング、ダイシング、および処理を実現可能にするとともに、その際、上部チップは、必要に応じて容易に薄化可能なようにＳＯＩなどの技法から開始する。当該薄化プロセスにより、チップ内のスルービアを適切な寸法とすることができ、ウエハが元の平坦な外形のままでスルービアを形成することが実質的に可能になる。これにより、ウエハ面上できわめて高密度のチップ密度を容易に実現することができ、それによって、加工されたチップの歩留まりが最大化され、その結果、チップの重ね合わせとボンディングによるマルチチップ・スタックの形成時の生産量が増大する。
次に、本発明に従って形成されたマルチチップ・スタックの好適な実施形態について、添付図面を参照しながら詳細に説明する。
図面を詳細に参照すると、図１に示すように、平面ウエハ１２などの基板上に配置され、複数の金属層１４を備えた第１の基部半導体チップ１０（Ａと識別表記）が形成されている。本実施形態ではその金属層のうちの２層のみを示すが、多層技法ではさらに多くの階層および層を容易に形成することができる。基部半導体チップ１０には、たとえば電界効果トランジスタ（ＦＥＴ）ゲート電極１００や能動ＳＯＩ領域１０２などの能動素子も設ける。
当該チップ構造は、ウエハ形態になっており、特定の技法の必要に応じて、相互接続路と、導電体１８が充填されたビア１６を含む。チップは、埋込み酸化膜（Buried Oxide：ＢＯＸ）と浅いトレンチ分離（Shallow Trench Isolation：ＳＴＩ）との層２２の下のハンドル層を構成するハンドル２０上に装着されており、永続的にそこに装着される。ここでは、チップは、当技術分野で周知のように、バルク、Ｓｉ、ＳＯＩ、ＳｉＧｅ、ＧａＡｓ、または任意の適合する構造とすることができる。
図２に示すように、第２のチップ２６（Ｂと識別表記）を備える。これは、ＳＯＩまたはハンドル・ウエハ２８を容易に除去することができるタイプの任意の適合する材料で構成することができる。第２のチップ２６は、ハンドル・ウエハまたはハンドル層２８とは反対の側に、（１層または複数層の）キャップ層３０を備える。
前述の図１のチップＡと同様、チップＢでも、集積回路で必要な技術の種類および接続に応じて、任意の数の金属層３２を使用することができるが、ここでは例として２層のみの金属層３２を示す。また、前述のチップＡと同様、基部半導体チップ２６には、たとえば、電界効果トランジスタ（ＦＥＴ）ゲート電極１０４や能動ＳＯＩ領域１０６などの能動素子も設けられる。チップ２６は、良品のダイであることを確認することができるように準最終試験を行ってもよく、その後でキャップ層またはキャップ膜３０によってウエハを誘電体で被覆し、プリントし、キャップ層または膜３０と層間誘電膜（Inter-Level Dielectrics：ＩＬＤ）１９およびＢＯＸ（埋込み酸化層）２２とを貫通し、ハンドル・ウエハまたはハンドル層２８の表面または内部で終わるスルービア３４をエッチングすることができる。これらのスルービア３４は、内部がまだ充填されておらず、後でチップＡと接触させるために使用される。
必要に応じて図２の底部からチップＢとの電気接点（図示せず）を設ける場合が多い。図２に示すように、ＢＯＸおよびＳＴＩ層２２を完全に貫通してハンドル・ウエハ２８に至る接点フィーチャからなる形状３６を使用して、当該製造ステップを実現する。その後、１または複数のチップＢをダイシングし、集めて、合格品であることが確認されたものをダイとする。
図のように、チップ１０および２６、すなわち図３のようなチップＡおよびＢの組立てに際しては、チップＢを反転させ、ウエハまたはチップＡまたはチップＢあるいはその両方の対向する面４２、４４に接着剤４０を塗布する。合格品のチップ２６（すなわちチップＢ）を裏返し、事前試験済みの合格品のウエハまたはチップ１０（すなわちチップＡ）に位置合わせして接着剤４０でボンディングする。このボンディング接着剤は、たとえば、樹枝状アミン結合剤を使用して活性化される無水マレイン酸ポリマーからなるものでもよい。接着剤によって形成されるチップ間の結合は、ガス抜け現象や、スタックされ、重ね合わされた接着ボンディングチップ１０、２６（すなわちチップＡおよびＢ）の体積に有意な変化が生じないように、可能な限り薄くしておくことが望ましい。ボンディング面が十分に平坦で清浄で、それによって必要な接着剤の量が最低限の厚さに削減されれば、５ないし１０ｎｍの最終的な厚さを達成することができる。
図４に示すように、ハンドル層２８を含むウエハ基板をチップ２６（すなわちチップＢ）から除去する。ハンドル層２８がシリコンからなる場合には、この除去処理は、ＫＯＨ溶液を使用して行うことができる。同様に、チップＢの形状３６接点フィーチャもシリコンからなる場合には、ＫＯＨの使用によってシリコンがエッチング除去されるが、スルービア３４を充填するために使用されるのと同じ材料で再充填しない場合は、これは必要でも必須でもない。ハンドル・ウエハまたはハンドル層２８を除去することによって、チップ２６に形成された未充填のスルービア３４を露出させる。その後、スルービア３４の下、適切な金属パッド１４の上にあるキャップ層またはキャップ膜３０と接着剤４０とを除去するために、まだ開いているスルービア３４をマスクとして使用してエッチングを行うことができ、エッチングを金属パッド１４の表面で停止することができる。
図５を参照すると、次に、スルービア３４を充填し、もしチップ２６への貫通埋込み酸化層（ＢＯＸ）接点（形状３６）が開いていた場合にはそれも充填する。また、この処理は、厚いライナー材料を付着させ、深くエッチングした後、その上からめっきすることによって行ってもよい。導電性をもたせるためには銅の充填が有利であるが、銅がチップ２６のＢＯＸ層に浸透して金属汚染しやすくなるため、銅を充填する場合はライナーを比較的厚くする必要がある。プラグまたはシードとして使用される多様な材料を付着させる目的で、ＡＬＤプロセスを使用することができる。次に、スタック（重ね合わされたチップ１０および２６）の上面または最上部から金属を除去する。上面が十分に平坦な場合は、ＣＭＰを使用してこの上面のクリーンアップを行うことができる。上面の全体的な複数性または平坦性を維持するために、不良と確認されたチップＡサイトにダミー・チップＢを装着してもよい。このクリーンアップ工程は、好ましくはドライエッチングの使用を必要とする場合がある。
図５に、充填されたスルービア３４によるチップＡへの接続と充填された接点形状３６によるチップＢへの接続が可能になっている、完成したチップＡ（チップ１０）とチップＢ（チップ２６）のボンディングを示す。
図６および図７に、スルービア３４から接点形状３６への上部接続を必要としない、最上部チップＣ（チップ５０と呼ぶ）から基部半導体チップＡへの直接接触を実現する設計を示す。この実施形態では、図６に示すように、スルービア３４が、底部チップ１０への接続が必要なチップ５０の配線形状５２の上に部分的にかぶさるように構成されている。スルービア３４のエッチングが配線形状５２によって妨げられるため、ビアの断面形状は上部が底部よりも広くなる。
次に、前述のように、チップ５０を反転させ、底部チップ１０にボンディングし、チップ５０からハンドル基板を除去し、スルービア３４の底部をエッチングする。次に、図５に示す構造に対して行ったのと同様に、スルービア３４をライニングし、充填し、金属被覆を除去する。このプロセスの結果を図７に示す。ボンディング前にチップ５０を反転させた結果、スルービア３４の広くなっている上部が下部になり、スルービア３４に共形に充填することによってボイド６２を充填することができる。
図５のチップ１０および２６（ＡおよびＢ）によって形成されたスタック、または図７のチップ５０および２６によって形成されたスタックの上部にさらにチップを取り付けて、このチップ・スタック処理を繰り返すことができる。これらの追加のチップのスルービアは、それぞれの直前の階層のチップのスルービア３４または接点形状３６と交わる必要がある。
スタックされたチップの外部へのボンディングは、スタックの最上部チップの上面に露出した充填ビアへの接続によって行うことができ、現在は小さい断面ビア端部のみを含む。次の工程で、通常は、Ｃ４またはワイヤボンドを接続する適切な材料のパッドを表面にめっきすることになる。しかし、めっき、またはフォトリソグラフィとエッチングの使用によってパッドを形成する代わりに、より大きなパッドとスルービアのみを含むチップを形成し、次に、２個の能動回路チップについて前述したのと同様の手法によって、このパッドのみのチップを上面に装着することも可能である。
本発明の任意選択の態様では、チップ１０、２６または５０あるいはこれらの任意の組合せのボンディングを行うための接着剤を塗布してから、チップ２６上のスルービア３４のプリントまたはエッチングあるいはその両方を行い、スルービアをマスクとしてパターニングすることができる。この製造順序によって、ビアに接着剤が充填されるのを防ぐことができるが、使用可能なレジストまたは現像剤が限定される。
さらに、最上部のチップ（例示のチップ２６）は、受動構成要素からなることもでき、これはパッケージの互換性や、超伝導体、大型キャパシタなどのために必要な場合がある。さらに、チップ２６へのスルーＢＯＸ接点形状３６にポリシリコン・プラグを使用する場合は、ポリシリコンを付着させる前に、エッチングしたままの形状３６の開口に薄い酸化膜または塗膜を付着させることによって、ハンドル・ウエハ除去エッチングから、ポリシリコン充填を保護することができる。その後、ハンドル層２８の除去した後、酸化薄膜をエッチングで除去し、ポリシリコンを露出させればよい。
満足のいく製造を行うために、チップ１０、２６、および５０（Ａ、Ｂ、およびＣ）は、十分に平坦な構造でなければならず、接着ボンディング剤は、ボンディング時に接着剤にボイドが生じないように十分な厚さでなければならない。チップ１０および２６（および５０）の位置合わせは、改良リソグラフィ露出またはセットアップを使用して、２５ｎｍ未満というきわめて満足のいく精度で行うことができる。チップ１０の位置は、その前面を見て決めることができ、同じ光学系または異なる光学系を使用してチップ２６の前面を検査またはマッピングすることができる。ステッパ台に使用されているものなどの適切な精密機構を使用して、チップ２６を適正な位置に移動させ、次にチップ１０上に押しつけることができる（これはチップ５０についても同様である）。キャップ膜３０材料は、たとえば窒化シリコンなど、ボンディング後のスルービア３４の底部を除去するエッチングによってチップ２６のＢＯＸおよびＳＴＩ層２２が薄くならないような候補材料から選択することができる。さらに、最終的なパッドに特に他のものが必要でない限り、個別のチップまたはチップ・スタックに対してではなく、すべてのチップがウエハ形態の状態ですべてのフォトリソグラフ・プロセスを行うことができるため、チップ２６をチップ１０（またはチップ５０）に位置合わせすることと、接着ボンディング剤の塗布以外には特別な処理をほとんど必要としない。
最後に、スルービア３４の上端または上部を拡大するため、ビア金属をめっきして、スタックに対してフォトリソグラフを行う必要なしに金属層との接触を向上させるためのバンプを形成することが可能である。
以上の説明から、本発明によって、きわめて効率的かつ独特な方式でマルチチップ・スタックまたはウエハ形成製造プロセスが改善され、それによって一連の製造工程が簡略化されるとともに、多様な技法のチップをウエハ上に高密度に配置することができ、三次元集積回路構造を形成するスタック関係を容易に構成することができる。
本明細書で開示する本発明は、前述の目的を実現するために十分に設計されたものであるが、当業者なら多くの変更および実施形態を考案することは明らかであろうし、特許請求の範囲はそのようなすべての変更および実施形態を、本発明の主旨および範囲に含まれるものとして扱うことを意図している。
本発明によるマルチチップ・スタックの製造で使用される第１の基部半導体チップ（Ａ）を示す図である。 図１に示す基部半導体チップＡにボンディングするように適合化された第２の半導体チップ（Ｂ）を示す図である。 本発明によるマルチチップ・スタック製造プロセス中に実現される、相互に位置合わせされ、ボンディングされた、図１および図２の半導体チップＡおよびＢを示す図である。 さらに処理工程を実施した、図３の半導体チップを示す図である。 図４に示すようなスタック関係にある、ボンディングされたチップの一連の製造手順で実施される他の処理工程を示す図である。 基部半導体チップＡにボンディングするように適合化された、チップＢに代えて使用される変形半導体チップＣを含む他の実施形態を示す図である。 本発明による相互に位置合わせされボンディングされた関係にある、図１および図６の半導体チップＡおよびＣを示す図である。
符号の説明
１０ 半導体チップ
１２ ウエハ
１４ 金属層
１６ ビア
１８ 導電体
１９ 層間誘電膜（ＩＬＤ）
２０ ハンドル層
２２ 埋込み酸化層（ＢＯＸ）層
２６ 半導体チップ
２８ ハンドル・ウエハ層
３０ キャップ層
３２ 金属層
３４ スルービア
３６ 接点形状
４０ 接着剤
５０ 半導体チップ
５２ 配線形状
１００ ゲート電極
１０２ 能動ＳＯＩ領域
１０４ ゲート電極
１０６ 能動ＳＯＩ領域

Claims (12)

  1. マルチチップ・スタックを形成する重ね合わせ接着関係にある少なくとも２つの集積回路チップまたは素子を含む電子デバイスであって、
    複数の誘電層および金属層と、キャップ層からなる第１の表面と、ハンドル層からなる反対側の末端面とを含む多層構造を有する前記集積回路チップまたは素子のうちの第１のチップまたは素子と、
    複数の誘電層および金属層とキャップ層からなる第１の表面とを含む多層構造を有する前記集積回路チップまたは素子のうちの第２のチップまたは素子とを含み、
    前記第２の集積回路チップまたは素子は反転位置にあり、前記第１の集積回路チップまたは素子の前記キャップ層と面係合した状態で接着固定され、前記第２の集積回路チップまたは素子は、前記第１の集積回路チップまたは素子内の導電層を前記マルチチップ・スタックの上面に接続し、前記第２の集積回路チップまたは素子内の導電層を前記マルチチップ・スタックの上面に接続する導体充填ビアを有み、
    前記第１および第２の半導体チップまたは素子は、接着層を介して接着され、この接着層は、樹枝状アミン結合剤によって活性化される無水マレイン酸ポリマーからなる接着剤薄膜を含む、電子デバイス。
  2. 前記第２の集積回路チップまたは素子は、前記２つのチップまたは素子の接着固定後に除去される基板上に形成された請求項１に記載の電子デバイス。
  3. 前記第１のチップまたは素子は、複数の接着固定されたマルチチップ集積回路スタックからなる、請求項１に記載の電子デバイス。
  4. 前記第２の半導体チップまたは素子は、前記第１のチップまたは素子から前記上面まで延びて、前記第２の集積回路チップまたは素子内の導電層と交わり、前記少なくとも２つのチップまたは素子の前記金属層間の電気的接続を提供するように構成された少なくとも１つのビアを含む請求項１に記載の電子デバイス。
  5. 前記ハンドル層はシリコンからなる請求項１に記載の電子デバイス。
  6. 前記第２の半導体チップまたは素子内に形成された前記少なくとも１つのスルービアは、外部回路から前記第１および第２の半導体チップまたは素子の電気構成要素への電気的接続と、前記第１および第２の半導体チップまたは素子の電気構成要素間の電気的接続とを実現するように、導電材料が充填されている請求項４に記載の電子デバイス。
  7. 前記第１の半導体チップまたは素子の基板は、Ｓｉ、ＳＯＩ、ＳｉＧｅ及びＧａＡｓを含む材料のグループから選択される請求項１に記載の電子デバイス。
  8. 前記第２の半導体チップまたは素子には、さらに他の電気接点を有し、それと接続するマルチチップ・スタックを形成するように少なくとも第３の前記半導体チップまたは素子が選択的に接着ボンディングされる請求項１に記載の電子デバイス。
  9. 前記第２の半導体チップまたは素子はＳＯＩ層を含む請求項１に記載の電子デバイス。
  10. マルチチップ・スタックを形成する重ね合わせ接着関係にある少なくとも２つの集積回路チップまたは素子を含む電子デバイスを形成する方法であって、
    複数の誘電層および金属層を含む多層構造を有する前記集積回路チップまたは素子のうちの第１の１つのチップまたは素子を設けるステップであって、キャップ層からなる第１の表面と、ハンドル層からなる反対側の末端面とを形成するステップを含むステップと、 複数の誘電層および金属層を含む多層構造を有する前記集積回路チップまたは素子のうちの第２の１つのチップまたは素子を設けるステップであって、キャップ層からなる第１の表面とハンドル層からなる反対側の末端面とを形成するステップを含むステップとを含み、
    前記第２の集積回路チップまたは素子は、反転位置に配置されて前記第１の集積回路チップまたは素子の前記キャップ層と面係合状態で接着固定され、前記第２の集積回路チップまたは素子は、前記第１の集積回路チップまたは素子内の導電層を前記マルチチップ・スタックの上面に接続し、前記第２の集積回路チップまたは素子内の導電層を前記マルチチップ・スタックの上面に接続する導電材料で充填されたビアを備えて形成され、
    前記接着固定には接着層が用いられ、この接着層は、樹枝状アミン結合剤によって活性化される無水マレイン酸ポリマーからなる接着剤薄膜を含む、方法。
  11. 前記第２の半導体チップまたは素子には、外部回路から前記第１および第２の半導体チップまたは素子の電気構成要素への電気的接続と前記少なくとも２つのチップまたは素子の前記金属層間の電気的接続を提供するように前記第１のチップまたは素子から前記上面に延びる少なくとも１つのスルービアが形成され、前記スルービアは、前記第２の半導体チップまたは素子がウエハの形態のままの状態で画定されている請求項１０に記載の方法。
  12. 前記接着層は、未充填の前記少なくとも１つのスルービアをエッチング用マスクとして使用して前記少なくとも１つのスルービアの底部からエッチングされる請求項１１に記載の方法。
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