JP4034468B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4034468B2 JP4034468B2 JP10784999A JP10784999A JP4034468B2 JP 4034468 B2 JP4034468 B2 JP 4034468B2 JP 10784999 A JP10784999 A JP 10784999A JP 10784999 A JP10784999 A JP 10784999A JP 4034468 B2 JP4034468 B2 JP 4034468B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- semiconductor device
- wafers
- terminal
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Description
【０００１】
【発明の属する技術分野】
本願発明は、複数のウエハを積層してウエハユニットとした後に、このユニットを分画して個別の半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
電子機器を小型化する観点からは、これに組み込まれる半導体装置などの電子部品や回路基板などを小型化し、また回路基板に対して高密度に電子部品を実装することが要求される。このため、ベアチップの状態の半導体チップを、フェイスダウン方式で回路基板に実装することも考えられるが、これでは半導体チップの回路素子が十分に保護されないため好ましくない。そこで、半導体チップの回路素子を保護しつつ、半導体チップのサイズにより近づけた形態の半導体装置が提案されている。
【０００３】
このような半導体装置としては、図９に示したものがある。同図に示した半導体装置１Ａは、絶縁基板５Ａの一面側に、樹脂接着剤３Ａを介してフェイスダウン方式で半導体チップ２Ａが実装されている。そして、絶縁基板５Ａの他面側には、半導体チップ２Ａに設けられた端子部２０Ａに導通するようにしてボール状端子４Ａが複数個設けられている。このように構成された半導体装置１Ａは、ボール状端子４Ａを再溶融・固化させることによって回路基板などに実装可能とされているとともに、絶縁基板５Ａや、樹脂接着剤３Ａによって半導体チップ２Ａの端子部２０Ａが形成された面側（回路素子など）が保護されている。そして、絶縁基板５Ａの平面視サイズが、半導体チップ２Ａの平面視サイズと略同サイズとされ、半導体装置１Ａの小型化が図られている。
【０００４】
また、図１０に示したように、複数（同図では２つ）の半導体チップ２Ａ，２Ｂを積層した形態の半導体装置１Ｂもある。この半導体装置１Ｂは、図９に示した半導体チップ２Ａ上に、さらに第２の半導体チップ２Ｂが実装されており、当該半導体チップ２Ｂの端子部２１Ｂが絶縁基板５Ａの周縁部に設けられた端子部５０ＡとワイヤＷを介して電気的に接続されている。そして、第１の半導体チップ２Ａに導通するボール状端子４Ａとともに、第２の半導体チップ２Ｂに導通するようにして、絶縁基板５Ａの他面側にボール状端子４Ｂが形成され、ワイヤＷや各半導体チップ２Ａ，２Ｂを封止するようにして樹脂パッケージ６Ａが形成されている。このように構成された半導体装置１Ｂでは、樹脂パッケージ６Ａや絶縁基板５Ａによって各半導体チップ２Ａ，２Ｂの回路素子が保護されているとともに、平面視サイズが半導体チップ２Ａ，２Ｂのサイズに近づけられている。そして、２種類の半導体チップ２Ａ，２Ｂがシステム化されていることから、当該半導体装置１Ｂを回路基板に実装した場合には、実質的には２つの半導体装置が実装されたのと同様な効果が得られ、実質的な実装密度を高めることができる。
【０００５】
【発明が解決しようとする課題】
図９に示した半導体装置１Ａは、ウエハを分割して得られた半導体チップ２Ａを、樹脂接着剤３Ａを介して絶縁基板５Ａに実装した後に、絶縁基板５Ａの裏面側にハンダなどによってボール状端子４Ａを形成することによって製造される。一方、図１０に示した半導体装置１Ａは、ウエハを分割して得られた第１の半導体チップ２Ａを樹脂接着剤３Ａを介して絶縁基板５Ａに実装するとともに第２の半導体チップ２Ｂを積層し、ワイヤボンディング工程、樹脂パッケージング工程、およびボール状端子形成工程を経て得られる。
【０００６】
すなわち、上記した各半導体装置１Ａ，１Ｂでは、半導体チップ２Ａ（２Ｂ）を得るべくウエハ状態で行なわれる工程と、半導体チップ２Ａ（２Ｂ）の状態で行なわれる工程とがあり、作業効率が悪く、コスト的に不利である。とくに、半導体チップ２Ａ（２Ｂ）の状態で行なわれる工程は、複数の半導体チップ２Ａ（２Ｂ）について個別に行なわれることから、ウエハ状態で一括して処理する場合に比較して効率が悪い。とくに、図１０に示した半導体装置では、２つの半導体チップ２Ａ，２Ｂが積層された形態とされていることから、著しく効率が悪いばかりか、ワイヤボンディング工程や樹脂パッケージング工程も必要となる。
【０００７】
本願発明は、上記した事情のもとで考え出されたものであって、半導体チップの回路素子が適切に保護され、半導体チップのサイズにより近づけられた半導体装置を、作業効率良くコスト的に有利に提供できるようにすることをその課題としている。
【０００８】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。すなわち、本願発明により提供される半導体装置の製造方法は、回路素子およびこれに導通する端子部が形成された領域が一面側に複数設けられたウエハどうしを、各々の領域の端子部どうしが互いに対向した状態で電気的に導通するようにして接続する工程と、各ウエハをそれらの他面側から平面的に削ることにより厚みを小さくする工程と、一方のウエハにおける他面側に、当該ウエハの一面側に設けられた各端子部に対して電気的に導通する複数の外部端子を形成する工程と、一方のウエハおよび他方のウエハを接続したウエハユニットを、上記各領域毎に分割して個々の半導体装置とする工程と、を含み、上記外部端子を形成する工程は、上記一方のウエハの他面から、当該ウエハの一面側に形成された端子部が臨むようにして孔を形成した後に、この孔内に導体を充填してビアホールを形成する工程を含むとともに、上記一方のウエハには、上記ビアホールから突出するようにして上記外部端子が設けられることを特徴としている。
【０００９】
従来の半導体装置の製造方法では、回路素子などを造り込んだウエハを分画（ダイシング）して個々の半導体チップする段階と、個々の半導体チップとしてからの段階（たとえば絶縁基板に半導体チップを実装する工程やハンダ端子を形成する工程）とからなり、これが作業効率を悪化させていたのは上述の通りである。
【００１０】
これに対して本願発明は、回路素子などを造り込んだウエハを分画して個々の半導体チップとせずに、複数（たとえば２つ）のウエハを接続してウエハユニットとした後に、ウエハユニットの状態で外部端子を形成し、これを分割して複数の半導体チップが積層された形態の個々の半導体装置が得られるようになされている。
【００１１】
このように本願発明では、半導体装置ができあがるまでのプロセスの全てがウエハユニットの状態で行なわれ、個別化された半導体チップの状態で作業を行なうことがないため、作業効率が著しく改善される。しかも、本願発明では、ウエハユニットを分画した状態で半導体装置とされていることから、半導体装置の平面視サイズが半導体チップのそれと同一であり、本願発明によって得られる半導体装置は、小型化が達成されている。
【００１２】
また、本願発明の製造方法によって得られる半導体装置は、複数の半導体チップが積層され、システム化された恰好となっている。このため、当該半導体装置を回路基板に実装した場合には、１チップのスペースに複数の半導体装置が同時に実装された恰好となり、回路基板における実質的な実装密度を高めることができる。
【００１３】
ここで、一方のウエハと他方のウエハとの接続は、たとえばこれらのウエハの各領域に形成された端子部の配置が鏡像関係にない場合には集合配線板を介して行なわれ、鏡像関係にある場合には直接的に行なわれる。
【００１４】
前者の場合、集合配線板としては、一方のウエハの各端子部の配置に対応して一面側に複数の端子部が形成され、かつ他方のウエハの各端子部の配置に対応して他面側に複数の端子部が形成されたものが使用される。また、各ウエハと集合配線板との接続は、たとえば絶縁性樹脂成分内に導体成分を分散させた形態を有する異方性導電接着剤の導体成分を、各ウエハの端子部と集合配線板の端子部との間に介在させて端子部どうしを電気的に接続するとともに、一方のウエハ一面と配線板の一面の間および他方のウエハの一面と配線板の他面との間の双方に、樹脂成分を介在させて機械的に接続することによって行なわれる。
【００１５】
後者の場合、ウエハどうしの接続は、たとえば上記した異方性導電接着剤の導体成分を、各ウエハの端子部の間に介在させて端子部どうしを電気的に接続するとともに、各ウエハの一面の間に樹脂成分を介在させて機械的に接続することによって行なわれる。また、各ウエハの端子部どうしを導体ペーストを用いて直接的かつ電気的に接続するとともに、各ウエハの一面をどうしを樹脂接着剤を用いて機械的に接続することによってウエハどうしの接続を行なってもよい。
【００１６】
外部端子を形成する工程は、一方のウエハの他面から、当該ウエハの端子部が臨むようにして孔を形成した後に、この孔内に導体を充填してビアホールを形成する工程を含んでおり、たとえば、ビアホールから突出するようにしてボール状ないしバンプ状の外部端子が設けられる。
【００１７】
もちろん、一方のウエハおよび他方のウエハからなるウエハユニットを分割する以前において、他方のウエハの他面に、当該ウエハの一面側に設けられた各端子部に導通する接続用端子部を形成するとともに、第３のウエハを、これに設けられた端子部と上記各接続用端子部とが導通するようにして積層してウエハユニットとし、また、同様にして第４、第５のウエハといったように順次ウエハを積層してウエハユニットを形成してもよい。
【００１８】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１９】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。なお、図１は、本願発明に係る製造方法によって得られる半導体装置の一例を表す断面図、図２ないし図８は、本願発明に係る半導体装置の製造方法を説明するための図である。
【００２０】
図１に示した半導体装置１は、同じ平面視サイズを有する第１から第３の半導体チップ２ａ，２ｂ，２ｃが積層された形態となっており、第１の半導体チップ２ａと第２の半導体チップ２ｂとは第１の配線板５ａを介して、第２の半導体チップ２ｂと第３の半導体チップ２ｃとは第２の配線板５ｂを介してそれぞれ接続されている。そして、各半導体チップ２ａ，２ｂ，２ｃと各配線板５ａ，５ｂとは、異方性導電接着剤３を介して電気的かつ機械的に接続されている。
【００２１】
第１から第３の半導体チップ２ａ，２ｂ，２ｃのそれぞれの一面側には、回路素子（図示略）およびこれに導通する複数の端子パッド20ａ，20ｂ，20ｃが一体的に造り込まれており、これらの端子パッド20ａ，20ｂ，20ｃ上には、金などによってバンプ端子21ａ，21ｂ，21ｃが形成されている。
【００２２】
第１の半導体チップ２ａの他面側には、ハンダによってボール状に形成された複数の外部端子４が形成されている。これらの外部端子４は、タングステンなどによって形成されたビアホール22ａを介して、対応する端子パッド20ａと導通している。
【００２３】
第２の半導体チップ２ｂの他面側には、金などによってバンプ端子23ｂが形成されており、これらのバンプ端子23ｂは、タングステンなどによって形成されたビアホール22ｂを介して、対応する端子パッド20ｂと導通している。
【００２４】
第１の配線板５ａは、基材がポリイミド樹脂などの絶縁性を有する材料によって形成されており、その両面に複数の端子部50ａ，51ａがそれぞれ形成されている。一面側に形成された端子部50ａは、第１の半導体チップ２ａの一面側に形成されたバンプ端子21ａの配置に対応して形成されており、他面側に形成された端子部51ａは、第２の半導体チップ２ｂの一面側に形成されたバンプ端子21ｂに対応して形成されている。そして、一面側に形成された端子部50ａは、基材を貫通するようにして形成されたビアホール52ａを介して、対応する他面側の端子部51ａと導通接続されている。
【００２５】
第２の配線板５ｂも同様に、絶縁性を有する基材の両面に複数の端子部50ｂ，51ｂがそれぞれ形成されている。一面側に形成された端子部50ｂは、第２の半導体チップ２ｂの他面側に形成されたバンプ端子23ｂの配置に対応して形成されており、他面側に形成された端子部51ｂは、第３の半導体チップ２ｃの一面側に形成されたバンプ端子21ｃに対応して形成されている。そして、一面側に形成された端子部50ｂは、基材を貫通するようにして形成されたビアホール52ｂを介して、対応する他面側の端子部51ｂと導通接続されている。
【００２６】
異方性導電接着剤３は、エポキシ樹脂などの絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導体成分３ａを分散させた形態となっている。そして、半導体チップのバンプ端子と配線板の端子部との間に導体成分３ａが介在させられて半導体チップと配線板が電気的に接続され、半導体チップと配線板に介在する樹脂成分３ｂによって半導体チップと配線板とが機械的に接続されている。
【００２７】
結局、第１から第３の半導体チップ２ａ，２ｂ，２ｃは、機械的かつ電気的に相互に接続されてシステム化されており、各半導体チップ２ａ，２ｂ，２ｃは、相互に電気的な信号の送受を行なえるとともに、外部端子４を介して、半導体装置１の外部との電気的な信号などの送受が可能とされている。
【００２８】
このように構成された半導体装置１は、たとえば以下の工程を経て製造される。
【００２９】
まず、図２に示したように、同一平面視形状とされた第１のウエハＷf1、異方性導電膜30、集合配線板50Ａ、異方性導電膜30、および第２のウエハＷf2のそれぞれを順次積層する。第１のウエハＷf1は、回路素子（図示略）やバンプ端子21ａなどを含む第１の半導体チップ２ａ（図１参照）となるべき矩形領域Ａ１が複数設けられたものであり、第２のウエハＷf2は、回路素子（図示略）やバンプ端子21ｂなどを含む第２の半導体チップ２ｂ（図１参照）となるべき矩形領域が複数設けられたものである。異方性導電膜30は、エポキシ樹脂などの絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導体成分３ａを分散させた形態となっている（図３参照）。第１の集合配線板50Ａは、第１の配線板５ａとなるべき矩形領域Ａ２が複数設けられ、その一面側には第１のウエハＷf1のバンプ端子21ａの配置に対応して複数の端子部50ａが形成されており、他面側には第２のウエハＷf2のバンプ端子21ｂの配置に対応して複数の端子部51ａが形成されている。
【００３０】
上記した順序で各ウエハＷf1，Ｗf2や集合配線板50Ａなどを積層した場合には、各ウエハＷf1，Ｗf2と集合配線板50Ａとの間に異方性導電膜30がそれぞれ介在することから、この異方性導電膜30によって各ウエハＷf1，Ｗf2と集合配線板50Ａと機械的かつ電気的に接続される。具体的には、加熱により樹脂成分30ｂを軟化させ、第２のウエハＷf2を押圧しつつ樹脂成分30ｂを熱硬化させればよい。
【００３１】
このとき、各ウエハＷf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間に存在する軟化させられた樹脂成分30ｂは、第２のウエハＷf2を押圧することによって押し退けられ、各ウエハＷf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間には導電成分30ａが選択的に介在させられる。これにより、各ウエハＷf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間が電気的に接続され、ひいては第１のウエハＷf1と第２のウエハＷf2とが電気的に接続される。
【００３２】
一方、第１のウエハＷf1の一面と集合配線板50Ａの一面との間、および第２のウエハＷf2の一面と集合配線板50Ａの他面との間には、熱硬化した樹脂成分30ｂが介在しており、この樹脂成分30ｂによって各ウエハＷf1，Ｗf2と集合配線板50Ａとの間が機械的に接続される。この状態においては、各ウエハＷf1，Ｗf2における各回路素子が形成された面が樹脂成分30ｂによって覆われて保護されている。
【００３３】
次に、図５に示したように、各ウエハＷf1，Ｗf2のそれぞれの厚みを、他面側から研磨するなどして小さくする。各ウエハＷf1，Ｗf2は、一面側の表層部にのみ回路素子が一体的に造り込まれていることから、他面側から一定厚み分だけ研磨しても回路素子にダメージを与えることはない。
【００３４】
次いで、図４に示したように、各ウエハＷf1，Ｗf2に複数のビアホール22ａ，22ｂをそれぞれ形成するとともに、第２のウエハＷf2の他面側に複数のバンプ端子23ｂを形成する。
【００３５】
各ビアホール22ａ，22ｂは、各ウエハＷf1，Ｗf2の各々の端子パッド20ａ，20ｂが露出するようにして各ウエハＷf1，Ｗf2を他面側から孔を形成した後に、これらの孔内に導体を充填することによって形成される。各孔の形成は、エッチング処理、ＮＣ加工などの機械加工を施すことによって行なわれ、各孔に充填する導体としては、タングステンが好適に採用される。
【００３６】
バンプ端子23ｂは、たとえば電解メッキあるいは無電解メッキによって形成される。具体的には、第２のウエハＷf2の他面側にレジスト層を形成するとともにビアホール22ｂが露出するようにしてレジスト層に貫通孔を形成し、この状態において金メッキなどを施した後に、レジスト層を除去することによって形成される。
【００３７】
次に、図６および図７に示したように、同一平面視形状とされた異方性導電膜30、第２の集合配線板50Ｂ、異方性導電膜30、および第３のウエハＷf3のそれぞれを、これらの順序で、先に述べた方法と同様な方法で積層する。すなわち、異方性導電膜30の樹脂成分30ｂを加熱により軟化させるとともに、この状態において、第３のウエハＷf3を他のウエハＷf1，Ｗf2側に押圧しつつ樹脂成分30ｂを熱硬化させることによって行なわれる。こうすれば、ウエハＷf3と他のウエハＷf1，Ｗf2とが、第２の集合配線板50Ｂを介して電気的に導通するとともに、異方性導電膜30の樹脂成分30ｂによって機械的に接続されて複数のウエハＷf1，Ｗf2，Ｗf3が積層されたウエハユニットが得られる。
【００３８】
次いで、図８に示したように、ウエハユニットの状態において、第１のウエハＷf1の他面側に、各ビアホール22ａに対応してボール状の外部端子４を形成する。これらの外部端子４は、たとえばハンダボールを各ビアホール22ａに固着するなどして形成される。
【００３９】
最後に、図８などにおいて仮想線で示したラインに沿ってウエハユニットを分画（ダイシング）することによって、図１に示したような個々の半導体装置１が得られる。
【００４０】
以上に説明した製造方法では、回路素子などを造り込んだウエハを分画して個々の半導体チップとせずに、ウエハＷf1，Ｗf2，Ｗf3どうしを接続してウエハユニットとした後に、この状態で外部端子４を形成し、これを分割して半導体チップ２ａ，２ｂ，２ｃが積層された形態の個々の半導体装置１（図１参照）が得られるようになされている。
【００４１】
このように、本実施形態の製造方法は、半導体装置１が出来上がるまでのプロセスの全てがウエハ状態で行なわれ、個別化された半導体チップの状態で作業を行なうことがないため、作業工程が簡略化されるとともに、作業効率が著しく改善される。しかも、ウエハユニットを分画した状態で個々の半導体装置１とされることから、半導体装置１の平面視サイズが半導体チップ２ａ，２ｂ，２ｃのそれと同一であり（図１参照）、当該半導体装置１は限りなく半導体チップの平面視サイズに近づけられて、小型化が達成されている。
【００４２】
また、本実施形態に係る製造方法によって得られる半導体装置１は、３つの半導体チップ２ａ，２ｂ，２ｃが積層され、システム化された恰好となっている（図１参照）。このため、当該半導体装置１を回路基板に実装した場合には、１チップのスペースに３つの半導体装置が同時に実装された恰好となり、回路基板における実質的な実装密度を高めることができる。
【００４３】
なお、本実施形態では、３枚のウエハＷf1，Ｗf2，Ｗf3を積層してウエハユニットを構成していたが、２枚のウエハによって、あるいは４枚以上のウエハによってウエハユニットを構成して半導体装置を得る場合においても、本願発明の技術思想を適用することができる。
【００４４】
また、本実施形態では、第１および第２のウエハＷf1，Ｗf2にビアホール22ａ，22ｂを形成する際に、各ウエハＷf1，Ｗf2の他面側を研磨するなどしてその厚みを小さくしたが、ビアホール22ａ，22ｂの形成に際して、必ずしも各ウエハＷf1，Ｗf2の厚みを小さくする必要はない。
【００４５】
さらに、第１のウエハＷf1の一面および第２のウエハＷf2の一面に形成されたバンプ端子21ａ，21ｂの配置、あるいは第２のウエハＷf2の他面に形成されたバンプ端子23ｂおよび第３のウエハＷf3の一面に形成されたバンプ端子21ｃの配置が鏡像関係となるように形成されている場合には、必ずも集合配線板50Ａ，50Ｂを採用して各ウエハＷf1，Ｗf2，Ｗf3を接続する必要はない。
【００４６】
その他、第１および第２のウエハＷf1，Ｗf2のビアホール22ａ，22ｂは、これらのウエハＷf1，Ｗf2を接続する以前において、個々のウエハＷf1，Ｗf2の状態で予め形成しておいてもよく、研磨などによる第１および第２のウエハＷf1，Ｗf2の厚みの削減もまた、各ウエハＷf1，Ｗf2を接続する以前において、個々のウエハＷf1，Ｗf2の状態で予め行なっておいてもよい。
【図面の簡単な説明】
【図１】本願発明に係る製造方法によって得られる半導体装置の一例を表す断面図である。
【図２】本願発明に係る半導体装置の製造方法を説明するための斜視図である。
【図３】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図４】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図５】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図６】本願発明に係る半導体装置の製造方法を説明するための斜視図である。
【図７】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図８】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図９】従来の半導体装置の一例を表す断面図である。
【図１０】従来の半導体装置の他の例を表す断面図である。
【符号の説明】
１ 半導体装置
Ｗf1 第１のウエハ
Ｗf2 第２のウエハ
Ｗf3 第３のウエハ
30 異方性導電膜
30ａ 導電成分（異方性導電膜の）
30ｂ 樹脂成分（異方性導電膜の）
４ 外部端子
50Ａ 第１の集合配線板
50Ｂ 第２の集合配線板
21ａ バンプ端子（第１の半導体チップまたはウエハの）
21ｂ，23ｂ バンプ端子（第２の半導体チップまたはウエハの）
21ｃ バンプ端子（第３の半導体チップまたはウエハの）
50ａ，51ａ バンプ端子（第１の集合配線板または配線板の）
50ｂ，51ｂ バンプ端子（第２の集合配線板または配線板の）
Ａ１ 領域（第１のウエハの）
Ａ２ 領域（第１の集合配線板の）
【発明の属する技術分野】
本願発明は、複数のウエハを積層してウエハユニットとした後に、このユニットを分画して個別の半導体装置を製造する方法に関する。
【０００２】
【従来の技術】
電子機器を小型化する観点からは、これに組み込まれる半導体装置などの電子部品や回路基板などを小型化し、また回路基板に対して高密度に電子部品を実装することが要求される。このため、ベアチップの状態の半導体チップを、フェイスダウン方式で回路基板に実装することも考えられるが、これでは半導体チップの回路素子が十分に保護されないため好ましくない。そこで、半導体チップの回路素子を保護しつつ、半導体チップのサイズにより近づけた形態の半導体装置が提案されている。
【０００３】
このような半導体装置としては、図９に示したものがある。同図に示した半導体装置１Ａは、絶縁基板５Ａの一面側に、樹脂接着剤３Ａを介してフェイスダウン方式で半導体チップ２Ａが実装されている。そして、絶縁基板５Ａの他面側には、半導体チップ２Ａに設けられた端子部２０Ａに導通するようにしてボール状端子４Ａが複数個設けられている。このように構成された半導体装置１Ａは、ボール状端子４Ａを再溶融・固化させることによって回路基板などに実装可能とされているとともに、絶縁基板５Ａや、樹脂接着剤３Ａによって半導体チップ２Ａの端子部２０Ａが形成された面側（回路素子など）が保護されている。そして、絶縁基板５Ａの平面視サイズが、半導体チップ２Ａの平面視サイズと略同サイズとされ、半導体装置１Ａの小型化が図られている。
【０００４】
また、図１０に示したように、複数（同図では２つ）の半導体チップ２Ａ，２Ｂを積層した形態の半導体装置１Ｂもある。この半導体装置１Ｂは、図９に示した半導体チップ２Ａ上に、さらに第２の半導体チップ２Ｂが実装されており、当該半導体チップ２Ｂの端子部２１Ｂが絶縁基板５Ａの周縁部に設けられた端子部５０ＡとワイヤＷを介して電気的に接続されている。そして、第１の半導体チップ２Ａに導通するボール状端子４Ａとともに、第２の半導体チップ２Ｂに導通するようにして、絶縁基板５Ａの他面側にボール状端子４Ｂが形成され、ワイヤＷや各半導体チップ２Ａ，２Ｂを封止するようにして樹脂パッケージ６Ａが形成されている。このように構成された半導体装置１Ｂでは、樹脂パッケージ６Ａや絶縁基板５Ａによって各半導体チップ２Ａ，２Ｂの回路素子が保護されているとともに、平面視サイズが半導体チップ２Ａ，２Ｂのサイズに近づけられている。そして、２種類の半導体チップ２Ａ，２Ｂがシステム化されていることから、当該半導体装置１Ｂを回路基板に実装した場合には、実質的には２つの半導体装置が実装されたのと同様な効果が得られ、実質的な実装密度を高めることができる。
【０００５】
【発明が解決しようとする課題】
図９に示した半導体装置１Ａは、ウエハを分割して得られた半導体チップ２Ａを、樹脂接着剤３Ａを介して絶縁基板５Ａに実装した後に、絶縁基板５Ａの裏面側にハンダなどによってボール状端子４Ａを形成することによって製造される。一方、図１０に示した半導体装置１Ａは、ウエハを分割して得られた第１の半導体チップ２Ａを樹脂接着剤３Ａを介して絶縁基板５Ａに実装するとともに第２の半導体チップ２Ｂを積層し、ワイヤボンディング工程、樹脂パッケージング工程、およびボール状端子形成工程を経て得られる。
【０００６】
すなわち、上記した各半導体装置１Ａ，１Ｂでは、半導体チップ２Ａ（２Ｂ）を得るべくウエハ状態で行なわれる工程と、半導体チップ２Ａ（２Ｂ）の状態で行なわれる工程とがあり、作業効率が悪く、コスト的に不利である。とくに、半導体チップ２Ａ（２Ｂ）の状態で行なわれる工程は、複数の半導体チップ２Ａ（２Ｂ）について個別に行なわれることから、ウエハ状態で一括して処理する場合に比較して効率が悪い。とくに、図１０に示した半導体装置では、２つの半導体チップ２Ａ，２Ｂが積層された形態とされていることから、著しく効率が悪いばかりか、ワイヤボンディング工程や樹脂パッケージング工程も必要となる。
【０００７】
本願発明は、上記した事情のもとで考え出されたものであって、半導体チップの回路素子が適切に保護され、半導体チップのサイズにより近づけられた半導体装置を、作業効率良くコスト的に有利に提供できるようにすることをその課題としている。
【０００８】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。すなわち、本願発明により提供される半導体装置の製造方法は、回路素子およびこれに導通する端子部が形成された領域が一面側に複数設けられたウエハどうしを、各々の領域の端子部どうしが互いに対向した状態で電気的に導通するようにして接続する工程と、各ウエハをそれらの他面側から平面的に削ることにより厚みを小さくする工程と、一方のウエハにおける他面側に、当該ウエハの一面側に設けられた各端子部に対して電気的に導通する複数の外部端子を形成する工程と、一方のウエハおよび他方のウエハを接続したウエハユニットを、上記各領域毎に分割して個々の半導体装置とする工程と、を含み、上記外部端子を形成する工程は、上記一方のウエハの他面から、当該ウエハの一面側に形成された端子部が臨むようにして孔を形成した後に、この孔内に導体を充填してビアホールを形成する工程を含むとともに、上記一方のウエハには、上記ビアホールから突出するようにして上記外部端子が設けられることを特徴としている。
【０００９】
従来の半導体装置の製造方法では、回路素子などを造り込んだウエハを分画（ダイシング）して個々の半導体チップする段階と、個々の半導体チップとしてからの段階（たとえば絶縁基板に半導体チップを実装する工程やハンダ端子を形成する工程）とからなり、これが作業効率を悪化させていたのは上述の通りである。
【００１０】
これに対して本願発明は、回路素子などを造り込んだウエハを分画して個々の半導体チップとせずに、複数（たとえば２つ）のウエハを接続してウエハユニットとした後に、ウエハユニットの状態で外部端子を形成し、これを分割して複数の半導体チップが積層された形態の個々の半導体装置が得られるようになされている。
【００１１】
このように本願発明では、半導体装置ができあがるまでのプロセスの全てがウエハユニットの状態で行なわれ、個別化された半導体チップの状態で作業を行なうことがないため、作業効率が著しく改善される。しかも、本願発明では、ウエハユニットを分画した状態で半導体装置とされていることから、半導体装置の平面視サイズが半導体チップのそれと同一であり、本願発明によって得られる半導体装置は、小型化が達成されている。
【００１２】
また、本願発明の製造方法によって得られる半導体装置は、複数の半導体チップが積層され、システム化された恰好となっている。このため、当該半導体装置を回路基板に実装した場合には、１チップのスペースに複数の半導体装置が同時に実装された恰好となり、回路基板における実質的な実装密度を高めることができる。
【００１３】
ここで、一方のウエハと他方のウエハとの接続は、たとえばこれらのウエハの各領域に形成された端子部の配置が鏡像関係にない場合には集合配線板を介して行なわれ、鏡像関係にある場合には直接的に行なわれる。
【００１４】
前者の場合、集合配線板としては、一方のウエハの各端子部の配置に対応して一面側に複数の端子部が形成され、かつ他方のウエハの各端子部の配置に対応して他面側に複数の端子部が形成されたものが使用される。また、各ウエハと集合配線板との接続は、たとえば絶縁性樹脂成分内に導体成分を分散させた形態を有する異方性導電接着剤の導体成分を、各ウエハの端子部と集合配線板の端子部との間に介在させて端子部どうしを電気的に接続するとともに、一方のウエハ一面と配線板の一面の間および他方のウエハの一面と配線板の他面との間の双方に、樹脂成分を介在させて機械的に接続することによって行なわれる。
【００１５】
後者の場合、ウエハどうしの接続は、たとえば上記した異方性導電接着剤の導体成分を、各ウエハの端子部の間に介在させて端子部どうしを電気的に接続するとともに、各ウエハの一面の間に樹脂成分を介在させて機械的に接続することによって行なわれる。また、各ウエハの端子部どうしを導体ペーストを用いて直接的かつ電気的に接続するとともに、各ウエハの一面をどうしを樹脂接着剤を用いて機械的に接続することによってウエハどうしの接続を行なってもよい。
【００１６】
外部端子を形成する工程は、一方のウエハの他面から、当該ウエハの端子部が臨むようにして孔を形成した後に、この孔内に導体を充填してビアホールを形成する工程を含んでおり、たとえば、ビアホールから突出するようにしてボール状ないしバンプ状の外部端子が設けられる。
【００１７】
もちろん、一方のウエハおよび他方のウエハからなるウエハユニットを分割する以前において、他方のウエハの他面に、当該ウエハの一面側に設けられた各端子部に導通する接続用端子部を形成するとともに、第３のウエハを、これに設けられた端子部と上記各接続用端子部とが導通するようにして積層してウエハユニットとし、また、同様にして第４、第５のウエハといったように順次ウエハを積層してウエハユニットを形成してもよい。
【００１８】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１９】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。なお、図１は、本願発明に係る製造方法によって得られる半導体装置の一例を表す断面図、図２ないし図８は、本願発明に係る半導体装置の製造方法を説明するための図である。
【００２０】
図１に示した半導体装置１は、同じ平面視サイズを有する第１から第３の半導体チップ２ａ，２ｂ，２ｃが積層された形態となっており、第１の半導体チップ２ａと第２の半導体チップ２ｂとは第１の配線板５ａを介して、第２の半導体チップ２ｂと第３の半導体チップ２ｃとは第２の配線板５ｂを介してそれぞれ接続されている。そして、各半導体チップ２ａ，２ｂ，２ｃと各配線板５ａ，５ｂとは、異方性導電接着剤３を介して電気的かつ機械的に接続されている。
【００２１】
第１から第３の半導体チップ２ａ，２ｂ，２ｃのそれぞれの一面側には、回路素子（図示略）およびこれに導通する複数の端子パッド20ａ，20ｂ，20ｃが一体的に造り込まれており、これらの端子パッド20ａ，20ｂ，20ｃ上には、金などによってバンプ端子21ａ，21ｂ，21ｃが形成されている。
【００２２】
第１の半導体チップ２ａの他面側には、ハンダによってボール状に形成された複数の外部端子４が形成されている。これらの外部端子４は、タングステンなどによって形成されたビアホール22ａを介して、対応する端子パッド20ａと導通している。
【００２３】
第２の半導体チップ２ｂの他面側には、金などによってバンプ端子23ｂが形成されており、これらのバンプ端子23ｂは、タングステンなどによって形成されたビアホール22ｂを介して、対応する端子パッド20ｂと導通している。
【００２４】
第１の配線板５ａは、基材がポリイミド樹脂などの絶縁性を有する材料によって形成されており、その両面に複数の端子部50ａ，51ａがそれぞれ形成されている。一面側に形成された端子部50ａは、第１の半導体チップ２ａの一面側に形成されたバンプ端子21ａの配置に対応して形成されており、他面側に形成された端子部51ａは、第２の半導体チップ２ｂの一面側に形成されたバンプ端子21ｂに対応して形成されている。そして、一面側に形成された端子部50ａは、基材を貫通するようにして形成されたビアホール52ａを介して、対応する他面側の端子部51ａと導通接続されている。
【００２５】
第２の配線板５ｂも同様に、絶縁性を有する基材の両面に複数の端子部50ｂ，51ｂがそれぞれ形成されている。一面側に形成された端子部50ｂは、第２の半導体チップ２ｂの他面側に形成されたバンプ端子23ｂの配置に対応して形成されており、他面側に形成された端子部51ｂは、第３の半導体チップ２ｃの一面側に形成されたバンプ端子21ｃに対応して形成されている。そして、一面側に形成された端子部50ｂは、基材を貫通するようにして形成されたビアホール52ｂを介して、対応する他面側の端子部51ｂと導通接続されている。
【００２６】
異方性導電接着剤３は、エポキシ樹脂などの絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導体成分３ａを分散させた形態となっている。そして、半導体チップのバンプ端子と配線板の端子部との間に導体成分３ａが介在させられて半導体チップと配線板が電気的に接続され、半導体チップと配線板に介在する樹脂成分３ｂによって半導体チップと配線板とが機械的に接続されている。
【００２７】
結局、第１から第３の半導体チップ２ａ，２ｂ，２ｃは、機械的かつ電気的に相互に接続されてシステム化されており、各半導体チップ２ａ，２ｂ，２ｃは、相互に電気的な信号の送受を行なえるとともに、外部端子４を介して、半導体装置１の外部との電気的な信号などの送受が可能とされている。
【００２８】
このように構成された半導体装置１は、たとえば以下の工程を経て製造される。
【００２９】
まず、図２に示したように、同一平面視形状とされた第１のウエハＷf1、異方性導電膜30、集合配線板50Ａ、異方性導電膜30、および第２のウエハＷf2のそれぞれを順次積層する。第１のウエハＷf1は、回路素子（図示略）やバンプ端子21ａなどを含む第１の半導体チップ２ａ（図１参照）となるべき矩形領域Ａ１が複数設けられたものであり、第２のウエハＷf2は、回路素子（図示略）やバンプ端子21ｂなどを含む第２の半導体チップ２ｂ（図１参照）となるべき矩形領域が複数設けられたものである。異方性導電膜30は、エポキシ樹脂などの絶縁性を有する樹脂成分３ｂ内に、金ボールなどの導体成分３ａを分散させた形態となっている（図３参照）。第１の集合配線板50Ａは、第１の配線板５ａとなるべき矩形領域Ａ２が複数設けられ、その一面側には第１のウエハＷf1のバンプ端子21ａの配置に対応して複数の端子部50ａが形成されており、他面側には第２のウエハＷf2のバンプ端子21ｂの配置に対応して複数の端子部51ａが形成されている。
【００３０】
上記した順序で各ウエハＷf1，Ｗf2や集合配線板50Ａなどを積層した場合には、各ウエハＷf1，Ｗf2と集合配線板50Ａとの間に異方性導電膜30がそれぞれ介在することから、この異方性導電膜30によって各ウエハＷf1，Ｗf2と集合配線板50Ａと機械的かつ電気的に接続される。具体的には、加熱により樹脂成分30ｂを軟化させ、第２のウエハＷf2を押圧しつつ樹脂成分30ｂを熱硬化させればよい。
【００３１】
このとき、各ウエハＷf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間に存在する軟化させられた樹脂成分30ｂは、第２のウエハＷf2を押圧することによって押し退けられ、各ウエハＷf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間には導電成分30ａが選択的に介在させられる。これにより、各ウエハＷf1，Ｗf2のバンプ端子21ａ，21ｂと集合配線板50Ａの端子部50ａ，51ａの間が電気的に接続され、ひいては第１のウエハＷf1と第２のウエハＷf2とが電気的に接続される。
【００３２】
一方、第１のウエハＷf1の一面と集合配線板50Ａの一面との間、および第２のウエハＷf2の一面と集合配線板50Ａの他面との間には、熱硬化した樹脂成分30ｂが介在しており、この樹脂成分30ｂによって各ウエハＷf1，Ｗf2と集合配線板50Ａとの間が機械的に接続される。この状態においては、各ウエハＷf1，Ｗf2における各回路素子が形成された面が樹脂成分30ｂによって覆われて保護されている。
【００３３】
次に、図５に示したように、各ウエハＷf1，Ｗf2のそれぞれの厚みを、他面側から研磨するなどして小さくする。各ウエハＷf1，Ｗf2は、一面側の表層部にのみ回路素子が一体的に造り込まれていることから、他面側から一定厚み分だけ研磨しても回路素子にダメージを与えることはない。
【００３４】
次いで、図４に示したように、各ウエハＷf1，Ｗf2に複数のビアホール22ａ，22ｂをそれぞれ形成するとともに、第２のウエハＷf2の他面側に複数のバンプ端子23ｂを形成する。
【００３５】
各ビアホール22ａ，22ｂは、各ウエハＷf1，Ｗf2の各々の端子パッド20ａ，20ｂが露出するようにして各ウエハＷf1，Ｗf2を他面側から孔を形成した後に、これらの孔内に導体を充填することによって形成される。各孔の形成は、エッチング処理、ＮＣ加工などの機械加工を施すことによって行なわれ、各孔に充填する導体としては、タングステンが好適に採用される。
【００３６】
バンプ端子23ｂは、たとえば電解メッキあるいは無電解メッキによって形成される。具体的には、第２のウエハＷf2の他面側にレジスト層を形成するとともにビアホール22ｂが露出するようにしてレジスト層に貫通孔を形成し、この状態において金メッキなどを施した後に、レジスト層を除去することによって形成される。
【００３７】
次に、図６および図７に示したように、同一平面視形状とされた異方性導電膜30、第２の集合配線板50Ｂ、異方性導電膜30、および第３のウエハＷf3のそれぞれを、これらの順序で、先に述べた方法と同様な方法で積層する。すなわち、異方性導電膜30の樹脂成分30ｂを加熱により軟化させるとともに、この状態において、第３のウエハＷf3を他のウエハＷf1，Ｗf2側に押圧しつつ樹脂成分30ｂを熱硬化させることによって行なわれる。こうすれば、ウエハＷf3と他のウエハＷf1，Ｗf2とが、第２の集合配線板50Ｂを介して電気的に導通するとともに、異方性導電膜30の樹脂成分30ｂによって機械的に接続されて複数のウエハＷf1，Ｗf2，Ｗf3が積層されたウエハユニットが得られる。
【００３８】
次いで、図８に示したように、ウエハユニットの状態において、第１のウエハＷf1の他面側に、各ビアホール22ａに対応してボール状の外部端子４を形成する。これらの外部端子４は、たとえばハンダボールを各ビアホール22ａに固着するなどして形成される。
【００３９】
最後に、図８などにおいて仮想線で示したラインに沿ってウエハユニットを分画（ダイシング）することによって、図１に示したような個々の半導体装置１が得られる。
【００４０】
以上に説明した製造方法では、回路素子などを造り込んだウエハを分画して個々の半導体チップとせずに、ウエハＷf1，Ｗf2，Ｗf3どうしを接続してウエハユニットとした後に、この状態で外部端子４を形成し、これを分割して半導体チップ２ａ，２ｂ，２ｃが積層された形態の個々の半導体装置１（図１参照）が得られるようになされている。
【００４１】
このように、本実施形態の製造方法は、半導体装置１が出来上がるまでのプロセスの全てがウエハ状態で行なわれ、個別化された半導体チップの状態で作業を行なうことがないため、作業工程が簡略化されるとともに、作業効率が著しく改善される。しかも、ウエハユニットを分画した状態で個々の半導体装置１とされることから、半導体装置１の平面視サイズが半導体チップ２ａ，２ｂ，２ｃのそれと同一であり（図１参照）、当該半導体装置１は限りなく半導体チップの平面視サイズに近づけられて、小型化が達成されている。
【００４２】
また、本実施形態に係る製造方法によって得られる半導体装置１は、３つの半導体チップ２ａ，２ｂ，２ｃが積層され、システム化された恰好となっている（図１参照）。このため、当該半導体装置１を回路基板に実装した場合には、１チップのスペースに３つの半導体装置が同時に実装された恰好となり、回路基板における実質的な実装密度を高めることができる。
【００４３】
なお、本実施形態では、３枚のウエハＷf1，Ｗf2，Ｗf3を積層してウエハユニットを構成していたが、２枚のウエハによって、あるいは４枚以上のウエハによってウエハユニットを構成して半導体装置を得る場合においても、本願発明の技術思想を適用することができる。
【００４４】
また、本実施形態では、第１および第２のウエハＷf1，Ｗf2にビアホール22ａ，22ｂを形成する際に、各ウエハＷf1，Ｗf2の他面側を研磨するなどしてその厚みを小さくしたが、ビアホール22ａ，22ｂの形成に際して、必ずしも各ウエハＷf1，Ｗf2の厚みを小さくする必要はない。
【００４５】
さらに、第１のウエハＷf1の一面および第２のウエハＷf2の一面に形成されたバンプ端子21ａ，21ｂの配置、あるいは第２のウエハＷf2の他面に形成されたバンプ端子23ｂおよび第３のウエハＷf3の一面に形成されたバンプ端子21ｃの配置が鏡像関係となるように形成されている場合には、必ずも集合配線板50Ａ，50Ｂを採用して各ウエハＷf1，Ｗf2，Ｗf3を接続する必要はない。
【００４６】
その他、第１および第２のウエハＷf1，Ｗf2のビアホール22ａ，22ｂは、これらのウエハＷf1，Ｗf2を接続する以前において、個々のウエハＷf1，Ｗf2の状態で予め形成しておいてもよく、研磨などによる第１および第２のウエハＷf1，Ｗf2の厚みの削減もまた、各ウエハＷf1，Ｗf2を接続する以前において、個々のウエハＷf1，Ｗf2の状態で予め行なっておいてもよい。
【図面の簡単な説明】
【図１】本願発明に係る製造方法によって得られる半導体装置の一例を表す断面図である。
【図２】本願発明に係る半導体装置の製造方法を説明するための斜視図である。
【図３】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図４】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図５】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図６】本願発明に係る半導体装置の製造方法を説明するための斜視図である。
【図７】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図８】本願発明に係る半導体装置の製造方法を説明するための要部断面図である。
【図９】従来の半導体装置の一例を表す断面図である。
【図１０】従来の半導体装置の他の例を表す断面図である。
【符号の説明】
１ 半導体装置
Ｗf1 第１のウエハ
Ｗf2 第２のウエハ
Ｗf3 第３のウエハ
30 異方性導電膜
30ａ 導電成分（異方性導電膜の）
30ｂ 樹脂成分（異方性導電膜の）
４ 外部端子
50Ａ 第１の集合配線板
50Ｂ 第２の集合配線板
21ａ バンプ端子（第１の半導体チップまたはウエハの）
21ｂ，23ｂ バンプ端子（第２の半導体チップまたはウエハの）
21ｃ バンプ端子（第３の半導体チップまたはウエハの）
50ａ，51ａ バンプ端子（第１の集合配線板または配線板の）
50ｂ，51ｂ バンプ端子（第２の集合配線板または配線板の）
Ａ１ 領域（第１のウエハの）
Ａ２ 領域（第１の集合配線板の）
Claims (6)
- 回路素子およびこれに導通する端子部が形成された領域が一面側に複数設けられたウエハどうしを、各々の領域の端子部どうしが互いに対向した状態で電気的に導通するようにして接続する工程と、
各ウエハをそれらの他面側から平面的に削ることにより厚みを小さくする工程と、
一方のウエハにおける他面側に、当該ウエハの一面側に設けられた各端子部に対して電気的に導通する複数の外部端子を形成する工程と、
一方のウエハおよび他方のウエハを接続したウエハユニットを、上記各領域毎に分割して個々の半導体装置とする工程と、を含み、
上記外部端子を形成する工程は、上記一方のウエハの他面から、当該ウエハの一面側に形成された端子部が臨むようにして孔を形成した後に、この孔内に導体を充填してビアホールを形成する工程を含むとともに、上記一方のウエハには、上記ビアホールから突出するようにして上記外部端子が設けられることを特徴とする、半導体装置の製造方法。 - 上記一方のウエハと上記他方のウエハとを接続する工程は、上記一方のウエハの各端子部の配置に対応して一面側に複数の端子部が形成され、かつ上記他方のウエハの各端子部の配置に対応して他面側に複数の端子部が形成された集合配線板を、上記各ウエハの間に介在させ、上記集合配線板の端子部と上記各ウエハの端子部のそれぞれとを電気的に接続する工程を含んでいる、請求項１に記載の半導体装置の製造方法。
- 上記各ウエハと上記集合配線板との接続は、絶縁性樹脂成分内に導体成分を分散させた形態を有する異方性導電接着剤の上記導体成分を、各ウエハの端子部と上記集合配線板の端子部との間に介在させて端子部どうしを電気的に接続するとともに、上記一方のウエハの一面と上記集合配線板の一面の間および上記他方のウエハの一面と上記集合配線板の他面との間の双方に、上記樹脂成分を介在させて機械的に接続することによって行なわれる、請求項２に記載の半導体装置の製造方法。
- 上記ウエハどうしの接続は、絶縁性樹脂成分内に導体成分を分散させた形態を有する異方性導電接着剤の上記導体成分を、上記各ウエハの端子部の間に介在させて端子部どうしを電気的に接続するとともに、上記各ウエハの一面の間に上記樹脂成分を介在させて機械的に接続することによって行なわれる、請求項１に記載の半導体装置の製造方法。
- 上記ウエハどうしの接続は、上記各ウエハの端子部どうしを導体ペーストを用いて直接的かつ電気的に接続するとともに、上記各ウエハの一面どうしを樹脂接着剤を用いて機械的に接続することによって行なわれる、請求項１に記載の半導体装置の製造方法。
- 上記一方のウエハおよび他方のウエハからなるウエハユニットを分割する以前において、上記他方のウエハの他面に、当該ウエハの一面側に設けられた各端子部に導通する接続用端子部を形成するとともに、第３のウエハを、これに設けられた端子部と上記各接続用端子部とが導通するようにして積層する工程をさらに含んでいる、請求項１ないし５のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10784999A JP4034468B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10784999A JP4034468B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299432A JP2000299432A (ja) | 2000-10-24 |
| JP4034468B2 true JP4034468B2 (ja) | 2008-01-16 |
Family
ID=14469629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10784999A Expired - Fee Related JP4034468B2 (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4034468B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102132409A (zh) * | 2008-11-21 | 2011-07-20 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401018B1 (ko) * | 1999-12-30 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지를 위한 웨이퍼의 상호 접착 방법 |
| JP4649792B2 (ja) * | 2001-07-19 | 2011-03-16 | 日本電気株式会社 | 半導体装置 |
| FR2829292B1 (fr) * | 2001-08-31 | 2004-09-10 | Atmel Grenoble Sa | Procede de fabrication de capteur d'image couleur avec substrat de support soude plot sur plot |
| US20060019468A1 (en) * | 2004-07-21 | 2006-01-26 | Beatty John J | Method of manufacturing a plurality of electronic assemblies |
| JP2007036104A (ja) * | 2005-07-29 | 2007-02-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7528494B2 (en) * | 2005-11-03 | 2009-05-05 | International Business Machines Corporation | Accessible chip stack and process of manufacturing thereof |
| CN103311208A (zh) * | 2006-03-21 | 2013-09-18 | 普罗米鲁斯有限责任公司 | 可用于芯片堆叠、芯片和晶片粘结的方法和材料 |
| US7868442B2 (en) * | 2008-06-30 | 2011-01-11 | Headway Technologies, Inc. | Layered chip package and method of manufacturing same |
| JP2015176958A (ja) | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP6496389B2 (ja) * | 2017-11-28 | 2019-04-03 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-04-15 JP JP10784999A patent/JP4034468B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102132409A (zh) * | 2008-11-21 | 2011-07-20 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000299432A (ja) | 2000-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10510659B2 (en) | Substrate-less stackable package with wire-bond interconnect | |
| JP3186941B2 (ja) | 半導体チップおよびマルチチップ半導体モジュール | |
| US5817530A (en) | Use of conductive lines on the back side of wafers and dice for semiconductor interconnects | |
| US7413929B2 (en) | Integrated chip package structure using organic substrate and method of manufacturing the same | |
| US7911045B2 (en) | Semiconductor element and semiconductor device | |
| US7074696B1 (en) | Semiconductor circuit module and method for fabricating semiconductor circuit modules | |
| EP1111676A2 (en) | Unit interconnection substrate for electronic parts | |
| JP2006041438A (ja) | 半導体チップ内蔵基板及びその製造方法 | |
| US20060068523A1 (en) | Integrated circuit package | |
| JP2001298115A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2002198463A (ja) | チップサイズパッケージおよびその製造方法 | |
| JP4034468B2 (ja) | 半導体装置の製造方法 | |
| TWI523168B (zh) | 半導體封裝之改良 | |
| EP1478021A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20080029865A1 (en) | Electronic Device and Method For Producing the Same | |
| JP2002134651A (ja) | ベースレス半導体装置およびその製造方法 | |
| CN112714539A (zh) | 电子组件及制造电子组件的方法 | |
| KR100769204B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| US20040089930A1 (en) | Simplified stacked chip assemblies | |
| JPH09330952A (ja) | プリント回路基板および半導体チップの積層方法 | |
| JP4439339B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000068271A (ja) | ウエハ装置およびチップ装置並びにチップ装置の製造方法 | |
| JP2008311347A (ja) | 半導体モジュール及びその製造方法 | |
| JP2005167159A (ja) | 積層型半導体装置 | |
| JP2002076265A (ja) | 半導体デバイスの実装方法、半導体デバイス及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071025 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |