JP6496389B2 - 半導体装置及びその製造方法 - Google Patents
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Description
Claims (9)
- 第1回路面と、前記第1回路面の反対側の第1裏面とを有する第1半導体層と、前記第1回路面に設けられた第1配線層と、前記第1裏面に設けられた第1裏面電極と、前記第1半導体層を貫通して設けられ、前記第1配線層と前記第1裏面電極に接続された第1貫通電極と、前記第1裏面から前記第1回路面方向に延在し、その一端部に第1接続部と、他の端部に前記第1回路面側に有する第2接続部と、を有し、前記第2接続部が前記第1配線層に接続し、銅を主成分とする第1接合金属と、前記第1回路面側に設けられ、前記第1回路面に接触する第1面、及び、前記第1面とは異なる面であり前記第1接続部の表面と略同一面になる平坦な第1接合面を有する第1絶縁層と、を有する第1チップと、
前記第1チップの前記第1配線層側に積層された第2チップであって、前記第1配線層に対向した第2回路面と、前記第2回路面の反対側の第2裏面とを有する第2半導体層と、前記第2回路面に設けられ、前記第1チップの前記第1配線層と接続された第2配線層と、前記第2裏面に設けられた第2裏面電極と、前記第2半導体層を貫通して設けられ、前記第2配線層と前記第2裏面電極に接続された第2貫通電極と、前記第2裏面から前記第2回路面方向に延在し、その一端部に第3接続部と、他の端部に前記第2回路面側に有する第4接続部と、を有し、前記第4接続部が前記第2配線層に接続し、銅を主成分とし前記第1接合金属と接合されている第2接合金属と、前記第2回路面側に設けられ、前記第2回路面に接触する第2面、及び、前記第2面とは異なる面であり前記第3接続部の表面と略同一面になる平坦な第2接合面を有する第2絶縁層と、を有する第2チップと、
前記第2チップの前記第2裏面側に積層された第3チップであって、第3回路面と、前記第3回路面の反対側に位置し、前記第2チップに対向した第3裏面とを有する第3半導体層と、前記第3回路面に設けられた第3配線層と、前記第3裏面に設けられた第3裏面電極と、前記第3半導体層を貫通して設けられ、前記第3配線層と前記第3裏面電極に接続されるとともに、前記第2チップの前記第2貫通電極と接続された第3貫通電極と、前記第3裏面から前記第3回路面方向に延在し、その一端部に第5接続部と、他の端部に前記第3回路面側に有する第6接続部と、を有し、前記第6接続部が前記第3配線層に接続し、銅を主成分とする第3接合金属と、前記第3回路面側に設けられ、前記第3回路面に接触する第3面、及び、前記第3面とは異なる面であり前記第5接続部の表面と略同一面になる平坦な第3接合面を有する第3絶縁層と、を有する第3チップと、
前記第2裏面電極と前記第3裏面電極の間に設けられ前記第2裏面電極と前記第3裏面電極とに接続された第1のはんだと、
を備え、前記第1接合面と前記第2接合面とは直接的に接触し、前記第1接続部の表面と前記第3接続部の表面とは直接的に接触している半導体装置。 - 前記第3チップの前記第3配線層側に積層された第4チップであって、前記第3配線層に対向した第4回路面と、前記第4回路面の反対側の第4裏面とを有する第4半導体層と、前記第4回路面に設けられ、前記第3チップの前記第3配線層と接続された第4配線層と、前記第4裏面に設けられた第4裏面電極と、前記第4半導体層を貫通して設けられ、前記第4配線層と前記第4裏面電極に接続された第4貫通電極と、前記第4裏面から前記第4回路面方向に延在し、その一端部に第7接続部と、他の端部に前記第4回路面側に有する第8接続部と、を有し、前記第8接続部が前記第4配線層に接続し、銅を主成分とし前記第3接合金属と接合されている第4接合金属と、前記第4回路面側に設けられ、前記第4回路面に接触する第4面、及び、前記第4面とは異なる面であり前記第7接続部の表面と略同一面になる平坦な第4接合面を有する第4絶縁層と、を有する第4チップと、
前記第4チップの前記第4裏面側に積層された第5チップであって、第5回路面と、前記第5回路面の反対側に位置し、前記第4チップに対向した第5裏面とを有する第5半導体層と、前記第5回路面に設けられた第5配線層と、前記第5裏面に設けられた第5裏面電極と、前記第5半導体層を貫通して設けられ、前記第5配線層と前記第5裏面電極に接続されるとともに、前記第4チップの前記第4貫通電極と接続された第5貫通電極と、前記第5裏面から前記第5回路面方向に延在し、その一端部に第9接続部と、他の端部に前記第5回路面側に有する第10接続部と、を有し、前記第10接続部が前記第5配線層に接続し、銅を主成分とする第5接合金属と、前記第5回路面側に設けられ、前記第5回路面に接触する第5面、及び、前記第5面とは異なる面であり前記第9接続部の表面と略同一面になる平坦な第5接合面を有する第5絶縁層と、を有する第5チップと、
前記第4裏面電極と前記第5裏面電極の間に設けられ前記第4裏面電極と前記第5裏面
電極とに接続された第2のはんだと、
をさらに備え、前記第3接合面と前記第4接合面とは直接的に接触し、前記第5接続部の表面と前記第7接続部の表面とは直接的に接触している請求項1に記載の半導体装置。 - 前記第1絶縁層は前記第1回路面を覆う第1層間膜と、前記第1層間膜上に設けられた第1樹脂層を含み、
前記第2絶縁層は前記第2回路面を覆う第2層間膜と、前記第2層間膜上に設けられた第2樹脂層を含み、
前記第3絶縁層は前記第3回路面を覆う第3層間膜と、前記第3層間膜上に設けられた第3樹脂層を含む請求項1に記載の半導体装置。 - 前記第1絶縁層は前記第1回路面を覆う第1層間膜と、前記第1層間膜上に設けられた第1樹脂層を含み、
前記第2絶縁層は前記第2回路面を覆う第2層間膜と、前記第2層間膜上に設けられた第2樹脂層を含み、
前記第3絶縁層は前記第3回路面を覆う第3層間膜と、前記第3層間膜上に設けられた第3樹脂層を含み、
前記第4絶縁層は前記第4回路面を覆う第4層間膜と、前記第4層間膜上に設けられた第4樹脂層を含み、
前記第5絶縁層は前記第5回路面を覆う第5層間膜と、前記第5層間膜上に設けられた第5樹脂層を含む請求項2に記載の半導体装置。 - 前記第1チップの前記第1裏面側に設けられ、前記第1貫通電極に接続され、前記第1チップ、前記第2チップおよび前記第3チップを制御するロジックチップをさらに備えた請求項1〜4のいずれか1つに記載の半導体装置。
- 第1回路面と、前記第1回路面の反対側の第1裏面とを有する第1半導体層と、前記第1回路面に設けられた第1配線層と、前記第1裏面に設けられた第1裏面電極と、前記第1半導体層を貫通して設けられ、前記第1配線層と前記第1裏面電極に接続された第1貫通電極と、前記第1配線層の前記第1回路面とは反対の面に向かって前記第1配線層に接続され銅を主成分とする第1接合金属を有する第1チップと、
前記第1チップの前記第1配線層側に積層された第2チップであって、前記第1配線層に対向した第2回路面と、前記第2回路面の反対側の第2裏面とを有する第2半導体層と、前記第2回路面に設けられ、前記第1チップの前記第1配線層と接続された第2配線層と、前記第2裏面に設けられた第2裏面電極と、前記第2半導体層を貫通して設けられ、前記第2配線層と前記第2裏面電極に接続された第2貫通電極と、前記第2配線層の前記第2回路面とは反対の面に向かって前記第2配線層に接続された銅を主成分とし前記第1接合金属と接合されている第2接合金属を有する第2チップと、
前記第2チップの前記第2裏面側に積層された第3チップであって、第3回路面と、前記第3回路面の反対側に位置し、前記第2チップに対向した第3裏面とを有する第3半導体層と、前記第3回路面に設けられた第3配線層と、前記第3裏面に設けられた第3裏面電極と、前記第3半導体層を貫通して設けられ、前記第3配線層と前記第3裏面電極に接続されるとともに、前記第2チップの前記第2貫通電極と接続された第3貫通電極と、前記第3配線層の前記第3回路面とは反対の面に向かって前記第3配線層に接続され銅を主成分とする第3接合金属を有する第3チップと、
前記第2裏面電極と前記第3裏面電極の間に設けられ前記第2裏面電極と前記第3裏面電極とに接続された第1のはんだと、
前記第3チップの前記第3配線層側に積層された第4チップであって、前記第3配線層に対向した第4回路面と、前記第4回路面の反対側の第4裏面とを有する第4半導体層と、前記第4回路面に設けられ、前記第3チップの前記第3配線層と接続された第4配線層と、前記第4裏面に設けられた第4裏面電極と、前記第4半導体層を貫通して設けられ、前記第4配線層と前記第4裏面電極に接続された第4貫通電極と、前記第4配線層の前記第4回路面とは反対の面に向かって前記第4配線層に接続された銅を主成分とし前記第3接合金属と接合されている第4接合金属と、を有する第4チップと、
前記第4チップの前記第4裏面側に積層された第5チップであって、第5回路面と、前記第5回路面の反対側に位置し、前記第4チップに対向した第5裏面とを有する第5半導体層と、前記第5回路面に設けられた第5配線層と、前記第5裏面に設けられた第5裏面電極と、前記第5半導体層を貫通して設けられ、前記第5配線層と前記第5裏面電極に接続されるとともに、前記第4チップの前記第4貫通電極と接続された第5貫通電極と、前記第5配線層の前記第5回路面とは反対の面に向かって前記第5配線層に接続され銅を主成分とする第5接合金属を有する第5チップと、
前記第4裏面電極と前記第5裏面電極の間に設けられ前記第4裏面電極と前記第5裏面
電極とに接続された第2のはんだと、
前記第2チップと前記第3チップとの間に充填された第1の樹脂と、前記第4チップと前記第5チップとの間に充填された第2の樹脂と、をさらに備え、
前記第1チップは、前記第1配線層の前記第1回路面とは反対側の面に設けられた第1の樹脂層をさらに備え、
前記第1接合金属は、前記第1の樹脂層を貫通して設けられ、
前記第2チップは、前記第2配線層の前記第2回路面とは反対側の面に設けられた第2の樹脂層をさらに備え、
前記第2接合金属は、前記第2の樹脂層を貫通して設けられ、
前記第3チップは、前記第3配線層の前記第3回路面とは反対側の面に設けられた第3の樹脂層をさらに備え、
前記第3接合金属は、前記第3の樹脂層を貫通して設けられ、
前記第4チップは、前記第4配線層の前記第4回路面とは反対側の面に設けられた第4の樹脂層をさらに備え、
前記第4接合金属は、前記第4の樹脂層を貫通して設けられ、
前記第5チップは、前記第5配線層の前記第5回路面とは反対側の面に設けられた第5の樹脂層をさらに備え、
前記第5接合金属は、前記第5の樹脂層を貫通して設けられ、
前記第1チップと前記第2チップとの距離は、前記第2チップと前記第3チップとの距離よりも短く、
前記第3チップと前記第4チップとの距離は、前記第4チップと前記第5チップとの距離よりも短く、前記第2チップと前記第3チップとの距離よりも短く、
前記第1乃至第5の樹脂層のフィラー含有量は、前記第1または第2の樹脂のフィラー含有量よりも少ない半導体装置。 - 前記第1チップの前記第1裏面に設けられた再配線層と、
前記再配線層を介して前記第1チップの前記第1配線層と接続された実装基板と、をさらに備え
前記再配線層はバンプを介して前記実装基板に接続されている請求項1〜6のいずれか1つに記載の半導体装置。 - 前記実装基板のバンプ形成面と反対側の面に、前記第1チップと対向する位置よりも外側に設けられている外部端子を、さらに有する請求項7に記載の半導体装置。
- 第1回路面と前記第1回路面の反対側の第1裏面とを有する第1基板と、前記第1回路面に設けられた第1配線層と、前記第1裏面から前記第1回路面方向に延在し、その一端部に第1接続部と、他の端部に前記第1回路面側に有する第2接続部と、を有し、前記第2接続部が前記第1配線層に接続し、銅を主成分とする第1接合金属と、前記第1回路面側に設けられ、前記第1回路面に接触する第1面、及び、前記第1面とは異なる面であり前記第1接続部の表面と略同一面になる平坦な第1接合面を有する第1絶縁層と、を有する第1ウェーハの前記第1回路面と、
第2回路面と前記第2回路面の反対側の第2裏面とを有する第2基板と、前記第2回路面に設けられた第2配線層と、前記第2裏面から前記第2回路面方向に延在し、その一端部に第3接続部と、他の端部に前記第2回路面側に有する第4接続部と、を有し、前記第4接続部が前記第2配線層に接続し、銅を主成分とする第2接合金属と、前記第2回路面側に設けられ、前記第2回路面に接触する第2面、及び、前記第2面とは異なる面であり前記第3接続部の表面と略同一面になる平坦な第2接合面を有する第2絶縁層と、を有する第2ウェーハの前記第2回路面と、を対向させ、前記第1接合金属と前記第2接合金属どうしを加圧及び加熱下で接合させて、前記第1接合面と前記第2接合面とは直接的に接触し、前記第1接続部の表面と前記第3接続部の表面とは直接的に接触するように前記第1ウェーハと前記第2ウェーハとを貼り合わせ、
前記第1ウェーハと前記第2ウェーハとが貼り合わされた状態で、前記第1基板を前記第1裏面側から研削し、
前記研削により薄化された前記第1基板に、前記第1基板を貫通して前記第1配線層に達する第1貫通電極を形成し、
前記第1裏面に前記第1貫通電極と接続した第1裏面電極を形成し、
前記第1裏面側に支持体を貼り付けた状態で、前記第2基板を前記第2裏面側から研削し、
前記研削により薄化された前記第2基板に、前記第2基板を貫通して前記第2配線層に達する第2貫通電極を形成し、
前記第2裏面に前記第2貫通電極と接続した第2裏面電極を形成し、
前記第2裏面電極にはんだを形成し、
前記第2裏面電極を形成した後、前記支持体を除去、および前記第1ウェーハと前記第2ウェーハとの接合体を複数のチップに個片化し、
前記個片化された複数のチップのうち第1のチップの前記第1ウェーハの前記第1裏面と前記個片化された複数のチップのうち第2のチップの前記第2ウェーハの前記第2裏面が対向するように前記第1のチップを前記第2のチップへ前記はんだを介して積層する
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017227702A JP6496389B2 (ja) | 2017-11-28 | 2017-11-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017227702A JP6496389B2 (ja) | 2017-11-28 | 2017-11-28 | 半導体装置及びその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014051238A Division JP2015176958A (ja) | 2014-03-14 | 2014-03-14 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018037687A JP2018037687A (ja) | 2018-03-08 |
JP6496389B2 true JP6496389B2 (ja) | 2019-04-03 |
Family
ID=61567783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017227702A Active JP6496389B2 (ja) | 2017-11-28 | 2017-11-28 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6496389B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11024605B2 (en) | 2019-05-31 | 2021-06-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package and method |
DE102019125790B4 (de) * | 2019-05-31 | 2022-04-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integriertes schaltkreis-package und verfahren |
WO2023203764A1 (ja) * | 2022-04-22 | 2023-10-26 | 株式会社レゾナック | 半導体装置、及び、半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4034468B2 (ja) * | 1999-04-15 | 2008-01-16 | ローム株式会社 | 半導体装置の製造方法 |
JP4419049B2 (ja) * | 2003-04-21 | 2010-02-24 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
KR100945504B1 (ko) * | 2007-06-26 | 2010-03-09 | 주식회사 하이닉스반도체 | 스택 패키지 및 그의 제조 방법 |
JP5399982B2 (ja) * | 2010-06-17 | 2014-01-29 | 浜松ホトニクス株式会社 | 半導体集積回路装置の検査方法及び半導体集積回路装置 |
-
2017
- 2017-11-28 JP JP2017227702A patent/JP6496389B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018037687A (ja) | 2018-03-08 |
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S533 | Written request for registration of change of name |
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