TW202109824A - 三維堆疊結構和其製造方法 - Google Patents

三維堆疊結構和其製造方法 Download PDF

Info

Publication number
TW202109824A
TW202109824A TW109129219A TW109129219A TW202109824A TW 202109824 A TW202109824 A TW 202109824A TW 109129219 A TW109129219 A TW 109129219A TW 109129219 A TW109129219 A TW 109129219A TW 202109824 A TW202109824 A TW 202109824A
Authority
TW
Taiwan
Prior art keywords
bonding
die
heat dissipation
dissipation element
bonding pad
Prior art date
Application number
TW109129219A
Other languages
English (en)
Inventor
陳憲偉
陳潔
陳明發
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202109824A publication Critical patent/TW202109824A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06519—Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09519—Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Abstract

一種堆疊結構，堆疊結構包括第一晶粒、堆疊在第一晶粒上的第二晶粒以及填充材料。第一晶粒具有第一接合結構，且第一接合結構包括第一接合襯墊和第一散熱元件。第二晶粒具有第二接合結構，且第二接合結構包括第二接合襯墊和第二散熱元件。第一接合襯墊與第二接合襯墊接合。第一散熱元件連接到第一接合襯墊中的一個第一接合襯墊，且第二散熱元件連接到第二接合襯墊中的一個第二接合襯墊。填充材料配置在第一晶粒上方且橫向圍繞第二晶粒配置。第一晶粒與第二晶粒藉由第一接合結構和第二接合結構接合。

Description

三維堆疊結構和其製造方法
本發明的實施例是有關於一種三維堆疊結構和其製造方法。
不同器件和元件在晶圓級的三維堆疊（也稱為三維集成）用於高密度集成。三維堆疊有助於製造高密度且長度減小的內連線，以便實現體積減小。
在本公開的一些實施例中，提供一種堆疊結構。堆疊結構包括第一晶粒和第二晶粒。第一晶粒具有第一接合結構，且第一接合結構包括第一接合襯墊和第一散熱元件。第二晶粒具有第二接合結構，且第二接合結構包括第二接合襯墊和第二散熱元件。第二晶粒堆疊在第一晶粒上，且第一接合襯墊與第二接合襯墊接合。第一晶粒與第二晶粒藉由第一接合結構和第二接合結構接合。第一散熱元件連接到第一接合襯墊中的一個第一接合襯墊，且第二散熱元件連接到第二接合襯墊中的一個第二接合襯墊。一個第一接合襯墊和第一散熱元件電性浮置，且一個第二接合襯墊和第二耗散元件電性浮置。
在本公開的一些實施例中，提供一種堆疊結構，堆疊結構包括第一晶粒、堆疊在第一晶粒中的第二晶粒以及填充材料。第一晶粒具有第一接合結構，且第一接合結構包括第一接合襯墊和第一散熱元件。第二晶粒具有第二接合結構，且第二接合結構包括第二接合襯墊和第二散熱元件。第二晶粒位於第一晶粒的接合區中。第一散熱元件連接到第一接合襯墊中的一個第一接合襯墊，且第二散熱元件連接到第二接合襯墊中的一個第二接合襯墊。填充材料配置在第一晶粒上，位於第一晶粒的非接合區中且配置在第二晶粒旁邊。與第一散熱元件連接的一個第一接合襯墊位於非接合區中且位於填充材料下方並且電性浮置，且第一晶粒與第二晶粒藉由第一接合結構和第二接合結構接合。
在本公開的一些實施例中，描述一種用於形成堆疊結構的方法。設置具有第一接合結構和第一金屬化結構的第一晶圓。第一接合結構包括第一散熱元件。將第二晶粒設置於第一晶圓上，且每個第二晶粒具有第二接合結構和第二金屬化結構。第二接合結構包括第二散熱元件。藉由所接合的第一接合結構與第二接合結構將第二晶粒接合到第一晶圓上。第一散熱元件和第二散熱元件電性浮置。填充材料形成在第一晶圓上方且覆蓋第二晶粒。執行切割製程以切斷填充材料和第一晶圓，從而形成堆疊結構。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下描述元件及設置形式的具體實例以簡化本公開。當然，這些僅為實例且非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下方（below）”、“下部的（lower）”、“之上（above）”、“上部的（upper）”等空間相對性用語來描述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
應瞭解，本公開的以下實施例提供可實施於多種具體背景中的可適用概念。本文中所論述的具體實施例僅僅是說明性的，且涉及三維（three-dimensional, 3D）集成結構或裝配件，且不限制本公開的範圍。本公開的實施例描述3D堆疊結構的示範性製程和由此製造的3D堆疊結構。本公開的某些實施例涉及形成有晶圓接合結構以及堆疊晶圓和/或晶粒的3D堆疊結構。其它實施例涉及包括具有其它電連接元件的鈍化後內連線（post-passivation interconnect, PPI）結構或插入件的3D集成結構或裝配件，所述3D集成結構或裝配件包括晶圓到晶圓裝配結構、晶粒到晶圓裝配結構、層疊式封裝裝配結構、晶粒到晶粒裝配結構以及晶粒到基材裝配結構。晶圓或晶粒可包括塊狀半導體基材或絕緣體上矽/鍺基材上的一種或多種類型的積體電路或電組件。實施例意圖提供進一步的解釋，但不用於限制本公開的範圍。
圖1示出根據本公開的一些實施例的示範性3D堆疊結構的橫截面視圖。在圖1中，3D堆疊結構10至少包括第一晶粒12、第二晶粒14以及在第二晶粒14旁邊且在第一晶粒12上的填充材料16。在一些實施例中，第一晶粒12包括第一半導體基材122、形成於第一半導體基材122上方的第一金屬化結構124以及形成於第一金屬化結構124上的第一接合結構126。在一些實施例中，第二晶粒14包括第二半導體基材142、形成於第二半導體基材142上方的第二金屬化結構144以及形成於第二金屬化結構144上的第二接合結構146。第一晶粒12與第二晶粒14面對面堆疊，其中第一接合結構126與對應第二接合結構146連接。第一晶粒12與第二晶粒14混合接合，因此獲得混合接合介面BS（由圖1中的虛線表示）。在一些實施例中，第一晶粒12包括形成於第一半導體基材122中的半導體器件120。在一些實施例中，第二晶粒14包括形成於第二半導體基材142中的半導體器件140。舉例來說，半導體器件120與半導體器件140藉由第一金屬化結構124和第二金屬化結構144以及第一接合結構126和第二接合結構146電連接。
在某些實施例中，如圖1中所繪示，3D堆疊結構10更包括配置在第二晶粒14和填充材料16上的重佈線層（redistribution layer, RDL）18和位於RDL 18上的導電端子20。舉例來說，導電端子20可藉由第二金屬化結構144、穿透半導體基材142的至少一個基材穿孔（through substrate via, TSV）145以及RDL 18與半導體器件140電連接。另外，導電端子20可藉由第一金屬化結構124和第二金屬化結構144、第一接合結構126和第二接合結構146、TSV 145以及RDL 18與半導體器件120電連接。也就是說，半導體器件120或半導體器件140藉由不同電連接路徑與導電端子電連接。在一些實施例中，3D堆疊結構10在第一接合結構126和第二接合結構146中包括散熱元件HDE以用於更好地熱耗散。散熱元件HDE不充當電連接元件並且不是3D堆疊結構10的電連接路徑的一部分。
圖2A到圖2C示出繪示根據本公開的一些實施例的用於形成3D堆疊結構的製造方法的各種階段的橫截面視圖。在圖2A中，在一些實施例中，設置第一晶圓100，且第一晶圓100包括形成於第一半導體基材102中的第一金屬化結構104和在半導體基材102和第一金屬化結構104上方的第一接合結構106。在一些實施例中，第一晶圓100是由矽（如矽塊狀晶圓）或其它半導體材料（如III-V半導體材料）製成的半導體晶圓。在一些實施例中，在切割或單體化（在圖2A中將兩個晶粒單元繪示成具有切割道SL）之前，第一晶圓100可被視為具有多個第一晶粒100A。應理解，第一晶粒100A的數量僅僅是示範性的，且第一晶粒100A可以是相同類型的晶粒或具有相同功能的晶粒。在某些實施例中，半導體器件101可在前段（front-end-of-line, FEOL）製程期間形成在第一晶圓100的半導體基材102中。在某些實施例中，半導體器件是電晶體、記憶體或功率器件，或其它器件，如電容器、電阻器、二極體、光電二極體、感測器或熔絲。在示範性實施例中，半導體器件中的一些可與第一金屬化結構104電連接。
如圖2A中所繪示，在某些實施例中，第一金屬化結構104嵌入形成於半導體基材102上的絕緣層103內。在一些實施例中，絕緣層103包括一個或多個低k介電層。在一些實施例中，絕緣層103的材料包括氧化矽、旋塗式介電材料、低k介電材料或其組合。在一些實施例中，第一金屬化結構104包括內連線結構的多個金屬化層，包括互連金屬線、通孔以及接觸襯墊。在一個實施例中，第一金屬化結構104的最頂部金屬化層包括頂部金屬圖案1041和頂部金屬線1043。在某些實施例中，金屬化結構104的材料包括鋁（aluminum, Al）、鋁合金、銅（copper, Cu）、銅合金、鈦（titanium, Ti）、鎢（tungsten, W）或其組合。在示範性實施例中，半導體器件101與金屬化結構104電連接，且半導體器件101中的一些藉由金屬化結構104電互連。在一些實施例中，第一金屬化結構104將半導體器件101與上述接合結構106電連接。本文中所繪示的第一金屬化結構104僅出於說明性目的，且金屬化結構104可包括其它配置且可包括一個或多個穿孔和/或鑲嵌結構。
如圖2A中所繪示，在一些實施例中，第一接合結構106形成在絕緣層103和第一金屬化結構104上方。在示範性實施例中，第一接合結構106充當混合接合結構。第一接合結構106包括介電材料1062、嵌入介電材料1062中的接觸襯墊1063以及穿透介電材料1062的接合襯墊通孔1064。在一些實施例中，散熱元件1065包括在第一接合結構106中。在一個實施例中，散熱元件1065位於頂部金屬線1043上且穿透介電材料1062。在一些實施例中，散熱元件1065位於第一晶圓100的非接合區NR內，而接合襯墊通孔1064和接觸襯墊1063位於第一晶圓100的接合區BR內。舉例來說，接觸襯墊1063是輸入/輸出（input/output, I/O）襯墊或鋁襯墊。在示範性實施例中，接合襯墊通孔1064和散熱元件1065由相同製程形成且由相同金屬材料製成。舉例來說，金屬材料包括銅（Cu）、銅合金、鋁（Al）、鋁合金、鈦（Ti）、鎳（nickel, Ni）或其組合。在一些實施例中，散熱元件1065可由導熱材料製成，所述導熱材料具有等於或大於銅金屬（例如約385.0 W/m K）的導熱率。
在一些實施例中，第一接合結構106更包括覆蓋介電材料1062的第一接合膜1066和嵌入接合膜1066中的第一接合襯墊1068，且第一接合襯墊1068的頂部表面從第一接合膜1066暴露以實現混合接合。在一個實施例中，接合襯墊通孔1064位於接合襯墊1068下方且與接合襯墊1068連接。接合襯墊通孔1064與第一金屬化結構104電連接且與半導體基材102中的半導體器件101電連接。另外，在一個實施例中，散熱元件1065位於接合襯墊1068下方且與接合襯墊1068連接。散熱元件1065可與第一金屬化結構104連接，但不與半導體基材102中的半導體器件101電連接且與所述半導體器件101電絕緣。接合襯墊1068位於第一晶圓100的接合區BR和非接合區NR中。在一些實施例中，第一接合膜1066的材料包括氧化矽、氮化矽、未摻雜的矽酸鹽玻璃材料或其組合。在示範性實施例中，接合襯墊1068由金屬材料製成，所述金屬材料如銅（Cu）、銅合金、鋁（Al）、鋁合金、鎳（Ni）、焊料材料或其組合。
在圖2B中，在一些實施例中，設置第二晶粒200且將第二晶粒200堆疊於第一晶圓100上。舉例來說，第二晶粒200並排配置在第一晶圓100的頂部表面上，且第二晶粒200放置在第一晶圓100的接合區BR內。在某些實施例中，每個第二晶粒200包括形成於第二半導體基材202中的第二金屬化結構204和在第二半導體基材202下方的第二金屬化結構204上的第二接合結構206。在一些實施例中，第二晶粒200由類似於第一晶圓100的半導體晶圓所製造。在一些實施例中，第二晶粒200由與第一晶圓100不同類型的半導體晶圓所製造。
在某些實施例中，第二晶粒200中的每一個包括形成於半導體基材202中的半導體器件201和隔離結構（未繪示）。如圖2B中所繪示，第二晶粒200的面積或尺寸小於第一晶圓100的第一晶粒100A中的任一個的面積或尺寸。應理解，第二晶粒200的數量僅僅是示範性的，且第二晶粒200可以是與第一晶粒100A不同類型的晶粒。在替代實施例中，第二晶粒200可以是與第一晶粒100A相同類型的晶粒，但第二晶粒的跨度（或尺寸）與第一晶粒100A的跨度不同。在示範性實施例中，半導體器件201中的一些可與第二金屬化結構204電連接。
在一些實施例中，第一晶粒100A與第二晶粒200具有不同功能。在一些實施例中，第一晶粒100A與第二晶粒200具有相同功能但具有不同尺寸。在一些實施例中，第一晶粒100A或第二晶粒200包括記憶體晶片，如高頻寬記憶體晶片、動態隨機存取記憶體（dynamic random access memory, DRAM）晶片或靜態隨機存取記憶體（static random access memory, SRAM）晶片。在一些替代實施例中，第一晶粒100A或第二晶粒200包括專用積體電路（application-specific integrated circuit, ASIC）晶片、類比晶片、感測器晶片、無線應用晶片（如藍牙晶片和射頻晶片）或電壓調節器晶片。
如圖2B中所繪示，在某些實施例中，嵌入絕緣層203中的第二金屬化結構204可包括類似於第一晶圓100的第一晶粒100A中的第一金屬化結構104的配置。另外，第二金屬化結構204更包括穿透半導體基材202且延伸到絕緣層203中的基材穿孔（TSV）2045。在一個實施例中，TSV 2045的一端從半導體基材202暴露，而TSV 2045的另一端接觸金屬化結構204的金屬線。在一個實施例中，TSV 2045具有傾斜側壁且具有斜截錐的形狀(shape of a truncated cone)。在一個實施例中，TSV 2045具有實質上豎直的側壁和圓柱體的形狀。在某些實施例中，第二金屬化結構204的材料與第一金屬化結構104的材料相同。在某些實施例中，第二金屬化結構204的材料與第一金屬化結構104的材料不同。
參看圖2B，在示範性實施例中，第二接合結構206形成在絕緣層203上，且金屬化結構204充當第二晶粒200的混合接合結構。第二接合結構206包括介電材料2062、嵌入介電材料2062中的接觸襯墊2063以及穿透介電材料2062的接合襯墊通孔2064。在一些實施例中，一個或多個散熱元件2065包括在第二接合結構206中。第二接合結構206還包括覆蓋介電材料2062的第二接合膜2066和嵌入接合膜2066中的第二接合襯墊2068，且接合襯墊2068的頂部表面從第二接合膜2066暴露以實現混合接合。在一個實施例中，散熱元件2065位於接觸襯墊2063與接合襯墊2068之間。在某些實施例中，接合襯墊2068由金屬材料製成，所述金屬材料如銅（Cu）、銅合金、鋁（Al）、鋁合金、鎳（Ni）、焊料材料或其組合。在示範性實施例中，接合襯墊通孔2064和散熱元件2065由相同製程形成且由相同金屬材料製成。舉例來說，金屬材料包括Cu、銅合金、鋁（Al）、鋁合金、鈦（Ti）、鎳（Ni）或其組合。在一些實施例中，第二接合膜2066的材料包括氧化矽、氮化矽、未摻雜的矽酸鹽玻璃材料或其組合。在一個實施例中，第二接合膜2066的材料與第一接合膜1066的材料相同。在一個實施例中，第二接合膜2066的材料與第一接合膜1066的材料不同。在一些實施例中，散熱元件2065可由導熱材料製成，所述導熱材料具有等於或大於銅金屬（例如385.0 W/m K）的導熱率。接合襯墊通孔2064與第二金屬化結構204電連接且與半導體基材202中的半導體器件201電連接。散熱元件2065可與第二金屬化結構204電連接，但不與半導體基材202中的半導體器件201電連接。
在放置第二晶粒200期間，第二晶粒200佈置成將第二接合結構206與對應第一接合結構106對準，以使得第二晶粒的接合襯墊2064分別與第一晶圓100的接合襯墊1064實質上豎直對準。在一些實施例中，一旦將第二晶粒200放置在第一晶圓100上，第二晶粒200的第二接合膜2066就接觸第一晶圓的第一接合膜1066，且第二接合襯墊2068直接接觸第一晶圓100的第一接合襯墊1068。
隨後，在一些實施例中，如圖2C中所繪示，執行接合製程以使第一接合結構106與第二接合結構206彼此接合，以便將第二晶粒200與第一晶圓100的第一晶粒100A接合。在一些實施例中，接合製程是混合接合製程。在一個實施例中，在應用混合接合技術期間，執行在約100℃到約200℃的溫度下的低溫加熱製程以將第一接合膜1066與第二接合膜2066加熱並接合，且在約200℃到約300℃的溫度下執行高溫加熱製程以使第一接合襯墊1068與第二接合襯墊2068彼此接合。在一些實施例中，藉由混合接合將第二晶粒200混合接合到第一晶圓100以形成晶圓上晶粒堆疊結構（die-stacked-on-wafer structure）。
在一些實施例中，在圖2C中，填充材料220形成在晶圓上晶粒堆疊結構上方，從而專門填充第一晶圓100上的第二晶粒200之間的間隙，以形成重建構晶圓結構280。在一些實施例中，填充材料220至少橫向地覆蓋安裝在第一晶圓100上的第二晶粒200的側壁。在一些實施例中，填充材料220覆蓋第一晶圓100的頂側，填充第二晶粒200之間的間隙並且環繞第二晶粒200的側壁。在一些實施例中，填充材料220是絕緣層。在一個實施例中，填充材料220藉由化學氣相沉積（chemical vapor deposition, CVD）、旋轉塗布或模塑形成。任選地，執行研磨製程或拋光製程（如化學機械拋光製程）以平面化填充材料，從而與第二晶粒200的背側齊平。在一些實施例中，填充材料220的材料包括氧化矽（silicon oxide, SiOx）、氮化矽或含矽樹脂。由於填充材料220直接形成在第一晶圓100上，因此填充材料220主要位於非接合區NR中且與位於非接合區NR中的第一接合襯墊1068的頂部表面直接接觸。在一個實施例中，位於非接合區NR中的第一接合襯墊1068中的一些或全部是電性浮置的襯墊。在一些實施例中，如圖2C中所繪示，散熱元件1065與位於非接合區NR中的第一接合襯墊1068連接並且位於填充材料220正下方。散熱元件1065不與第一晶粒100A（第一晶圓100）中的半導體器件101電連接，且散熱元件1065是電性浮置元件。
在圖2C中，在一些實施例中，重佈線層（RDL）240形成在重建構晶圓結構280上方並且形成在填充材料220和第二晶粒200上。重佈線層（RDL）240至少藉由第二晶粒200的TSV 2045電連接到第二晶粒200。在一些實施例中，RDL 240包括嵌入介電材料層241中的重佈線圖案242。重佈線圖案的配置不受本公開限制，而介電材料層可包括多於一個介電材料層。舉例來說，重佈線圖案242包括佈線圖案和襯墊。在某些實施例中，介電材料層241暴露下伏重佈線圖案242中的一些，且導電端子250形成在所暴露圖案242上。在一些實施例中，導電端子250包括金屬導柱251和凸塊252。在一些實施例中，介電材料層241的材料包括氧化矽、氮化矽、低k介電材料、苯並環丁烯（benzocyclobutene, BCB）、環氧樹脂、聚醯亞胺（polyimide, PI）或聚苯並惡唑（polybenzoxazole, PBO）。在一些實施例中，金屬導柱251的材料包括銅或銅合金，且凸塊252的材料包括焊料。在一個實施例中，金屬導柱251和位於金屬導柱251上的凸塊252構成微凸塊。在一些實施例中，導電端子250包括銅柱凸塊。
稍後，在一些實施例中，執行單體化製程以沿切割道SL將重建構晶圓結構280切割成單獨的3D堆疊結構。在示範性實施例中，這些所獲得的3D堆疊結構類似於圖1中所描述的3D堆疊結構10。在一些實施例中，單體化製程包括晶圓切割製程或鋸切製程。在單體化之後，單體化3D堆疊結構至少包括第一晶粒100A、第二晶粒200以及環繞第二晶粒200的填充材料220。在一些實施例中，藉由金屬化結構和混合接合結構，建立電連接路徑。
雖然將方法的步驟示出且描述為一系列動作或事件，但將瞭解，不應以限制意義來解釋這類動作或事件所示出的次序。另外，並非需要全部所示出製程或步驟來實施本公開的一個或多個實施例。
圖3示出根據本公開的一些實施例的示範性3D堆疊結構的橫截面視圖。根據實施例，可用相同附圖標記來標注相同或類似元件，且本文中出於簡化起見將不重複相同或類似元件的細節和描述。
在圖3中，3D堆疊結構30至少包括第一晶粒12、第二晶粒14以及橫向包圍第二晶粒14且位於第一晶粒12上的填充材料16。類似地，第一晶粒12包括第一接合結構126，且第二晶粒14包括第二接合結構146。第一晶粒12與第二晶粒14藉由與對應第二接合結構146連接的第一接合結構126面對面混合接合。在某些實施例中，3D堆疊結構30包括配置在第二晶粒14和填充材料16上的重佈線層（RDL）18以及位於RDL 18上的導電端子20。在一些實施例中，3D堆疊結構30包括嵌入第一晶粒12的第一接合結構126中且連接到第一接合結構126的接合襯墊1268的散熱元件305和散熱元件306以及嵌入第二晶粒14的第二接合結構146中且連接到第二接合結構146的接合襯墊1468的一個或多個散熱元件307（僅繪示一個散熱元件307）。散熱元件305、散熱元件306、散熱元件307改善3D堆疊結構30的散熱，尤其增強了接合結構的介電材料的散熱能力。散熱元件305、散熱元件306、散熱元件307不與第一晶粒12和第二晶粒14中的半導體器件電連接。舉例來說，散熱元件305位於接合襯墊1268與第一金屬化結構124之間並且位於填充材料16下方。由於位於填充材料16下方的接合襯墊1268電性浮置（即，電性浮置襯墊），因此與接合襯墊1268連接的散熱元件305電性浮置。在實施例中，散熱元件306（僅繪示一個散熱元件306）位於接合襯墊1268與第一金屬化結構124之間並且位於第二晶粒14下方（在接合區內）。在一個實施例中，接合襯墊1468、接合襯墊1268是電性浮置襯墊，且與接合襯墊1268、接合襯墊1468連接的散熱元件306電性浮置。另外，散熱元件307位於接合襯墊1468與接觸襯墊1463之間以及接合襯墊1268與第二金屬化結構144之間。接合襯墊1468、接合襯墊1268是電性浮置襯墊，且與接合襯墊1268、接合襯墊1468連接的散熱元件307電性浮置。散熱元件主要用於增強散熱，且不充當電連接部分（即，不是3D堆疊結構的電連接路徑的部分）。這意味著散熱元件與3D堆疊結構內的半導體器件/晶粒電隔離。
圖4到圖6示出根據本公開的各種實施例的示範性3D堆疊結構的部分的示意性橫截面視圖。在以下圖式中，為了描述而放大3D堆疊結構的第一晶粒和第二晶粒的接合部分。
參看圖4，在一些實施例中，3D堆疊結構40包括嵌入第一接合結構126中且連接到第一晶粒12的第一接合結構126的接合襯墊1268的散熱元件405和散熱元件406以及嵌入第二晶粒14的第二接合結構146中且連接到第二接合結構146的接合襯墊1468的散熱元件407。舉例來說，散熱元件405位於接合襯墊1268與接觸襯墊1263之間並且位於填充材料16下方，而散熱元件406位於接合襯墊1268與接觸襯墊1263之間並且位於第二晶粒14下方（在接合區內）。另外，散熱元件407位於接合襯墊1468與接觸襯墊1463之間。散熱元件405、散熱元件406、散熱元件407電性浮置並且不充當用於將晶粒12與晶粒14電連接的電連接部分。第一接合結構126和第二接合結構146中的接合襯墊通孔1264、接合襯墊通孔1464分別位於接觸襯墊1263、接觸襯墊1463與接合襯墊1268、接合襯墊1468之間，從而將第一金屬化結構124與第二金屬化結構144電連接。如同用於將第一晶粒與第二晶粒電連接的接合襯墊通孔1264、接合襯墊通孔1464，即使連接到第一金屬化結構124和第二金屬化結構144，接合襯墊通孔1265、接合襯墊通孔1465也充當電連接部分。在一些實施例中，相對於接合介面BS（由虛線表示），接合襯墊1268、接合襯墊1468以對稱形式佈置，而散熱元件405、散熱元件406、散熱元件407以交錯形式佈置。散熱元件405、散熱元件406、散熱元件407改善3D堆疊結構40的散熱能力，尤其增強了接合結構的介電材料的散熱能力。
參看圖5，在一些實施例中，3D堆疊結構50包括類似於圖4中所描述的散熱元件405、散熱元件406、散熱元件407的散熱元件505、散熱元件506以及散熱元件507。3D堆疊結構50更包括散熱元件508和散熱元件509。舉例來說，散熱元件508連接到分別穿透第一接合結構126/第二接合結構146以到達第一金屬化結構124/第二金屬化結構144的一對所接合的接合襯墊1268、接合襯墊1468。與用於將第一金屬化結構124與第二金屬化結構144實體連接且電連接的第一接合結構126和第二接合結構146中的接合襯墊通孔1265、接合襯墊通孔1465相比，散熱元件508連接到第一金屬化結構124和第二金屬化結構144的浮置部分124a、浮置部分144a並且不充當電連接部分。也就是說，散熱元件508電性浮置。另外，3D堆疊結構50包括一個或多個散熱元件509（僅繪示一個散熱元件509），所述散熱元件509位於接合襯墊1268與第一金屬化結構124之間並且位於填充材料16下方（在接合區外部）。散熱元件509和所連接的接合襯墊1268電性浮置。散熱元件505、散熱元件506、散熱元件507、散熱元件508以及散熱元件509改善3D堆疊結構50的散熱，尤其增強了接合結構的介電材料的散熱。
參看圖6，在一些實施例中，3D堆疊結構60包括嵌入第一接合結構126中且連接到第一晶粒12的第一接合結構126的接合襯墊1268的散熱元件605和散熱元件606以及嵌入第二晶粒14的第二接合結構146中且連接到第二接合結構146的接合襯墊1468的散熱元件607。3D堆疊結構50與3D堆疊結構60之間的主要結構差異在於，對於3D堆疊結構60，接合襯墊1268不以一對一方式對應於接合襯墊1468。在一些實施例中，散熱元件607連接到與第一接合結構126的介電材料1262直接接觸的接合襯墊1468。也就是說，對應於與散熱元件607連接的接合襯墊1468的位置，在第一接合結構126中不存在同與散熱元件607連接的接合襯墊1468對應的匹配接合襯墊。在一些實施例中，散熱元件606（僅繪示一個散熱元件606）連接到與第二接合結構146的介電材料1462直接接觸的接合襯墊1268。在一些實施例中，相對於接合介面BS（由虛線表示），接合襯墊1268、接合襯墊1468不以對稱形式佈置，而散熱元件405、散熱元件406、散熱元件407以交錯形式佈置。接合襯墊的這種不對稱設計可產生較少接合襯墊，且佈局設計可更靈活。位於接合襯墊與接觸襯墊之間的散熱元件605、散熱元件606、散熱元件607改善3D堆疊結構60的散熱，尤其增強了接合結構的介電材料的散熱。
在示範性實施例中，藉由散熱元件的形成和佈置，實現更好的熱耗散並且提高生產產量和可靠度。
在本公開的一些實施例中，提供一種堆疊結構。堆疊結構包括第一晶粒和第二晶粒。第一晶粒具有第一接合結構，且第一接合結構包括第一接合襯墊和第一散熱元件。第二晶粒具有第二接合結構，且第二接合結構包括第二接合襯墊和第二散熱元件。第二晶粒堆疊在第一晶粒上，且第一接合襯墊與第二接合襯墊接合。第一晶粒與第二晶粒藉由第一接合結構和第二接合結構接合。第一散熱元件連接到第一接合襯墊中的一個第一接合襯墊，且第二散熱元件連接到第二接合襯墊中的一個第二接合襯墊。一個第一接合襯墊和第一散熱元件電性浮置，且一個第二接合襯墊和第二耗散元件電性浮置。在一些實施例中，堆疊結構更包括填充材料，所述填充材料配置在所述第一晶粒上且配置在所述第二晶粒旁邊，其中與所述第一散熱元件連接的所述一個第一接合襯墊接觸所述填充材料。在一些實施例中，與所述第一散熱元件連接的所述一個第一接合襯墊接觸與所述第二散熱元件連接的所述一個第二接合襯墊。在一些實施例中，所述第一晶粒包括第一金屬化結構，且所述第二晶粒包括第二金屬化結構，且所述第一散熱元件和所述第二散熱元件分別接觸所述第一金屬化結構和所述第二金屬化結構。在一些實施例中，與所述第一散熱元件連接的所述一個第一接合襯墊接觸不與所述第二散熱元件連接的一個第二接合襯墊。在一些實施例中，與所述第二散熱元件連接的所述一個第二接合襯墊接觸不與所述第一散熱元件連接的一個第一接合襯墊。在一些實施例中，所述第一接合結構包括第一接合膜，所述第二接合結構包括第二接合膜，且混合接合介面位於所述第一接合膜和所述第二接合膜與所述第一接合襯墊和所述第二接合襯墊之間。在一些實施例中，所述第一接合結構包括與所述第一接合襯墊中的一個第一接合襯墊連接的第一接合襯墊通孔，所述第二接合結構包括與所述第二接合襯墊中的一個第二接合襯墊連接的第二接合襯墊通孔，與所述第一接合襯墊通孔連接的所述一個第一接合襯墊接觸與所述第二接合襯墊通孔連接的所述一個第二接合襯墊，且所述第一晶粒與所述第二晶粒藉由所述第一接合襯墊通孔和所述第二接合襯墊通孔電連接。
在本公開的一些實施例中，提供一種堆疊結構，堆疊結構包括第一晶粒、堆疊在第一晶粒中的第二晶粒以及填充材料。第一晶粒具有第一接合結構，且第一接合結構包括第一接合襯墊和第一散熱元件。第二晶粒具有第二接合結構，且第二接合結構包括第二接合襯墊和第二散熱元件。第二晶粒位於第一晶粒的接合區中。第一散熱元件連接到第一接合襯墊中的一個第一接合襯墊，且第二散熱元件連接到第二接合襯墊中的一個第二接合襯墊。填充材料配置在第一晶粒上，位於第一晶粒的非接合區中且配置在第二晶粒旁邊。與第一散熱元件連接的一個第一接合襯墊位於非接合區中且位於填充材料下方並且電性浮置，且第一晶粒與第二晶粒藉由第一接合結構和第二接合結構接合。在一些實施例中，所述第一接合結構包括位於所述接合區中的第三散熱元件，且所述第三散熱元件連接到所述第一接合襯墊中的一個第一接合襯墊。在一些實施例中，與所述第三散熱元件連接的所述一個第一接合襯墊同與所述第二散熱元件連接的所述一個第二接合襯墊接觸。在一些實施例中，所述第一晶粒更包括第一金屬化結構，且所述第三散熱元件延伸穿過所述第一接合結構以到達所述第一金屬化結構。在一些實施例中，所述第一接合襯墊與所述第二接合襯墊接合。在一些實施例中，所述第一接合襯墊中的一些與所述填充材料接觸。在一些實施例中，與所述第一散熱元件連接的所述一個第一接合襯墊與所述填充材料接觸。在一些實施例中，所述第一晶粒更包括第一金屬化結構，且所述第一散熱元件延伸穿過所述第一接合結構以到達所述第一金屬化結構。
在本公開的一些實施例中，描述一種用於形成堆疊結構的方法。設置具有第一接合結構和第一金屬化結構的第一晶圓。第一接合結構包括第一散熱元件。將第二晶粒設置於第一晶圓上，且每個第二晶粒具有第二接合結構和第二金屬化結構。第二接合結構包括第二散熱元件。藉由所接合的第一接合結構與第二接合結構將第二晶粒接合到第一晶圓上。第一散熱元件和第二散熱元件電性浮置。填充材料形成在第一晶圓上方且覆蓋第二晶粒。執行切割製程以切斷填充材料和第一晶圓，從而形成堆疊結構。在一些實施例中，所述的形成堆疊結構的方法更包括：執行模塑製程以橫向纏繞所述第一晶圓上的所述第二晶粒。在一些實施例中，執行所述切割製程包括：在不切斷所述第二晶粒的情況下切斷所述填充材料和所述第一晶圓，以將所述堆疊結構分開。在一些實施例中，所述的形成堆疊結構的方法更包括：在所述第二晶粒和所述填充材料上形成重佈線層。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
10、30、40、50、60:3D堆疊結構 12、100A:第一晶粒 14、200:第二晶粒 16、220:填充材料 18、240:重佈線層 20、250:導電端子 100:第一晶圓 101、140、201:半導體器件 102、122:第一半導體基材 103、203:絕緣層 104、124:第一金屬化結構 106、126:第一接合結構 120:半導體器件 124a、144a:浮置部分 142、202:第二半導體基材 144、204:第二金屬化結構 145、2045:基材穿孔 146、206:第二接合結構 241:介電材料層 242:重佈線圖案 251:金屬導柱 252:凸塊 280:重建構晶圓結構 305、306、307、405、406、407、505、506、507、508、509、605、606、607、1065、2065、HDE:散熱元件 1041:頂部金屬圖案 1043:頂部金屬線 1062、1262、1462、2062:介電材料 1063、1263、1463、2063:接觸襯墊 1064、1264、1265、1464、1465、2064:接合襯墊通孔 1066:第一接合膜 1068:第一接合襯墊 1268、1468:接合襯墊 2066:第二接合膜 2068:第二接合襯墊 BR:接合區 BS:混合接合介面 NR:非接合區 SL:切割道
圖1是根據本公開的一些實施例的示範性三維堆疊結構的透視圖。 圖2A到圖2C是繪示根據本公開的一些實施例的用於形成三維堆疊結構的製造方法的各種階段的橫截面視圖。 圖3是根據本公開的一些實施例的示範性三維堆疊結構的透視圖。 圖4示出根據本公開的一些實施例的示範性3D堆疊結構的一部分的橫截面視圖。 圖5示出根據本公開的一些實施例的示範性3D堆疊結構的一部分的橫截面視圖。 圖6示出根據本公開的一些實施例的示範性3D堆疊結構的一部分的橫截面視圖。
10:3D堆疊結構
12:第一晶粒
14:第二晶粒
16:填充材料
18:重佈線層
20:導電端子
120:半導體器件
122:第一半導體基材
124:第一金屬化結構
126:第一接合結構
140:半導體器件
142:第二半導體基材
144:第二金屬化結構
145:基材穿孔
146:第二接合結構
BS:混合接合介面
HDE:散熱元件

Claims (1)

  1. 一種堆疊結構，包括： 第一晶粒，具有第一接合結構，其中所述第一接合結構包括第一接合襯墊和第一散熱元件；以及 第二晶粒，具有第二接合結構，其中所述第二晶粒堆疊在所述第一晶粒上，且所述第二接合結構包括第二接合襯墊和第二散熱元件， 其中所述第一接合襯墊與所述第二接合襯墊接合，所述第一晶粒與所述第二晶粒藉由所述第一接合結構和所述第二接合結構接合，且所述第一散熱元件連接到所述第一接合襯墊中的一個第一接合襯墊，且所述第二散熱元件連接到所述第二接合襯墊中的一個第二接合襯墊，以及 其中所述一個第一接合襯墊和所述第一散熱元件電性浮置，且所述一個第二接合襯墊和所述第二耗散元件電性浮置。
TW109129219A 2019-08-28 2020-08-26 三維堆疊結構和其製造方法 TW202109824A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962892568P 2019-08-28 2019-08-28
US62/892,568 2019-08-28
US16/916,060 US11362069B2 (en) 2019-08-28 2020-06-29 Three-dimensional stacking structure and manufacturing method thereof
US16/916,060 2020-06-29

Publications (1)

Publication Number Publication Date
TW202109824A true TW202109824A (zh) 2021-03-01

Family

ID=74680002

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109129219A TW202109824A (zh) 2019-08-28 2020-08-26 三維堆疊結構和其製造方法

Country Status (3)

Country Link
US (2) US11362069B2 (zh)
CN (1) CN112447684A (zh)
TW (1) TW202109824A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803207B (zh) * 2021-12-07 2023-05-21 南亞科技股份有限公司 具有重分佈結構的半導體元件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049791B1 (en) * 2019-12-26 2021-06-29 Intel Corporation Heat spreading layer integrated within a composite IC die structure and methods of forming the same
KR20210134141A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
JP2022019309A (ja) * 2020-07-17 2022-01-27 ローム株式会社 半導体装置
US20230063261A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11876063B2 (en) * 2021-08-31 2024-01-16 Nanya Technology Corporation Semiconductor package structure and method for preparing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US11081392B2 (en) * 2018-09-28 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Dicing method for stacked semiconductor devices
US11387204B2 (en) * 2020-01-16 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803207B (zh) * 2021-12-07 2023-05-21 南亞科技股份有限公司 具有重分佈結構的半導體元件
US11764178B2 (en) 2021-12-07 2023-09-19 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same

Also Published As

Publication number Publication date
US20220285324A1 (en) 2022-09-08
US20210066255A1 (en) 2021-03-04
CN112447684A (zh) 2021-03-05
US11362069B2 (en) 2022-06-14

Similar Documents

Publication Publication Date Title
TWI714403B (zh) 半導體結構及其製造方法
TW202109824A (zh) 三維堆疊結構和其製造方法
TW202117866A (zh) 半導體封裝
TW201919175A (zh) 晶粒堆疊結構
US11670621B2 (en) Die stack structure
US11587907B2 (en) Package structure
US11862605B2 (en) Integrated circuit package and method of forming same
TW202114111A (zh) 封裝
TW202002224A (zh) 三維積體電路結構
TW202002188A (zh) 三維積體電路結構
US11417629B2 (en) Three-dimensional stacking structure and manufacturing method thereof
US11264362B2 (en) Semiconductor structure and method of fabricating the same
TW202046464A (zh) 積體電路封裝及其形成方法
TW202114081A (zh) 半導體封裝
TW202234586A (zh) 包括封裝密封環的半導體封裝及其形成方法
US20220230996A1 (en) Die stack structure and manufacturing method thereof
US20240021554A1 (en) Integrated circuit package and method of forming thereof
TWI735353B (zh) 積體電路封裝及其製作方法
TW202406084A (zh) 半導體封裝及其形成方法
TW202343707A (zh) 封裝結構
TW202203377A (zh) 半導體元件以及其形成方法
CN112151529A (zh) 半导体封装