CN112447684A - 三维堆叠结构和其制造方法 - Google Patents

三维堆叠结构和其制造方法 Download PDF

Info

Publication number
CN112447684A
CN112447684A CN202010871038.1A CN202010871038A CN112447684A CN 112447684 A CN112447684 A CN 112447684A CN 202010871038 A CN202010871038 A CN 202010871038A CN 112447684 A CN112447684 A CN 112447684A
Authority
CN
China
Prior art keywords
bonding
die
pad
pads
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010871038.1A
Other languages
English (en)
Inventor
陈宪伟
陈洁
陈明发
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112447684A publication Critical patent/CN112447684A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651Function
    • H01L2224/06515Bonding areas having different functions
    • H01L2224/06519Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951Function
    • H01L2224/09515Bonding areas having different functions
    • H01L2224/09517Bonding areas having different functions including bonding areas providing primarily mechanical support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951Function
    • H01L2224/09515Bonding areas having different functions
    • H01L2224/09519Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053Bonding environment
    • H01L2224/80095Temperature settings
    • H01L2224/80096Transient conditions
    • H01L2224/80097Heating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80357Bonding interfaces of the bonding area being flush with the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06524Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586Housing with external bump or bump-like connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06589Thermal management, e.g. cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种堆叠结构,堆叠结构包括第一管芯、堆叠在第一管芯上的第二管芯以及填充材料。第一管芯具有第一接合结构,且第一接合结构包括第一接合衬垫和第一散热元件。第二管芯具有第二接合结构,且第二接合结构包括第二接合衬垫和第二散热元件。第一接合衬垫与第二接合衬垫接合。第一散热元件连接到第一接合衬垫中的一个第一接合衬垫,且第二散热元件连接到第二接合衬垫中的一个第二接合衬垫。填充材料配置在第一管芯上方且横向围绕第二管芯配置。第一管芯与第二管芯通过第一接合结构和第二接合结构接合。

Description

三维堆叠结构和其制造方法
背景技术
不同器件和组件在晶片级的三维堆叠(也称为三维集成)用于高密度集成。三维堆叠有助于制造高密度且长度减小的内连线,以便实现体积减小。
发明内容
在本公开的一些实施例中,提供一种堆叠结构。堆叠结构包括第一管芯和第二管芯。第一管芯具有第一接合结构,且第一接合结构包括第一接合衬垫和第一散热元件。第二管芯具有第二接合结构,且第二接合结构包括第二接合衬垫和第二散热元件。第二管芯堆叠在第一管芯上,且第一接合衬垫与第二接合衬垫接合。第一管芯与第二管芯通过第一接合结构和第二接合结构接合。第一散热元件连接到第一接合衬垫中的一个第一接合衬垫,且第二散热元件连接到第二接合衬垫中的一个第二接合衬垫。一个第一接合衬垫和第一散热元件电性浮置,且一个第二接合衬垫和第二耗散元件电性浮置。
在本公开的一些实施例中,提供一种堆叠结构,堆叠结构包括第一管芯、堆叠在第一管芯中的第二管芯以及填充材料。第一管芯具有第一接合结构,且第一接合结构包括第一接合衬垫和第一散热元件。第二管芯具有第二接合结构,且第二接合结构包括第二接合衬垫和第二散热元件。第二管芯位于第一管芯的接合区中。第一散热元件连接到第一接合衬垫中的一个第一接合衬垫,且第二散热元件连接到第二接合衬垫中的一个第二接合衬垫。填充材料配置在第一管芯上,位于第一管芯的非接合区中且配置在第二管芯旁边。与第一散热元件连接的一个第一接合衬垫位于非接合区中且位于填充材料下方并且电性浮置,且第一管芯与第二管芯通过第一接合结构和第二接合结构接合。
在本公开的一些实施例中,描述一种用于形成堆叠结构的方法。设置具有第一接合结构和第一金属化结构的第一晶片。第一接合结构包括第一散热元件。将第二管芯设置于第一晶片上,且每个第二管芯具有第二接合结构和第二金属化结构。第二接合结构包括第二散热元件。通过所接合的第一接合结构与第二接合结构将第二管芯接合到第一晶片上。第一散热元件和第二散热元件电性浮置。填充材料形成在第一晶片上方且覆盖第二管芯。执行切割工艺以切断填充材料和第一晶片,从而形成堆叠结构。
附图说明
当结合附图阅读以下详细描述时会最好地理解本公开的各个方面。应注意,根据行业中的标准惯例,各种特征并未按比例绘制。实际上,为了论述清楚起见,可以任意地增大或减小各种特征的尺寸。
图1是根据本公开的一些实施例的示范性三维堆叠结构的透视图。
图2A到图2C是绘示根据本公开的一些实施例的用于形成三维堆叠结构的制造方法的各种阶段的横截面视图。
图3是根据本公开的一些实施例的示范性三维堆叠结构的透视图。
图4示出根据本公开的一些实施例的示范性3D堆叠结构的一部分的横截面视图。
图5示出根据本公开的一些实施例的示范性3D堆叠结构的一部分的横截面视图。
图6示出根据本公开的一些实施例的示范性3D堆叠结构的一部分的横截面视图。
附图标号说明
10、30、40、50、60:3D堆叠结构
12、100A:第一管芯
14、200:第二管芯
16、220:填充材料
18、240:重布线层
20、250:导电端子
100:第一晶片
101、140、201:半导体器件
102、122:第一半导体衬底
103、203:绝缘层
104、124:第一金属化结构
106、126:第一接合结构
124a、144a:浮置部分
142、202:第二半导体衬底
144、204:第二金属化结构
145、2045:衬底穿孔
146、206:第二接合结构
241:介电材料层
242:重布线图案
251:金属导柱
252:凸块
280:重建构晶片结构
305、306、307、405、406、407、505、506、507、508、509、605、606、607、1065、2065、HDE:散热元件
1041:顶部金属图案
1043:顶部金属线
1062、1262、1462、2062:介电材料
1063、1263、1463、2063:接触衬垫
1064、1264、1265、1464、1465、2064:接合衬垫通孔
1066:第一接合膜
1068:第一接合衬垫
1268、1468:接合衬垫
2066:第二接合膜
2068:第二接合衬垫
BR:接合区
BS:混合接合界面
NR:非接合区
SL:切割道
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例是为了简化本公开内容。当然,这些具体实例仅为实例,且并不意图为限制性的。举例来说,在以下描述中,在第二特征上方或第二特征上形成第一特征可包括第一特征与第二特征直接接触地形成的实施例,并且还可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可以不直接接触的实施例。另外,本公开可以在各种实例中重复附图标记和/或字母。此重复是出于简单和清楚的目的,且本身并不规定所论述的各种实施例和/或配置之间的关系。
此外,为了易于描述,本文中可使用如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等空间相对术语来描述如图式中所示出的一个元件或特征与另一(些)元件或特征的关系。除图式中所描绘的定向以外,空间相对术语还意图涵盖器件在使用或操作中的不同定向。装置可以按其它方式定向(旋转90度或处于其它定向),且本文中所使用的空间相对描述词可以同样相应地作出解释。
应了解,本公开的以下实施例提供可实施于多种具体背景中的可适用概念。本文中所论述的具体实施例仅仅是说明性的,且涉及三维(three-dimensional,3D)集成结构或装配件,且不限制本公开的范围。本公开的实施例描述3D堆叠结构的示范性制造工艺和由此制造的3D堆叠结构。本公开的某些实施例涉及形成有晶片接合结构以及堆叠晶片和/或管芯的3D堆叠结构。其它实施例涉及包括具有其它电连接组件的钝化后内连线(post-passivation interconnect,PPI)结构或插入件的3D集成结构或装配件,所述3D集成结构或装配件包括晶片到晶片装配结构、管芯到晶片装配结构、层叠式封装装配结构、管芯到管芯装配结构以及管芯到衬底装配结构。晶片或管芯可包括块状半导体衬底或绝缘体上硅/锗衬底上的一种或多种类型的集成电路或电组件。实施例意图提供进一步的解释,但不用于限制本公开的范围。
图1示出根据本公开的一些实施例的示范性3D堆叠结构的横截面视图。在图1中,3D堆叠结构10至少包括第一管芯12、第二管芯14以及在第二管芯14旁边且在第一管芯12上的填充材料16。在一些实施例中,第一管芯12包括第一半导体衬底122、形成于第一半导体衬底122上方的第一金属化结构124以及形成于第一金属化结构124上的第一接合结构126。在一些实施例中,第二管芯14包括第二半导体衬底142、形成于第二半导体衬底142上方的第二金属化结构144以及形成于第二金属化结构144上的第二接合结构146。第一管芯12与第二管芯14面对面堆叠,其中第一接合结构126与对应第二接合结构146连接。第一管芯12与第二管芯14混合接合,因此获得混合接合界面BS(由图1中的点线表示)。在一些实施例中,第一管芯12包括形成于第一半导体衬底122中的半导体器件120。在一些实施例中,第二管芯14包括形成于第二半导体衬底142中的半导体器件140。举例来说,半导体器件120与半导体器件140通过第一金属化结构124和第二金属化结构144以及第一接合结构126和第二接合结构146电连接。
在某些实施例中,如图1中所绘示,3D堆叠结构10更包括配置在第二管芯14和填充材料16上的重布线层(redistribution layer,RDL)18和位于RDL 18上的导电端子20。举例来说,导电端子20可通过第二金属化结构144、穿透半导体衬底142的至少一个衬底穿孔(through substrate via,TSV)145以及RDL 18与半导体器件140电连接。另外,导电端子20可通过第一金属化结构124和第二金属化结构144、第一接合结构126和第二接合结构146、TSV 145以及RDL18与半导体器件120电连接。也就是说,半导体器件120或半导体器件140通过不同电连接路径与导电端子电连接。在一些实施例中,3D堆叠结构10在第一接合结构126和第二接合结构146中包括散热元件HDE以用于更好地热耗散。散热元件HDE不充当电连接组件并且不是3D堆叠结构10的电连接路径的部分。
图2A到图2C示出绘示根据本公开的一些实施例的用于形成3D堆叠结构的制造方法的各种阶段的横截面视图。在图2A中,在一些实施例中,设置第一晶片100,且第一晶片100包括形成于第一半导体衬底102中的第一金属化结构104和在半导体衬底102和第一金属化结构104上方的第一接合结构106。在一些实施例中,第一晶片100是由硅(如硅块状晶片)或其它半导体材料(如III-V半导体材料)制成的半导体晶片。在一些实施例中,在切割或单体化(在图2A中将两个管芯单元绘示成具有切割道SL)之前,第一晶片100可被视为具有多个第一管芯100A。应理解,第一管芯100A的数量仅仅是示范性的,且第一管芯100A可以是相同类型的管芯或具有相同功能的管芯。在某些实施例中,半导体器件101可在前道(front-end-of-line,FEOL)工艺期间形成在第一晶片100的半导体衬底102中。在某些实施例中,半导体器件是晶体管、存储器或功率器件,或其它器件,如电容器、电阻器、二极管、光电二极管、传感器或熔丝。在示范性实施例中,半导体器件中的一些可与第一金属化结构104电连接。
如图2A中所绘示,在某些实施例中,第一金属化结构104嵌入形成于半导体衬底102上的绝缘层103内。在一些实施例中,绝缘层103包括一个或多个低k介电层。在一些实施例中,绝缘层103的材料包括氧化硅、旋涂式介电材料、低k介电材料或其组合。在一些实施例中,第一金属化结构104包括内连线结构的多个金属化层,包括互连金属线、通孔以及接触衬垫。在一个实施例中,第一金属化结构104的最顶部金属化层包括顶部金属图案1041和顶部金属线1043。在某些实施例中,金属化结构104的材料包括铝(aluminum,Al)、铝合金、铜(copper,Cu)、铜合金、钛(titanium,Ti)、钨(tungsten,W)或其组合。在示范性实施例中,半导体器件101与金属化结构104电连接,且半导体器件101中的一些通过金属化结构104电互连。在一些实施例中,第一金属化结构104将半导体器件101与上述接合结构106电连接。本文中所绘示的第一金属化结构104仅出于说明性目的,且金属化结构104可包括其它配置且可包括一个或多个穿孔和/或镶嵌结构。
如图2A中所绘示,在一些实施例中,第一接合结构106形成在绝缘层103和第一金属化结构104上方。在示范性实施例中,第一接合结构106充当混合接合结构。第一接合结构106包括介电材料1062、嵌入介电材料1062中的接触衬垫1063以及穿透介电材料1062的接合衬垫通孔1064。在一些实施例中,散热元件1065包括在第一接合结构106中。在一个实施例中,散热元件1065位于顶部金属线1043上且穿透介电材料1062。在一些实施例中,散热元件1065位于第一晶片100的非接合区NR内,而接合衬垫通孔1064和接触衬垫1063位于第一晶片100的接合区BR内。举例来说,接触衬垫1063是输入/输出(input/output,I/O)衬垫或铝衬垫。在示范性实施例中,接合衬垫通孔1064和散热元件1065由相同工艺形成且由相同金属材料制成。举例来说,金属材料包括Cu、铜合金、铝(Al)、铝合金、钛(Ti)、镍(nickel,Ni)或其组合。在一些实施例中,散热元件1065可由导热材料制成,所述导热材料具有等于或大于铜金属(例如约385.0W/m K)的导热率。
在一些实施例中,第一接合结构106更包括覆盖介电材料1062的第一接合膜1066和嵌入接合膜1066中的第一接合衬垫1068,且第一接合衬垫1068的顶部表面从第一接合膜1066暴露以实现混合接合。在一个实施例中,接合衬垫通孔1064位于接合衬垫1068下方且与接合衬垫1068连接。接合衬垫通孔1064与第一金属化结构104电连接且与半导体衬底102中的半导体器件101电连接。另外,在一个实施例中,散热元件1065位于接合衬垫1068下方且与接合衬垫1068连接。散热元件1065可与第一金属化结构104连接,但不与半导体衬底102中的半导体器件101电连接且与所述半导体器件101电绝缘。接合衬垫1068位于第一晶片100的接合区BR和非接合区NR中。在一些实施例中,第一接合膜1066的材料包括氧化硅、氮化硅、未掺杂的硅酸盐玻璃材料或其组合。在示范性实施例中,接合衬垫1068由金属材料制成,所述金属材料如铜(Cu)、铜合金、铝(Al)、铝合金、镍(Ni)、焊料材料或其组合。
在图2B中,在一些实施例中,设置第二管芯200且将第二管芯200堆叠于第一晶片100上。举例来说,第二管芯200并排配置在第一晶片100的顶部表面上,且第二管芯200放置在第一晶片100的接合区BR内。在某些实施例中,每个第二管芯200包括形成于第二半导体衬底202中的第二金属化结构204和在第二半导体衬底202下方的第二金属化结构204上的第二接合结构206。在一些实施例中,第二管芯200由类似于第一晶片100的半导体晶片制造。在一些实施例中,第二管芯200由与第一晶片100不同类型的半导体晶片制造。
在某些实施例中,第二管芯200中的每一个包括形成于半导体衬底202中的半导体器件201和隔离结构(未绘示)。如图2B中所绘示,第二管芯200的面积或大小小于第一晶片100的第一管芯100A中的任一个的面积或大小。应理解,第二管芯200的数量仅仅是示范性的,且第二管芯200可以是与第一管芯100A不同类型的管芯。在替代实施例中,第二管芯200可以是与第一管芯100A相同类型的管芯,但第二管芯的跨度(或大小)与第一管芯100A的跨度不同。在示范性实施例中,半导体器件201中的一些可与第二金属化结构204电连接。
在一些实施例中,第一管芯100A与第二管芯200具有不同功能。在一些实施例中,第一管芯100A与第二管芯200具有相同功能但具有不同大小。在一些实施例中,第一管芯100A或第二管芯200包括存储器芯片,如高带宽存储器芯片、动态随机存取存储器(dynamicrandom access memory,DRAM)芯片或静态随机存取存储器(static random accessmemory,SRAM)芯片。在一些替代实施例中,第一管芯100A或第二管芯200包括专用集成电路(application-specific integrated circuit,ASIC)芯片、模拟芯片、传感器芯片、无线应用芯片(如蓝牙芯片和射频芯片)或电压调节器芯片。
如图2B中所绘示,在某些实施例中,嵌入绝缘层203中的第二金属化结构204可包括类似于第一晶片100的第一管芯100A中的第一金属化结构104的配置。另外,第二金属化结构204更包括穿透半导体衬底202且延伸到绝缘层203中的衬底穿孔(TSV)2045。在一个实施例中,TSV 2045的一端从半导体衬底202暴露,而TSV 2045的另一端接触金属化结构204的金属线。在一个实施例中,TSV 2045具有倾斜侧壁且具有斜截锥的形状。在一个实施例中,TSV 2045具有实质上竖直的侧壁和圆柱体的形状。在某些实施例中,第二金属化结构204的材料与第一金属化结构104的材料相同。在某些实施例中,第二金属化结构204的材料与第一金属化结构104的材料不同。
参看图2B,在示范性实施例中,第二接合结构206形成在绝缘层203上,且金属化结构204充当第二管芯200的混合接合结构。第二接合结构206包括介电材料2062、嵌入介电材料2062中的接触衬垫2063以及穿透介电材料2062的接合衬垫通孔2064。在一些实施例中,一个或多个散热元件2065包括在第二接合结构206中。第二接合结构206还包括覆盖介电材料2062的第二接合膜2066和嵌入接合膜2066中的第二接合衬垫2068,且接合衬垫2068的顶部表面从第二接合膜2066暴露以实现混合接合。在一个实施例中,散热元件2065位于接触衬垫2063与接合衬垫2068之间。在某些实施例中,接合衬垫2068由金属材料制成,所述金属材料如铜(Cu)、铜合金、铝(Al)、铝合金、镍(Ni)、焊料材料或其组合。在示范性实施例中,接合衬垫通孔2064和散热元件2065由相同工艺形成且由相同金属材料制成。举例来说,金属材料包括Cu、铜合金、铝(Al)、铝合金、钛(Ti)、镍(Ni)或其组合。在一些实施例中,第二接合膜2066的材料包括氧化硅、氮化硅、未掺杂的硅酸盐玻璃材料或其组合。在一个实施例中,第二接合膜2066的材料与第一接合膜1066的材料相同。在一个实施例中,第二接合膜2066的材料与第一接合膜1066的材料不同。在一些实施例中,散热元件2065可由导热材料制成,所述导热材料具有等于或大于铜金属(例如385.0W/m K)的导热率。接合衬垫通孔2064与第二金属化结构204电连接且与半导体衬底202中的半导体器件201电连接。散热元件2065可与第二金属化结构204电连接,但不与半导体衬底202中的半导体器件201电连接。
在放置第二管芯200期间,第二管芯200布置成将第二接合结构206与对应第一接合结构106对准,以使得第二管芯的接合衬垫2064分别与第一晶片100的接合衬垫1064实质上竖直对准。在一些实施例中,一旦将第二管芯200放置在第一晶片100上,第二管芯200的第二接合膜2066就接触第一晶片的第一接合膜1066,且第二接合衬垫2068直接接触第一晶片100的第一接合衬垫1068。
随后,在一些实施例中,如图2C中所绘示,执行接合工艺以使第一接合结构106与第二接合结构206彼此接合,以便将第二管芯200与第一晶片100的第一管芯100A接合。在一些实施例中,接合工艺是混合接合工艺。在一个实施例中,在应用混合接合技术期间,执行在约100℃到约200℃的温度下的低温加热工艺以将第一接合膜1066与第二接合膜2066加热并接合,且在约200℃到约300℃的温度下执行高温加热工艺以使第一接合衬垫1068与第二接合衬垫2068彼此接合。在一些实施例中,通过混合接合将第二管芯200混合接合到第一晶片100以形成晶片上管芯堆叠结构(die-stacked-on-wafer structure)。
在一些实施例中,在图2C中,填充材料220形成在晶片上管芯堆叠结构上方,从而专门填充第一晶片100上的第二管芯200之间的间隙,以形成重建构晶片结构280。在一些实施例中,填充材料220至少横向地覆盖安装在第一晶片100上的第二管芯200的侧壁。在一些实施例中,填充材料220覆盖第一晶片100的顶侧,填充第二管芯200之间的间隙并且环绕第二管芯200的侧壁。在一些实施例中,填充材料220是绝缘层。在一个实施例中,填充材料220通过化学气相沉积(chemical vapor deposition,CVD)、旋转涂布或模塑形成。任选地,执行研磨工艺或抛光工艺(如化学机械抛光工艺)以平面化填充材料,从而与第二管芯200的背侧齐平。在一些实施例中,填充材料220的材料包括氧化硅(silicon oxide,SiOx)、氮化硅或含硅树脂。由于填充材料220直接形成在第一晶片100上,因此填充材料220主要位于非接合区NR中且与位于非接合区NR中的第一接合衬垫1068的顶部表面直接接触。在一个实施例中,位于非接合区NR中的第一接合衬垫1068中的一些或全部是电性浮置的衬垫。在一些实施例中,如图2C中所绘示,散热元件1065与位于非接合区NR中的第一接合衬垫1068连接并且位于填充材料220正下方。散热元件1065不与第一管芯100A(第一晶片100)中的半导体器件101电连接,且散热元件1065是电性浮置元件。
在图2C中,在一些实施例中,重布线层(RDL)240形成在重建构晶片结构280上方并且形成在填充材料220和第二管芯200上。重布线层(RDL)240至少通过第二管芯200的TSV2045电连接到第二管芯200。在一些实施例中,RDL 240包括嵌入介电材料层241中的重布线图案242。重布线图案的配置不受本公开限制,而介电材料层可包括多于一个介电材料层。举例来说,重布线图案242包括布线图案和衬垫。在某些实施例中,介电材料层241暴露下伏重布线图案242中的一些,且导电端子250形成在所暴露图案242上。在一些实施例中,导电端子250包括金属导柱251和凸块252。在一些实施例中,介电材料层241的材料包括氧化硅、氮化硅、低k介电材料、苯并环丁烯(benzocyclobutene,BCB)、环氧树脂、聚酰亚胺(polyimide,PI)或聚苯并恶唑(polybenzoxazole,PBO)。在一些实施例中,金属导柱251的材料包括铜或铜合金,且凸块252的材料包括焊料。在一个实施例中,金属导柱251和位于金属导柱251上的凸块252构成微凸块。在一些实施例中,导电端子250包括铜柱凸块。
稍后,在一些实施例中,执行单体化工艺以沿切割道SL将重建构晶片结构280切割成单独的3D堆叠结构。在示范性实施例中,这些所获得的3D堆叠结构类似于图1中所描述的3D堆叠结构10。在一些实施例中,单体化工艺包括晶片切割工艺或锯切工艺。在单体化之后,单体化3D堆叠结构至少包括第一管芯100A、第二管芯200以及环绕第二管芯200的填充材料220。在一些实施例中,通过金属化结构和混合接合结构,建立电连接路径。
虽然将方法的步骤示出且描述为一系列动作或事件,但将了解,不应以限制意义来解释这类动作或事件的所示出次序。另外,并非需要全部所示出工艺或步骤来实施本公开的一个或多个实施例。
图3示出根据本公开的一些实施例的示范性3D堆叠结构的横截面视图。根据实施例,可用相同附图标记来标注相同或类似元件,且本文中出于简化起见将不重复相同或类似元件的细节和描述。
在图3中,3D堆叠结构30至少包括第一管芯12、第二管芯14以及横向包围第二管芯14且位于第一管芯12上的填充材料16。类似地,第一管芯12包括第一接合结构126,且第二管芯14包括第二接合结构146。第一管芯12与第二管芯14通过与对应第二接合结构146连接的第一接合结构126面对面混合接合。在某些实施例中,3D堆叠结构30包括配置在第二管芯14和填充材料16上的重布线层(RDL)18以及位于RDL 18上的导电端子20。在一些实施例中,3D堆叠结构30包括嵌入第一管芯12的第一接合结构126中且连接到第一接合结构126的接合衬垫1268的散热元件305和散热元件306以及嵌入第二管芯14的第二接合结构146中且连接到第二接合结构146的接合衬垫1468的一个或多个散热元件307(仅绘示一个散热元件307)。散热元件305、散热元件306、散热元件307改善3D堆叠结构30的散热,尤其增强了接合结构的介电材料的散热。散热元件305、散热元件306、散热元件307不与第一管芯12和第二管芯14中的半导体器件电连接。举例来说,散热元件305位于接合衬垫1268与第一金属化结构124之间并且位于填充材料16下方。由于位于填充材料16下方的接合衬垫1268电性浮置(即,电性浮置衬垫),因此与接合衬垫1268连接的散热元件305电性浮置。在实施例中,散热元件306(仅绘示一个散热元件306)位于接合衬垫1268与第一金属化结构124之间并且位于第二管芯14下方(在接合区内)。在一个实施例中,接合衬垫1468、接合衬垫1268是电性浮置衬垫,且与接合衬垫1268、接合衬垫1468连接的散热元件306电性浮置。另外,散热元件307位于接合衬垫1468与接触衬垫1463之间以及接合衬垫1268与第二金属化结构144之间。接合衬垫1468、接合衬垫1268是电性浮置衬垫,且与接合衬垫1268、接合衬垫1468连接的散热元件307电性浮置。散热元件主要用于增强散热,且不充当电连接部分(即,不是3D堆叠结构的电连接路径的部分)。这意味着散热元件与3D堆叠结构内的半导体器件/管芯电隔离。
图4到图6示出根据本公开的各种实施例的示范性3D堆叠结构的部分的示意性横截面视图。在以下图式中,为了描述而放大3D堆叠结构的第一管芯和第二管芯的接合部分。
参看图4,在一些实施例中,3D堆叠结构40包括嵌入第一接合结构126中且连接到第一管芯12的第一接合结构126的接合衬垫1268的散热元件405和散热元件406以及嵌入第二管芯14的第二接合结构146中且连接到第二接合结构146的接合衬垫1468的散热元件407。举例来说,散热元件405位于接合衬垫1268与接触衬垫1263之间并且位于填充材料16下方,而散热元件406位于接合衬垫1268与接触衬垫1263之间并且位于第二管芯14下方(在接合区内)。另外,散热元件407位于接合衬垫1468与接触衬垫1463之间。散热元件405、散热元件406、散热元件407电性浮置并且不充当用于将管芯12与管芯14电连接的电连接部分。第一接合结构126和第二接合结构146中的接合衬垫通孔1264、接合衬垫通孔1464分别位于接触衬垫1263、接触衬垫1463与接合衬垫1268、接合衬垫1468之间,从而将第一金属化结构124与第二金属化结构144电连接。如同用于将第一管芯与第二管芯电连接的接合衬垫通孔1264、接合衬垫通孔1464,即使连接到第一金属化结构124和第二金属化结构144,接合衬垫通孔1265、接合衬垫通孔1465也充当电连接部分。在一些实施例中,相对于接合界面BS(由点线表示),接合衬垫1268、接合衬垫1468以对称形式布置,而散热元件405、散热元件406、散热元件407以交错形式布置。散热元件405、散热元件406、散热元件407改善3D堆叠结构40的散热,尤其增强了接合结构的介电材料的散热。
参看图5,在一些实施例中,3D堆叠结构50包括类似于图4中所描述的散热元件405、散热元件406、散热元件407的散热元件505、散热元件506以及散热元件507。3D堆叠结构50更包括散热元件508和散热元件509。举例来说,散热元件508连接到分别穿透第一接合结构126/第二接合结构146以到达第一金属化结构124/第二金属化结构144的一对所接合的接合衬垫1268、接合衬垫1468。与用于将第一金属化结构124与第二金属化结构144实体连接且电连接的第一接合结构126和第二接合结构146中的接合衬垫通孔1265、接合衬垫通孔1465相比,散热元件508连接到第一金属化结构124和第二金属化结构144的浮置部分124a、浮置部分144a并且不充当电连接部分。也就是说,散热元件508电性浮置。另外,3D堆叠结构50包括一个或多个散热元件509(仅绘示一个散热元件509),所述散热元件509位于接合衬垫1268与第一金属化结构124之间并且位于填充材料16下方(在接合区外部)。散热元件509和所连接的接合衬垫1268电性浮置。散热元件505、散热元件506、散热元件507、散热元件508以及散热元件509改善3D堆叠结构50的散热,尤其增强了接合结构的介电材料的散热。
参看图6,在一些实施例中,3D堆叠结构60包括嵌入第一接合结构126中且连接到第一管芯12的第一接合结构126的接合衬垫1268的散热元件605和散热元件606以及嵌入第二管芯14的第二接合结构146中且连接到第二接合结构146的接合衬垫1468的散热元件607。3D堆叠结构50与3D堆叠结构60之间的主要结构差异在于,对于3D堆叠结构60,接合衬垫1268不以一对一方式对应于接合衬垫1468。在一些实施例中,散热元件607连接到与第一接合结构126的介电材料1262直接接触的接合衬垫1468。也就是说,对应于与散热元件607连接的接合衬垫1468的位置,在第一接合结构126中不存在同与散热元件607连接的接合衬垫1468对应的匹配接合衬垫。在一些实施例中,散热元件606(仅绘示一个散热元件606)连接到与第二接合结构146的介电材料1462直接接触的接合衬垫1268。在一些实施例中,相对于接合界面BS(由点线表示),接合衬垫1268、接合衬垫1468不以对称形式布置,而散热元件405、散热元件406、散热元件407以交错形式布置。接合衬垫的这种不对称设计可产生较少接合衬垫,且布局设计可更灵活。位于接合衬垫与接触衬垫之间的散热元件605、散热元件606、散热元件607改善3D堆叠结构60的散热,尤其增强了接合结构的介电材料的散热。
在示范性实施例中,通过散热元件的形成和布置,实现更好的热耗散并且提高生产产量和可靠度。
在本公开的一些实施例中,提供一种堆叠结构。堆叠结构包括第一管芯和第二管芯。第一管芯具有第一接合结构,且第一接合结构包括第一接合衬垫和第一散热元件。第二管芯具有第二接合结构,且第二接合结构包括第二接合衬垫和第二散热元件。第二管芯堆叠在第一管芯上,且第一接合衬垫与第二接合衬垫接合。第一管芯与第二管芯通过第一接合结构和第二接合结构接合。第一散热元件连接到第一接合衬垫中的一个第一接合衬垫,且第二散热元件连接到第二接合衬垫中的一个第二接合衬垫。一个第一接合衬垫和第一散热元件电性浮置,且一个第二接合衬垫和第二耗散元件电性浮置。在一些实施例中,堆叠结构更包括填充材料,所述填充材料配置在所述第一管芯上且配置在所述第二管芯旁边,其中与所述第一散热元件连接的所述一个第一接合衬垫接触所述填充材料。在一些实施例中,与所述第一散热元件连接的所述一个第一接合衬垫接触与所述第二散热元件连接的所述一个第二接合衬垫。在一些实施例中,所述第一管芯包括第一金属化结构,且所述第二管芯包括第二金属化结构,且所述第一散热元件和所述第二散热元件分别接触所述第一金属化结构和所述第二金属化结构。在一些实施例中,与所述第一散热元件连接的所述一个第一接合衬垫接触不与所述第二散热元件连接的一个第二接合衬垫。在一些实施例中,与所述第二散热元件连接的所述一个第二接合衬垫接触不与所述第一散热元件连接的一个第一接合衬垫。在一些实施例中,所述第一接合结构包括第一接合膜,所述第二接合结构包括第二接合膜,且混合接合界面位于所述第一接合膜和所述第二接合膜与所述第一接合衬垫和所述第二接合衬垫之间。在一些实施例中,所述第一接合结构包括与所述第一接合衬垫中的一个第一接合衬垫连接的第一接合衬垫通孔,所述第二接合结构包括与所述第二接合衬垫中的一个第二接合衬垫连接的第二接合衬垫通孔,与所述第一接合衬垫通孔连接的所述一个第一接合衬垫接触与所述第二接合衬垫通孔连接的所述一个第二接合衬垫,且所述第一管芯与所述第二管芯通过所述第一接合衬垫通孔和所述第二接合衬垫通孔电连接。
在本公开的一些实施例中,提供一种堆叠结构,堆叠结构包括第一管芯、堆叠在第一管芯中的第二管芯以及填充材料。第一管芯具有第一接合结构,且第一接合结构包括第一接合衬垫和第一散热元件。第二管芯具有第二接合结构,且第二接合结构包括第二接合衬垫和第二散热元件。第二管芯位于第一管芯的接合区中。第一散热元件连接到第一接合衬垫中的一个第一接合衬垫,且第二散热元件连接到第二接合衬垫中的一个第二接合衬垫。填充材料配置在第一管芯上,位于第一管芯的非接合区中且配置在第二管芯旁边。与第一散热元件连接的一个第一接合衬垫位于非接合区中且位于填充材料下方并且电性浮置,且第一管芯与第二管芯通过第一接合结构和第二接合结构接合。在一些实施例中,所述第一接合结构包括位于所述接合区中的第三散热元件,且所述第三散热元件连接到所述第一接合衬垫中的一个第一接合衬垫。在一些实施例中,与所述第三散热元件连接的所述一个第一接合衬垫同与所述第二散热元件连接的所述一个第二接合衬垫接触。在一些实施例中,所述第一管芯更包括第一金属化结构,且所述第三散热元件延伸穿过所述第一接合结构以到达所述第一金属化结构。在一些实施例中,所述第一接合衬垫与所述第二接合衬垫接合。在一些实施例中,所述第一接合衬垫中的一些与所述填充材料接触。在一些实施例中,与所述第一散热元件连接的所述一个第一接合衬垫与所述填充材料接触。在一些实施例中,所述第一管芯更包括第一金属化结构,且所述第一散热元件延伸穿过所述第一接合结构以到达所述第一金属化结构。
在本公开的一些实施例中,描述一种用于形成堆叠结构的方法。设置具有第一接合结构和第一金属化结构的第一晶片。第一接合结构包括第一散热元件。将第二管芯设置于第一晶片上,且每个第二管芯具有第二接合结构和第二金属化结构。第二接合结构包括第二散热元件。通过所接合的第一接合结构与第二接合结构将第二管芯接合到第一晶片上。第一散热元件和第二散热元件电性浮置。填充材料形成在第一晶片上方且覆盖第二管芯。执行切割工艺以切断填充材料和第一晶片,从而形成堆叠结构。在一些实施例中,所述的形成堆叠结构的方法更包括:执行模塑工艺以横向缠绕所述第一晶片上的所述第二管芯。在一些实施例中,执行所述切割工艺包括:在不切断所述第二管芯的情况下切断所述填充材料和所述第一晶片,以将所述堆叠结构分开。在一些实施例中,所述的形成堆叠结构的方法更包括:在所述第二管芯和所述填充材料上形成重布线层。
前文概述若干实施例的特征以使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应了解,其可易于将本公开用作设计或修改用于实施本文中所引入实施例的相同目的和/或实现相同优点的其它工艺和结构的基础。本领域的技术人员还应认识到,这类等效构造并不脱离本公开的精神和范围,且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (1)

1.一种堆叠结构,包括:
第一管芯,具有第一接合结构,其中所述第一接合结构包括第一接合衬垫和第一散热元件;以及
第二管芯,具有第二接合结构,其中所述第二管芯堆叠在所述第一管芯上,且所述第二接合结构包括第二接合衬垫和第二散热元件,
其中所述第一接合衬垫与所述第二接合衬垫接合,所述第一管芯与所述第二管芯通过所述第一接合结构和所述第二接合结构接合,且所述第一散热元件连接到所述第一接合衬垫中的一个第一接合衬垫,且所述第二散热元件连接到所述第二接合衬垫中的一个第二接合衬垫,以及
其中所述一个第一接合衬垫和所述第一散热元件电性浮置,且所述一个第二接合衬垫和所述第二耗散元件电性浮置。
CN202010871038.1A 2019-08-28 2020-08-26 三维堆叠结构和其制造方法 Pending CN112447684A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962892568P 2019-08-28 2019-08-28
US62/892,568 2019-08-28
US16/916,060 US11362069B2 (en) 2019-08-28 2020-06-29 Three-dimensional stacking structure and manufacturing method thereof
US16/916,060 2020-06-29

Publications (1)

Publication Number Publication Date
CN112447684A true CN112447684A (zh) 2021-03-05

Family

ID=74680002

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010871038.1A Pending CN112447684A (zh) 2019-08-28 2020-08-26 三维堆叠结构和其制造方法

Country Status (3)

Country Link
US (2) US11362069B2 (zh)
CN (1) CN112447684A (zh)
TW (1) TW202109824A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049791B1 (en) * 2019-12-26 2021-06-29 Intel Corporation Heat spreading layer integrated within a composite IC die structure and methods of forming the same
KR20210134141A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
US11735511B2 (en) * 2020-07-17 2023-08-22 Rohm Co., Ltd. Semiconductor device
US12009296B2 (en) * 2021-08-30 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11876063B2 (en) * 2021-08-31 2024-01-16 Nanya Technology Corporation Semiconductor package structure and method for preparing the same
US11764178B2 (en) 2021-12-07 2023-09-19 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US11081392B2 (en) * 2018-09-28 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Dicing method for stacked semiconductor devices
US11387204B2 (en) * 2020-01-16 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same

Also Published As

Publication number Publication date
US20210066255A1 (en) 2021-03-04
US20220285324A1 (en) 2022-09-08
US11362069B2 (en) 2022-06-14
TW202109824A (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
US11935802B2 (en) Integrated circuit package and method of forming same
US20220165711A1 (en) Method of manufacturing die stack structure
KR101504820B1 (ko) 패키지 구조 및 그 형성 방법
US11670621B2 (en) Die stack structure
US11362069B2 (en) Three-dimensional stacking structure and manufacturing method thereof
CN112420659A (zh) 半导体结构及其制造方法
TW202117866A (zh) 半導體封裝
US11862605B2 (en) Integrated circuit package and method of forming same
US10950576B2 (en) Package structure
US20210398973A1 (en) Methods of forming semiconductor structure
CN112530912A (zh) 封装
US11417629B2 (en) Three-dimensional stacking structure and manufacturing method thereof
US12015013B2 (en) Die stack structure, semiconductor structure and method of fabricating the same
TW202002188A (zh) 三維積體電路結構
TW202109793A (zh) 封裝
CN112530930A (zh) 半导体封装
CN112530913A (zh) 封装结构及其制造方法
KR20210028092A (ko) 패키지 구조체 및 그 제조 방법
US20240021491A1 (en) Semiconductor device and method of forming the same
CN112151529A (zh) 半导体封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210305