TW202109793A - 封裝 - Google Patents

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TW202109793A
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bonding
die
bonding pad
region
pad
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TW109128611A
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陳憲偉
陳潔
陳明發
詹森博
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台灣積體電路製造股份有限公司
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Abstract

一種封裝具有第一區及第二區。封裝包括第一晶粒、第二晶粒、包封體及電感器。第二晶粒堆疊在第一晶粒上且接合到第一晶粒。包封體位於第二晶粒旁。包封體的至少一部分位於第二區中。電感器位於第二區中。第一區中的金屬密度大於第二區中的金屬密度。

Description

封裝
本發明實施例是有關於一種封裝，且特別是有關於一種包括具有電感器的封裝。
在各種電子設備（例如手機及其他移動電子設備）中使用的半導體裝置及積體電路通常在單個半導體晶圓（semiconductor wafer）上製造。晶圓的晶粒可以晶圓級（wafer level）與其他半導體裝置或晶粒一起被處理及封裝，並且已經開發了用於晶圓級封裝的各種技術及應用。多個半導體裝置的集成已經成為所述領域的挑戰。
一種封裝具有第一區及第二區。所述封裝包括第一晶粒、第二晶粒、包封體以及電感器。所述第二晶粒堆疊在所述第一晶粒上且接合到所述第一晶粒。所述包封體位於所述第二晶粒旁。所述包封體的至少一部分位於所述第二區中。所述電感器位於所述第二區中。所述第一區中的金屬密度大於所述第二區中的金屬密度。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除附圖中所繪示的取向以外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同取向。設備可被另外取向（旋轉90度或處於其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本公開也可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對三維（three-dimensional；3D）封裝或三維積體電路（three-dimensional integrated circuit；3DIC）裝置進行驗證測試。所述測試結構可包括例如在重佈線層中或在基板上形成的測試接墊，以使得能夠對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率並降低成本。
圖1A到圖1K是根據本公開一些實施例的封裝10的製造流程的示意性剖視圖。參考圖1A，提供半導體基板110。半導體基板110可由以下材料製成：元素半導體材料，例如結晶矽、金剛石或鍺；化合物半導體材料，例如碳化矽、鎵砷、砷化銦或磷化銦；或者合金半導體材料，例如矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦。半導體基板110可為塊狀（bulk）基板、絕緣體上矽（silicon-on-insulator；SOI）基板或絕緣體上鍺（germanium-on-insulator；GOI）基板。在一些實施例中，半導體基板110中形成有裝置120。裝置120可包括主動元件（例如，電晶體等）及/或被動元件（例如，電阻器、電容器、電感器等）。為簡明起見，圖1A中繪示出一個裝置120。然而，應當理解的是，可在半導體基板110中形成多於一個裝置120。
如圖1A所示，在半導體基板110上形成內連結構130。在一些實施例中，內連結構130包括介電層132、多個導電圖案134以及多個導電通孔136。為簡明起見，介電層132被繪示出為單個介電層，且導電圖案134被繪示出為嵌入在介電層132中。然而，從製造流程的角度來看，介電層132是由至少兩個介電層構成，且導電圖案134夾置在兩個相鄰的介電層之間。在一些實施例中，位於不同水平高度處的導電圖案134通過導電通孔136彼此連接。換句話說，導電圖案134通過導電通孔136彼此電性連接。在一些實施例中，最底部的導電通孔136連接到嵌入在半導體基板110中的裝置120。換句話說，最底部的導電通孔136建立裝置120與內連結構130的導電圖案134之間的電性連接。在一些實施例中，最底部的導電通孔136可被稱為裝置120的「接觸結構（contact structure）」。
在一些實施例中，介電層132的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（benzocyclobutene；BCB）、聚苯并噁唑（polybenzooxazole；PBO）或任何其他合適的聚合物系介電材料。介電層132可通過例如旋塗（spin-on coating）、化學氣相沉積（chemical vapor deposition；CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）等合適的製作技術來形成。在一些實施例中，導電圖案134及導電通孔136的材料包括鋁、鈦、銅、鎳、鎢、或其合金。導電圖案134及導電通孔136可通過例如電鍍、沉積及/或微影及蝕刻來形成。在一些實施例中，導電圖案134與下伏的導電通孔136可同時形成。應當注意的是，圖1A中繪示出的介電層132的數量、導電圖案134的數量及導電通孔136的數量僅是為了說明的目的，且本公開不限於此。在一些替代性實施例中，可根據電路設計而形成更少或更多層介電層132、導電圖案134或導電通孔136。
如圖1A所示，在內連結構130上形成導電墊140。在一些實施例中，導電墊140通過最頂部的導電通孔136電性連接到內連結構130的導電圖案134。在一些實施例中，導電墊140用於建立與隨後形成或提供的其他元件（未繪示）或晶粒（未繪示）的電性連接。在一些替代性實施例中，導電墊140可為用於探測（probe）隨後形成的晶圓基板（wafer substrate）WS（在圖1C中繪示）的測試墊（晶圓基板WS中包括導電墊140）。在一些實施例中，導電墊140可為鋁墊、銅墊或其他合適的金屬墊。為簡明起見，圖1A中繪示出一個導電墊140。然而，應當理解的是，可在內連結構130上形成多於一個導電墊。可根據需要來選擇導電墊140的數量及形狀。
參考圖1B，在內連結構130及導電墊140上形成鈍化層150。在一些實施例中，鈍化層150的材料包括氧化物，例如氧化矽等。作為另一選擇，鈍化層150可包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或任何其他合適的聚合物系介電材料。鈍化層150可通過例如旋塗、CVD、PECVD等合適的製作技術來形成。
參考圖1C，形成多個接合通孔160及接合層170，以獲得晶圓基板WS。在一些實施例中，晶圓基板WS具有第一區R1及第二區R2。在一些實施例中，第一區R1圍繞第二區R2。如圖1C所示，接合通孔160被形成為穿透鈍化層150及內連結構130的介電層132的至少一部分，以建立與內連結構130的導電圖案134的電性連接。接合層170形成在鈍化層150及接合通孔160上。在一些實施例中，接合層170包括介電層172、多個接合墊174及多個虛設接合墊176。在一些實施例中，接合墊174位於第一區R1中，而虛設接合墊176位於第二區R2中。在一些實施例中，接合墊174及虛設接合墊176嵌入在介電層172中。在一些實施例中，接合層170的接合墊174及虛設接合墊176電性連接到接合通孔160。也就是說，接合通孔160電性連接內連結構130與接合墊174及虛設接合墊176。然而，本公開不限於此。在一些替代性實施例中，可省略位於虛設接合墊176正下方的接合通孔160。也就是說，虛設接合墊176不連接到內連結構130，而是電性浮置的（electrically floating）。
在一些實施例中，接合通孔160、接合墊174及虛設接合墊176可通過雙鑲嵌製程（dual damascene process）形成。例如，首先在鈍化層150上形成介電層172。在一些實施例中，介電層172的材料包括氧化物，例如氧化矽等。作為另一選擇，介電層172可包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或任何其他合適的聚合物系介電材料。介電層172可通過例如旋塗、CVD、PECVD等合適的製作技術來形成。隨後，通過移除介電層172及鈍化層150的部分，在介電層172及鈍化層150中形成溝渠及介層窗孔（未繪示）。在一些實施例中，溝渠的寬度大於介層窗孔的寬度。此後，將導電材料（未繪示）填充到介層窗孔中以形成接合通孔160。同時，導電材料（未繪示）也填充到溝渠中以形成接合墊174及虛設接合墊176。也就是說，通過同時填充介層窗孔及上覆溝渠（未繪示）來形成接合通孔160、接合墊174及虛設接合墊176。然而，本公開不限於此。在一些替代性實施例中，接合通孔160可在介電層172、接合墊174及虛設接合墊176之前形成。在一些實施例中，每個接合墊174的寬度可大於每個下伏的接合通孔160的寬度。類似地，每個虛設接合墊176的寬度可大於每個下伏的接合通孔160的寬度。在一些實施例中，接合通孔160、接合墊174及虛設接合墊176包含相同的材料。例如，接合通孔160、接合墊174及虛設接合墊176可由鋁、鈦、銅、鎳、鎢、或其合金製成。在一些實施例中，接合墊174與虛設接合墊176可同時形成。
在一些實施例中，介電層172的頂表面、接合墊174的頂表面及虛設接合墊176的頂表面可被統稱為晶圓基板WS的主動表面AS1。如圖1C所示，介電層172的頂表面、接合墊174的頂表面及虛設接合墊176的頂表面實質上位於相同的水平高度處，以提供用於混合接合（hybrid bonding）的適宜的主動表面AS1。
儘管未繪示，但在一些實施例中，接合通孔160中的一些可設置在導電墊140的正上方，以在導電墊140與其他元件（例如，位於導電墊140正上方的接合墊174）之間建立電性連接。也就是說，在一些實施例中，導電墊140中的一些是電性浮置的，而導電墊140中的另一些能夠傳輸信號。
在一些實施例中，位於第一區R1中的接合墊174的配置可不同於位於第二區R2中的虛設接合墊176的配置。下面將結合圖2A闡述接合墊174及虛設接合墊176的配置。
圖2A是圖1C的示意性俯視圖。參考圖1C及圖2A，第二區R2被第一區R1封閉（enclosed）。然而，本公開不限於此。在一些替代性實施例中，第二區R2可緊靠第一區R1。也就是說，第一區R1及第二區R2可以並排的方式配置。如圖1C及圖2A所示，第一區R1中的金屬密度大於第二區R2中的金屬密度。在本公開通篇中，將單位體積內金屬材料的體積稱為金屬密度。例如，在相同的體積內，第一區R1中的金屬材料的量大於第二區R2中的金屬材料的量。此外，如圖2A所示，接合墊174的圖案密度大於虛設接合墊176的圖案密度。在本公開通篇中，將從俯視圖來看，在單位面積中由金屬圖案佔據的百分比稱為圖案密度。例如，在相同的面積內，接合墊174的數量大於虛設接合墊176的數量。在一些實施例中，虛設接合墊176的圖案密度對接合墊174的圖案密度的比率介於1:2.7到1:27的範圍內。例如，第一區R1中的接合墊174的圖案密度可為約27%，而第二區R2中的虛設接合墊176的圖案密度可為約1%到約10%。
如圖2A所示，每個接合墊174的寬度W174 與每個虛設接合墊176的寬度W176 實質上相同。在一些實施例中，接合墊174的寬度W174 可介於2.5 μm與3.5 μm之間的範圍內。類似地，虛設接合墊176的寬度W176 也可介於2.5 μm與3.5 μm之間的範圍內。另一方面，兩個相鄰的接合墊174之間的節距P174 不同於兩個相鄰的虛設接合墊176之間的節距P176 。類似地，兩個相鄰的接合墊174之間的間距S174 也不同於兩個相鄰的虛設接合墊176之間的間距S176 。在本公開通篇中，相鄰的接合墊174的兩個中心之間的最小距離被稱為兩個相鄰的接合墊174之間的節距P174 ，且相鄰的虛設接合墊176的兩個中心之間的最小距離被稱為兩個相鄰的虛設接合墊176之間的節距P176 。另一方面，在本公開通篇中，相鄰的接合墊174的邊緣之間的最小距離被稱為兩個相鄰的接合墊174之間的間距S174 ，且相鄰的虛設接合墊176的邊緣之間的最小距離被稱為兩個相鄰的虛設接合墊176之間的間距S176 。在一些實施例中，兩個相鄰的接合墊174之間的節距P174 介於6 μm與9 μm之間的範圍內。另一方面，兩個相鄰的虛設接合墊176之間的節距P176 大於10 μm。舉例來說，兩個相鄰的虛設接合墊176之間的節距P176 介於11 μm與30 μm之間的範圍內。也就是說，兩個相鄰的虛設接合墊176之間的節距P176 大於兩個相鄰的接合墊174之間的節距P174 。在一些實施例中，兩個相鄰的接合墊174之間的間距S174 介於2.5 μm與6.5 μm之間的範圍內。另一方面，兩個相鄰的虛設接合墊176之間的間距S176 介於8.5 μm與27.5 μm之間的範圍內。也就是說，兩個相鄰的接合墊174之間的間距S174 小於兩個相鄰的虛設接合墊176之間的間距S176 。如圖2A所示，通過改變兩個相鄰的圖案之間的節距及間距，可實現第一區R1及第二區R2中圖案密度的差異。然而，本公開不限於此。在一些替代性實施例中，可採用接合墊174及虛設接合墊176的其他配置來實現不同區的圖案密度的變化。下面將結合圖2B到圖2C闡述這些配置。
圖2B及圖2C分別是根據本公開一些替代性實施例的圖1C的示意性俯視圖。參考圖2B，第二區R2被第一區R1封閉。然而，本公開不限於此。在一些替代性實施例中，第二區R2可緊靠第一區R1。也就是說，第一區R1及第二區R2可以並排的方式配置。如圖1C及圖2B所示，第一區R1中的金屬密度大於第二區R2中的金屬密度。此外，如圖2B所示，接合墊174的圖案密度大於虛設接合墊176的圖案密度。在一些實施例中，虛設接合墊176的圖案密度對接合墊174的圖案密度的比率介於1:2.7到1:27的範圍內。例如，第一區R1中的接合墊174的圖案密度可為約27%，而第二區R2中的虛設接合墊176的圖案密度可為約1%到約10%。
如圖2B所示，每個接合墊174的寬度W174 大於每個虛設接合墊176的寬度W176 。在一些實施例中，接合墊174的寬度W174 可介於2.5 μm與3.5 μm之間的範圍內。另一方面，虛設接合墊176的寬度W176 可介於1 μm與2.3 μm之間的範圍內。在一些實施例中，兩個相鄰的接合墊174之間的節距P174 與兩個相鄰的虛設接合墊176之間的節距P176 實質上相同。舉例來說，兩個相鄰的接合墊174之間的節距P174 介於6 μm與9 μm之間的範圍內。類似地，兩個相鄰的虛設接合墊176之間的節距P176 也介於6 μm與9 μm之間的範圍內。在一些實施例中，兩個相鄰的接合墊174之間的間距S174 小於兩個相鄰的虛設接合墊176之間的間距S176 。例如，兩個相鄰的接合墊174之間的間距S174 介於2.5 μm與6.5 μm之間的範圍內。另一方面，兩個相鄰的虛設接合墊176之間的間距S176 介於6.7 μm與8 μm之間的範圍內。如圖2B所示，通過改變圖案的寬度以及兩個相鄰的圖案之間的間距，可實現第一區R1及第二區R2中圖案密度的差異。
參考圖2C，第二區R2被第一區R1封閉。然而，本公開不限於此。在一些替代性實施例中，第二區R2可緊靠第一區R1。也就是說，第一區R1及第二區R2可以並排的方式配置。如圖1C及圖2C所示，第一區R1中的金屬密度大於第二區R2中的金屬密度。此外，如圖2C所示，接合墊174的圖案密度大於虛設接合墊176的圖案密度。在一些實施例中，虛設接合墊176的圖案密度對接合墊174的圖案密度的比率介於1:2.7到1:27的範圍內。舉例來說，第一區R1中的接合墊174的圖案密度可為約27%，而第二區R2中的虛設接合墊176的圖案密度可為約1%到約10%。
如圖2C所示，每個接合墊174的寬度W174 與每個虛設接合墊176的寬度W176 實質上相同。在一些實施例中，接合墊174的寬度W174 可介於2.5 μm與3.5 μm之間的範圍內。類似地，虛設接合墊176的寬度W176 也可介於2.5 μm與3.5 μm之間的範圍內。另一方面，兩個相鄰的接合墊174之間的節距P174 不同於兩個相鄰的虛設接合墊176之間的節距P176 。類似地，兩個相鄰的接合墊174之間的間距S174 也不同於兩個相鄰的虛設接合墊176之間的間距S176 。在一些實施例中，兩個相鄰的接合墊174之間的節距P174 介於6 μm與9 μm之間的範圍內。另一方面，兩個相鄰的虛設接合墊176之間的節距P176 介於8 μm與12.6 μm之間的範圍內。也就是說，兩個相鄰的虛設接合墊176之間的節距P176 大於兩個相鄰的接合墊174之間的節距P174 。例如，兩個相鄰的虛設接合墊176之間的節距P176 是兩個相鄰的接合墊174之間的節距P174 的約兩倍。在一些實施例中，兩個相鄰的接合墊174之間的間距S174 介於2.5 μm與6.5 μm之間的範圍內。另一方面，兩個相鄰的虛設接合墊176之間的間距S176 介於4.5 μm與15.5 μm之間的範圍內。也就是說，兩個相鄰的接合墊174之間的間距S174 小於兩個相鄰的虛設接合墊176之間的間距S176 。如圖2C所示，虛設接合墊176以交錯（staggered）方式配置。也就是說，某一列（row）中的虛設接合墊176不與緊鄰列中的虛設接合墊176對準。如圖2C所示，通過以交錯方式配置圖案且通過改變兩個相鄰的圖案之間的節距及間距，可實現第一區R1及第二區R2中圖案密度的差異。
參考圖1D，提供晶粒200。在一些實施例中，晶粒200包括半導體基板210、裝置220、內連結構230、導電墊240、鈍化層250、接合通孔260、接合層270及半導體穿孔（through semiconductor via；TSV）280。在一些實施例中，裝置220形成在半導體基板210中。晶粒200中的半導體基板210及裝置220分別類似於晶圓基板WS中的半導體基板110及裝置110，因此此處省略其詳細說明。
如圖1D所示，內連結構230設置在半導體基板210上。在一些實施例中，內連結構230電性連接到形成在半導體基板210中的裝置220。在一些實施例中，內連結構230包括介電層232、多個導電圖案234及多個導電通孔236。內連結構230的介電層232、導電圖案234及導電通孔236分別類似於內連結構130的介電層132、導電圖案134及導電通孔136，因此此處省略其詳細說明。
在一些實施例中，導電墊240、鈍化層250及接合通孔260形成在內連結構230上。在一些實施例中，晶粒200的導電墊240、鈍化層250及接合通孔260分別類似於晶圓基板WS的導電墊140、鈍化層150及接合通孔160，因此此處省略其詳細說明。在一些實施例中，導電墊240電性連接到內連結構230。在一些實施例中，接合通孔260被形成為穿透鈍化層250及內連結構230的介電層232的至少一部分，以建立與內連結構230的導電圖案234的電性連接。也就是說，接合通孔260的一部分嵌入在鈍化層250中，而接合通孔260的另一部分嵌入在內連結構230的介電層232中。
如圖1D所示，接合層270形成在鈍化層250及接合通孔260上。在一些實施例中，接合層270包括介電層272及多個接合墊274。接合層270的介電層272及接合墊274分別類似於接合層170的介電層172及接合墊174，因此此處省略其詳細說明。在一些實施例中，接合墊274電性連接到接合通孔260。也就是說，接合通孔260電性連接內連結構230與接合墊274。
在一些實施例中，TSV 280嵌入在半導體基板210及內連結構230的介電層232中。也就是說，TSV 280從半導體基板210延伸到內連結構230。舉例來說，TSV 280的一部分嵌入在半導體基板210中，而TSV 280的另一部分嵌入在內連結構230的介電層232中。在一些實施例中，TSV 280直接與導電圖案234接觸，以提供與內連結構230的電性連接。為簡明起見，圖1D中繪示出一個TSV 280。然而，應理解的是，晶粒200可包括多於一個TSV。
在一些實施例中，晶粒200能夠執行儲存功能。舉例來說，晶粒200可為動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）、電阻式隨機存取記憶體（Resistive Random Access Memory；RRAM）、靜態隨機存取記憶體（Static Random Access Memory；SRAM）等。然而，本公開不限於此。在一些替代性實施例中，晶粒200可為中央處理單元（Central Process Unit；CPU）晶粒、圖形處理單元（Graphic Process Unit；GPU）晶粒、現場可程式設計閘陣列（Field-Programmable Gate Array；FPGA）等。
如圖1D所示，接合墊274的底表面及介電層272的底表面可被統稱為晶粒200的主動表面AS2。另一方面，晶粒200的與主動表面AS2相對的表面可被稱為晶粒200的後表面RS2。如圖1D所示，接合墊274的底表面與介電層272的底表面實質上位於相同的水平高度處，以提供用於混合接合的適宜的主動表面AS2。
如圖1D所示，晶粒200被放置在晶圓基板WS上，使得晶粒200接合到晶圓基板WS。為簡明起見，圖1D中繪示出一個晶粒200。然而，應該理解的是，可將多於一個晶粒接合到晶圓基板WS。在一些實施例中，晶粒200可通過混合接合製程接合到晶圓基板WS。在一些實施例中，混合接合製程的溫度介於約150℃到約400℃的範圍內。混合接合製程將在下面詳細闡述。
在一些實施例中，晶粒200可被拾取並放置到晶圓基板WS的主動表面AS1上，使得晶粒200電性連接到晶圓基板WS。在一些實施例中，晶粒200被放置成使得晶粒200的主動表面AS2與晶圓基板WS的主動表面AS1接觸。同時，晶粒200的接合墊274與晶圓基板WS的對應的接合墊174實質上對齊且直接接觸。在一些實施例中，為了促進晶粒200與晶圓基板WS之間的混合接合，可對晶圓基板WS及晶粒200的接合表面（即，主動表面AS1及主動表面AS2）執行表面準備。表面準備可例如包括表面清潔及活化。可在主動表面AS1、AS2上執行表面清潔，以移除介電層172的接合表面、接合墊174的接合表面、介電層272的接合表面以及接合墊274的接合表面上的顆粒。在一些實施例中，主動表面AS1、AS2可通過例如濕洗（wet cleaning）來清潔。不僅顆粒被移除，而且形成在接合墊174及接合墊274的接合表面上的原生氧化物（native oxide）也可被移除。在接合墊174及接合墊274的接合表面上形成的原生氧化物可通過例如用於濕洗製程中使用的化學物質來移除。
在清潔晶圓基板WS的主動表面AS1及晶粒200的主動表面AS2之後，可執行介電層172及介電層272的接合表面的活化，以產生高接合強度。在一些實施例中，可執行電漿活化來處理介電層172及介電層272的接合表面。當介電層172的被活化的接合表面與介電層272的被活化的接合表面接觸時，晶圓基板WS的介電層172與晶粒200的介電層272被預接合。
在將晶粒200預接合到晶圓基板WS上之後，執行晶粒200與晶圓基板WS的混合接合。晶粒200與晶圓基板WS的混合接合可包括用於介電接合的熱處理及用於導體接合的熱退火。在一些實施例中，執行用於介電接合的熱處理以增強介電層172與介電層272之間的接合。舉例來說，用於介電接合的熱處理可在介於約200℃到約400℃範圍內的溫度下執行。在執行用於介電接合的熱處理之後，執行用於導體接合的熱退火，以促進接合墊174與接合墊274之間的接合。舉例來說，用於導體接合的熱退火可在介於約150℃到約400℃範圍內的溫度下執行。在執行用於導體接合的熱退火之後，介電層172混合接合到介電層272，並且接合墊174混合接合到接合墊274。舉例來說，介電層172直接與介電層272接觸。類似地，接合墊174直接與接合墊274接觸。據此，晶圓基板WS的接合層170混合接合到晶粒200的接合層270。儘管圖1D繪示出了接合墊174及接合墊274具有尖角（側壁垂直於頂/底表面），但本公開不限於此。在一些替代性實施例中，在接合墊174混合接合到接合墊274之後，可能發生接合墊的角圓化（corner rounding）。舉例來說，面向接合墊274的接合墊174的角為圓角。類似地，面向接合墊174的接合墊274的角也為圓角。也就是說，每個接合墊174的頂表面的邊緣為弧形的。類似地，每個接合墊274的底表面的邊緣也為弧形的。此外，儘管圖1D繪示出了接合墊174與接合墊274具有相同的寬度且接合墊174的側壁與接合墊274的側壁對齊，但本公開不限於此。在一些替代性實施例中，每個接合墊174的寬度可小於或大於每個接合墊274的寬度。
如圖1D所示，晶粒200被放置在第一區R1中以覆蓋接合墊174中的一些。換句話說，位於第二區R2中的虛設接合墊176不涉及混合接合製程。例如，在混合接合製程之後，位於第二區R2中的虛設接合墊176仍然被暴露出。類似地，位於第一區R1中的接合墊174中的一些也被暴露出。
在一些實施例中，由於晶圓基板WS是晶圓形式，且晶粒200是晶片形式，因此圖1D中的混合接合製程可被稱為「晶圓上晶片接合製程（chip-on-wafer bonding process）」。在一些實施例中，由於晶圓基板WS的主動表面AS1混合接合到晶粒200的主動表面AS2，因此晶圓基板WS與晶粒200之間的接合可被認為是面對面接合。
參考圖1E，在晶圓基板WS上形成包封體300，以側向包封晶粒200。舉例來說，包封體300的至少一部分位於第二區R2中。也就是說，包封體300覆蓋並直接接觸位於第二區R2中的虛設接合墊176。同時，包封體300還覆蓋位於第一區R1中的接合墊174中的一些。在一些實施例中，包封體300的材料包括模製化合物、聚合材料，例如聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO、其組合、或其他合適的聚合物系介電材料。在一些替代性實施例中，包封體300可包括氧化矽及/或氮化矽。在一些實施例中，包封體300還包含填料。作為另一選擇，包封體300可不含填料。在一些實施例中，包封體300可通過以下步驟來形成。首先，在接合層170上形成包封材料（未繪示），以包封晶粒200。在此階段，晶粒200的半導體基板210沒有被顯露出，而是被包封材料很好地保護住。舉例來說，晶粒200的後表面RS2並沒有被顯露出。在一些實施例中，包封材料可通過模製製程（例如壓縮模製製程）、旋塗製程、CVD製程、PECVD製程、原子層沉積（atomic layer deposition；ALD）製程等形成。在形成包封材料之後，將包封材料薄化，直到晶粒200的後表面RS2被暴露出，從而在晶粒200旁形成包封體300。在一些實施例中，包封材料可通過研磨製程（例如機械研磨製程、化學機械拋光（chemical mechanical polishing；CMP）製程等）薄化或平坦化。如圖1E所示，晶粒200的後表面RS2與包封體300的頂表面實質上共面。在一些實施例中，包封體300可被稱為「間隙填充氧化物（gap fill oxide）」。
參考圖1E及圖1F，進一步將晶粒200及包封體300薄化，直到TSV 280被暴露出。也就是說，從後表面RS2將晶粒200薄化。在一些實施例中，晶粒200及包封體300可通過研磨製程（例如機械研磨製程、CMP製程等）薄化或平坦化。在一些實施例中，在暴露出TSV 280之後，可將晶粒200及包封體300進一步薄化，以減小晶粒200的總厚度。在薄化製程之後，晶粒200的後表面RS2’與包封體300的頂表面實質上共面。如圖1F所示，在薄化製程之後，TSV 280穿透晶粒200的半導體基板210。
參考圖1G，移除晶粒200的一部分以形成凹部R。舉例來說，移除晶粒200的半導體基板210的一部分以形成凹部R。如圖1G所示，TSV 280部分地位於凹部R中。在一些實施例中，TSV 280的至少一部分從晶粒200的半導體基板210突出。也就是說，TSV 280的頂表面及包封體300的頂表面位於比晶粒200的後表面RS2’’高的水平高度處。在一些實施例中，半導體基板210可通過蝕刻製程被部分地移除。蝕刻製程包括例如等向性蝕刻製程及/或非等向性蝕刻製程。舉例來說，半導體基板210可通過濕式蝕刻製程、乾式蝕刻製程或其組合被部分地移除。
參考圖1G及圖1H，形成保護層400以填充凹部R。在一些實施例中，保護層400包括模製化合物、模製底部填充膠等。作為另一選擇，保護層400可由聚合材料（例如聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或其他合適的聚合物系介電材料）製成。在一些實施例中，保護層400可包含填料。作為另一選擇，保護層400可不含填料。如圖1H所示，保護層400側向包封TSV 280的突出部分。在一些實施例中，保護層400可通過以下步驟來形成。首先，在凹部R中及包封體300上形成保護材料層（未繪示）。隨後，在保護材料層上執行研磨或薄化製程，直到顯露出TSV 280。薄化製程包括例如機械研磨製程、CMP製程等。如圖1H所示，包封體300側向包封保護層400。
參考圖1I，在晶粒200、包封體300及保護層400上形成重佈線結構500及電感器600。在一些實施例中，重佈線結構500包括介電層502、多個導電圖案504及多個導電通孔506。為簡明起見，介電層502被繪示出為單個介電層，且導電圖案504被繪示出為嵌入在介電層502中。然而，從製造流程的角度來看，介電層502是由至少兩個介電層構成，且導電圖案504夾置在兩個相鄰的介電層之間。在一些實施例中，位於不同水平高度處的導電圖案504通過導電通孔506彼此連接。換句話說，導電圖案504通過導電通孔506彼此電性連接。在一些實施例中，最底部的導電圖案504直接與晶粒200的TSV 280接觸。換句話說，重佈線結構500電性連接到晶粒200。
在一些實施例中，介電層502的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或任何其他合適的聚合物系介電材料。介電層502可通過例如旋塗、CVD、PECVD等合適的製作技術來形成。在一些實施例中，導電圖案504及導電通孔506的材料包括鋁、鈦、銅、鎳、鎢、或其合金。導電圖案504及導電通孔506可通過例如電鍍、沉積及/或微影及蝕刻來形成。在一些實施例中，導電圖案504與下伏的導電通孔506可同時形成。應當注意的是，圖1I中繪示出的介電層502的數量、導電圖案504的數量及導電通孔506的數量僅是為了說明的目的，並且本公開不限於此。在一些替代性實施例中，可根據電路設計而形成更少或更多層介電層502、導電圖案504或導電通孔506。
如圖1I所示，電感器600嵌入在重佈線結構500中。舉例來說，電感器600嵌入在重佈線結構500的介電層502中。在一些實施例中，電感器600通過導電通孔506電性連接到導電圖案504。在一些實施例中，電感器600的材料包括鋁、鈦、銅、鎳、鎢、或其合金。在一些實施例中，電感器600的材料可與重佈線結構500的導電圖案504相同。作為另一選擇，電感器600的材料可不同於重佈線結構500的導電圖案504。在一些實施例中，電感器600與重佈線結構500的最底部的導電圖案504位於相同的水平高度處。例如，電感器600與最底部的導電圖案504可通過相同的製程同時形成。在一些實施例中，電感器600直接與包封體300接觸。下面將結合圖3闡述接合墊174、虛設接合墊176、晶粒200及電感器600的配置。
圖3是圖1I的示意性俯視圖。為簡明起見，圖3中省略除接合墊174、虛設接合墊176、晶粒200及電感器600之外的元件。參考圖1I及圖3，第一區R1圍繞第二區R2。在一些實施例中，接合墊174位於第一區R1中，而虛設接合墊176位於第二區R2中。在一些實施例中，晶粒200位於第一區R1中且覆蓋接合墊174中的一些。另一方面，電感器600位於第二區R2中，且覆蓋虛設接合墊176/與虛設接合墊176重疊。也就是說，電感器600位於虛設接合墊176的正上方。如上所述，第一區R1中的接合墊174的圖案密度大於第二區R2中的虛設接合墊176的圖案密度。此外，第二區R2的金屬密度小於第一區R1的金屬密度。由於電感器600位於第二區R2中，因此較少的金屬與電感器600重疊。據此，可減輕由電感器與大面積的金屬重疊所引起的RLC性能降低，從而提高電感器的品質因數（quality factor）。如圖3所示，電感器600採用矩形線圈的形式。然而，本公開不限於此。在一些替代性實施例中，電感器600可採取圓形線圈、三角形線圈、多邊形線圈等的形式。
應注意的是，儘管圖3中的接合墊174及虛設接合墊176的配置類似於圖2A的配置，但本公開不限於此。圖3中的接合墊174及虛設接合墊176也可採用如圖2B或圖2C所示的配置。
參考圖1J，在重佈線結構500上形成多個凸塊墊700。在一些實施例中，凸塊墊700的材料包括鋁、鈦、銅、鎳、鎢、或其合金。在一些實施例中，凸塊墊700的材料不同於重佈線結構500的導電圖案504。舉例來說，重佈線結構500的導電圖案504可由銅製成，而凸塊墊700可由鋁製成。然而，本公開不限於此。在一些替代性實施例中，凸塊墊700的材料可與重佈線結構500的導電圖案504的材料相同。在一些實施例中，凸塊墊700可通過例如電鍍、沉積及/或微影及蝕刻來形成。在一些實施例中，凸塊墊700電性連接到重佈線結構500的導電圖案504。
參考圖1K，在重佈線結構500及凸塊墊700上依序地形成鈍化層800及多個導電端子900。在一些實施例中，鈍化層800的材料包括氧化物，例如氧化矽等。作為另一選擇，鈍化層800可包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或任何其他合適的聚合物系介電材料。鈍化層800例如可通過例如旋塗、CVD、PECVD等合適的製作技術來形成。在一些實施例中，鈍化層800被形成為暴露出凸塊墊700的至少一部分。
如圖1K所示，導電端子900形成在凸塊墊700的被暴露的部分上。在一些實施例中，可以可選地在導電端子900與凸塊墊700之間提供多個凸塊下金屬（under-bump metallurgy；UBM）圖案（未繪示）。在一些實施例中，導電端子900通過焊料助焊劑（solder flux）貼合到凸塊墊700/UBM圖案。在一些實施例中，導電端子900例如是焊料球、球柵陣列（ball grid array；BGA）球或受控塌陷晶片連接（controlled collapse chip connection；C4）凸塊。在一些實施例中，導電端子900由具有低電阻率的導電材料（例如Sn、Pb、Ag、Cu、Ni、Bi、或其合金）製成。
在形成導電端子900之後，執行單體化製程以形成多個封裝10。在一些實施例中，切割製程（dicing process）或單體化製程通常涉及利用旋轉刀片（rotating blade）或雷射光束進行切割。換句話說，切割或單體化製程是例如雷射切削製程、機械切削製程或其他合適的製程。在一些實施例中，在單體化製程期間，晶圓基板WS被分割成多個晶粒100。也就是說，每個晶粒100包括半導體基板110、裝置120、內連結構130、導電墊140、鈍化層150、接合通孔160及接合層170。
如圖1K所示，封裝10具有第一區R1及第二區R2。第一區R1圍繞第二區R2。晶粒200堆疊在晶粒100上且接合到晶粒100。換句話說，多個晶粒100及200被積體到單個封裝10中。因此，封裝10可被稱為「系統集成電路（system on integrated circuit；SOIC）封裝」。在一些實施例中，晶粒100具有接合層170，且接合層170包括位於第一區R1中的接合墊174及位於第二區R2中的虛設接合墊176。虛設接合墊176的圖案密度小於接合墊174的圖案密度。包封體300位於晶粒200旁且側向包封晶粒200。在一些實施例中，包封體300的至少一部分位於第二區R2中。在一些實施例中，電感器600位於第二區R2中。也就是說，電感器600位於虛設接合墊176的正上方。由於虛設接合墊176具有低圖案密度，因此電感器600經受較少的RLC性能降低，並且電感器600的品質因數可提高。
圖4是根據本公開一些替代性實施例的封裝20的示意性剖視圖。參考圖4，圖4中的封裝20類似於圖1K中的封裝10，因此相似的元件由相同的附圖標號來標示，且此處省略其詳細說明。如圖4所示，電感器600嵌入在晶粒100中。舉例來說，電感器600嵌入在晶粒100的內連結構130中。在一些實施例中，電感器600與內連結構130的最頂部的導電圖案134位於相同的水平高度處。舉例來說，電感器600與最頂部的導電圖案134可通過相同的製程同時形成。在一些實施例中，電感器600電性連接到內連結構130的導電圖案134。在一些實施例中，電感器600與虛設接合墊176隔離。舉例來說，電感器600與虛設接合墊176電性隔離。在一些實施例中，電感器600位於封裝20的第二區R2中，且覆蓋虛設接合墊176/與虛設接合墊176重疊。也就是說，電感器600位於虛設接合墊176的正下方。如上所述，第一區R1中的接合墊174的圖案密度大於第二區R2中的虛設接合墊176的圖案密度。此外，第二區R2的金屬密度小於第一區R1的金屬密度。由於電感器600位於第二區R2中，因此較少的金屬與電感器600重疊。據此，可減輕由電感器與大面積的金屬交疊引起的RLC性能降低，從而提高電感器的品質因數。
應注意的是，圖2A、圖2B及圖2C所示的接合墊174及虛設接合墊176的配置也適用於圖4所示的封裝20。
根據本公開的一些實施例，一種封裝具有第一區及第二區。所述封裝包括第一晶粒、第二晶粒、包封體以及電感器。所述第二晶粒堆疊在所述第一晶粒上且接合到所述第一晶粒。所述包封體位於所述第二晶粒旁。所述包封體的至少一部分位於所述第二區中。所述電感器位於所述第二區中。所述第一區中的金屬密度大於所述第二區中的金屬密度。
根據本公開的一些實施例，所述第一晶粒包括半導體基板、內連結構、鈍化層、接合層以及接合通孔。所述內連結構位於所述半導體基板上。所述鈍化層位於所述內連結構上。所述接合層位於所述鈍化層上。所述接合層包括位於所述第一區中的接合墊及位於所述第二區中的虛設接合墊，且所述接合墊的圖案密度大於所述虛設接合墊的圖案密度。所述接合通孔穿透所述鈍化層。所述接合通孔電性連接所述內連結構與所述接合墊。
根據本公開的一些實施例，所述電感器嵌入在所述內連結構中。
根據本公開的一些實施例，所述虛設接合墊是電性浮置的。
根據本公開的一些實施例，所述虛設接合墊的所述圖案密度對所述接合墊的所述圖案密度的比率介於1:2.7到1:27的範圍內。
根據本公開的一些實施例，兩相鄰的所述接合墊之間的間距小於兩相鄰的所述虛設接合墊之間的間距。
根據本公開的一些實施例，每個所述接合墊的寬度大於每個所述虛設接合墊的寬度。
根據本公開的一些實施例，所述封裝更包括位於所述第二晶粒及所述包封體上的重佈線結構，其中所述電感器嵌入在所述重佈線結構中。
根據本公開的一些替代性實施例，一種封裝包括第一晶粒、第二晶粒、包封體以及電感器。所述第一晶粒包括接合墊及虛設接合墊。所述接合墊的圖案密度大於所述虛設接合墊的圖案密度。所述第二晶粒接合到所述第一晶粒。所述第二晶粒覆蓋所述接合墊。所述包封體設置在所述第一晶粒上。所述包封體側向包封所述第二晶粒且覆蓋所述虛設接合墊。所述電感器位於所述虛設接合墊上。
根據本公開的一些替代性實施例，所述虛設接合墊是電性浮置的。
根據本公開的一些替代性實施例，所述電感器嵌入在所述第一晶粒中。
根據本公開的一些替代性實施例，所述封裝更包括位於所述第二晶粒及所述包封體上的重佈線結構，其中所述電感器嵌入在所述重佈線結構中。
根據本公開的一些替代性實施例，所述包封體直接與所述虛設接合墊及所述電感器接觸。
根據本公開的一些替代性實施例，兩相鄰的所述接合墊之間的間距小於兩相鄰的所述虛設接合墊之間的間距。
根據本公開的一些替代性實施例，每個所述接合墊的寬度大於每個所述虛設接合墊的寬度。
根據本公開的一些實施例，一種封裝的製造方法包括至少以下步驟。提供具有第一區及第二區的晶圓基板。所述晶圓基板通過至少以下步驟來提供。在所述第一區中形成具有第一圖案密度的第一接合墊。在所述第二區中形成具有第二圖案密度的虛設接合墊。所述第一圖案密度大於所述第二圖案密度。隨後，將晶粒放置在所述晶圓基板的所述第一區上。所述晶粒包括混合接合到所述第一接合墊的第二接合墊。用包封體包封所述晶粒。在所述第二區上形成電感器。
根據本公開的一些實施例，所述包封體的至少一部分被形成為位於所述第二區上。
根據本公開的一些實施例，所述電感器被形成為直接與所述包封體的位於所述第二區上的所述部分接觸。
根據本公開的一些實施例，所述封裝的製造方法更包括至少以下步驟。在所述晶粒及所述包封體上形成重佈線結構，其中所述電感器形成在所述重佈線結構中。在所述重佈線結構上形成導電端子。
根據本公開的一些實施例，所述虛設接合墊被形成為電性浮置的。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
10、20:封裝 110、210:半導體基板 120、220:裝置 130、230:內連結構 132、172、232、272、502:介電層 134、234、504:導電圖案 136、236、506:導電通孔 140、240:導電墊 150、250、800:鈍化層 160、260:接合通孔 170、270:接合層 174、274:接合墊 176:虛設接合墊 200:晶粒 280:半導體穿孔 300:包封體 400:保護層 500:重佈線結構 600:電感器 700:凸塊墊 900:導電端子 AS1、AS2:主動表面 P174 、P176 :節距 R:凹部 R1:第一區 R2:第二區 RS2、RS2’、RS2’’:後表面 S174 、S176 :間距 W174 、W176 :寬度 WS:晶圓基板
圖1A到圖1K是根據本公開一些實施例的封裝的製造流程的示意性剖視圖。 圖2A是圖1C的示意性俯視圖。 圖2B及圖2C分別是根據本公開一些替代性實施例的圖1C的示意性俯視圖。 圖3是圖1I的示意性俯視圖。 圖4是根據本公開的一些替代性實施例的封裝的示意性剖視圖。
174:接合墊
176:虛設接合墊
200:晶粒
600:電感器
R1:第一區
R2:第二區

Claims (1)

  1. 一種封裝，具有第一區及第二區，包括： 第一晶粒； 第二晶粒，堆疊在所述第一晶粒上且接合到所述第一晶粒； 位於所述第二晶粒旁的包封體，其中所述包封體的至少一部分位於所述第二區中；以及 位於所述第二區中的電感器，其中所述第一區中的金屬密度大於所述第二區中的金屬密度。
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