KR102542621B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 하부 절연막들; 상기 칩 영역에서 상기 하부 절연막들 상에 배치된 칩 패드; 상기 에지 영역의 일부에 제공되는 공정 모니터링 구조체로서, 상기 공정 모니터링 구조체는 상기 하부 절연막들 내에서 서로 이격되어 배치되는 더미 금속 구조체들 및 상기 더미 금속 구조체들을 덮는 더미 금속 패턴을 포함하는 것; 상기 하부 절연막들 상에서 상기 공정 모니터링 구조체를 덮되, 상기 칩 패드를 노출시키는 제 1 오프닝을 갖는 상부 절연막; 및 상기 제 1 오프닝 내에서 상기 칩 패드와 연결되는 재배선 칩 패드를 포함할 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 재배선 패드 및 공정 모니터링 구조체를 포함하는 반도체 장치에 관한 것이다.
반도체 패키지는 방대한 데이터를 저장하고, 저장된 방대한 데이터를 짧은 시간 내에 처리하는 것이 가능한 반도체 칩을 포함한다. 반도체 칩은 데이터를 저장 및/또는 처리하기 위한 내부 집적 회로 및 외부로부터 내부 집적 회로로 데이터를 입력 또는 내부 집적 회로로부터 외부로 데이터를 출력하기 위한 칩 패드들을 포함한다.
전자 산업의 발전에 따라 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다. 이의 하나로서, 반도체 칩들의 일부는, 반도체 칩의 지정된 위치에 배치된 패드들의 위치를 변경하기 위해, 칩 패드들과 연결되는 재배선층들을 포함한다.
본원 발명이 해결하고자 하는 과제는 재배선 패드 및 공정 모니터링 구조체를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 하부 절연막들; 상기 칩 영역에서 상기 하부 절연막들 상에 배치된 칩 패드; 상기 에지 영역의 일부에 제공되는 공정 모니터링 구조체로서, 상기 공정 모니터링 구조체는 상기 하부 절연막들 내에서 서로 이격되어 배치되는 더미 금속 구조체들 및 상기 더미 금속 구조체들을 덮는 더미 금속 패턴을 포함하는 것; 상기 하부 절연막들 상에서 상기 공정 모니터링 구조체를 덮되, 상기 칩 패드를 노출시키는 제 1 오프닝을 갖는 상부 절연막; 및 상기 제 1 오프닝 내에서 상기 칩 패드와 연결되는 재배선 칩 패드를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 하부 절연막 및 상부 절연막; 상기 칩 영역에서 상기 상부 절연막을 관통하여 칩 패드와 연결되는 재배선 칩 패드; 상기 에지 영역에 배치된 공정 모니터링 패턴; 및 상기 에지 영역에서 상기 상부 절연막을 관통하는 더미 재배선 패턴들을 포함하되, 상기 더미 재배선 패턴들은, 평면적 관점에서, 상기 공정 모니터링 패턴 둘레에 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 스크라이브 라인 영역에서 막질 특성 차이를 갖는 하부 및 상부 절연막들의 일부를 식각함으로써, 반도체 기판에 대한 컷팅 공정시 반도체 기판이 완전히 컷팅되지 않거나, 하부 및 상부 절연막들이 뜯겨지거나(peeling), 칩 영역을 향해 크랙(crack)이 발생하는 것을 방지할 수 있다.
이에 더하여, 하부 및 상부 절연막들이 잔류하는 스크라이브 라인 영역 일부에 더미 금속 구조체들을 배치함으로써, 반도체 기판에 대한 컷팅 공정시 칩 영역을 향해 크랙이 발생하는 것을 방지할 수 있다. 이에 따라 반도체 칩들의 신뢰성 및 수율이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 확대한 평면도로서, 반도체 칩들을 분리하기 전후를 나타낸다.
도 5a 내지 도 5h는 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 4a 및 도 4b의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 6a, 도 6b, 및 도 6c는 본 발명의 다양한 실시예들에 따른 반도체 장치의 공정 모니터링 구조체를 나타내는 평면도들이다.
도 7a 및 도 7b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 칩들을 분리하기 전후를 나타낸다.
도 8a 및 도 8b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 7a 및 도 7b의 III-III' 선 및 IV-IV' 선을 따라 자른 단면들을 나타낸다.
도 9a 및 도 9b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 칩들을 분리하기 전후를 나타낸다.
도 10a 및 도 10b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 9a 및 도 9b의 V-V' 선 및 VI-VI' 선을 따라 자른 단면들을 나타낸다.
도 11a 및 도 11b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 장치들을 분리하기 전후를 나타낸다.
도 12a 및 도 12b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 11a 및 도 11b의 VII-VII' 선 및 VIII-VIII' 선을 따라 자른 단면들을 나타낸다.
도 13a 및 도 13b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 장치들을 분리하기 전후를 나타낸다.
도 14a 및 도 14b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 13a 및 도 13b의 IX-IX' 선 및 X-X' 선을 따라 자른 단면들을 나타낸다.
도 15a는 본 발명의 실시예들에 따른 반도체 장치에서 개별적으로 분리된 반도체 칩의 평면도를 나타낸다.
도 15b는 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면이다. 도 2는 도 1의 A 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)은 반도체 집적 회로들이 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역(20)을 포함한다.
반도체 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 반도체 기판(100)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
칩 영역들(10)은 제 1 방향(D1) 및 제 1 방향(D1)에 수직하는 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다.
스크라이브 라인 영역(20)은 제 1 방향(D1)으로 연장되는 복수 개의 제 1 스크라이브 라인 영역들 및 제 1 스크라이브 라인 영역들과 교차하며 제 2 방향(D2)으로 연장되는 복수 개의 제 2 스크라이브 라인 영역들을 포함할 수 있다. 스크라이브 라인 영역(20)은 쏘잉 또는 다이싱 머신(sawing or cutting machine)에 의해 절단되는 컷팅 영역(21, cutting region)과 컷팅 영역(21)과 칩 영역들(10) 사이의 에지 영역들(23; edge regions)을 포함할 수 있다. 에지 영역들(23)은 칩 영역들(10)을 각각 둘러쌀 수 있다.
반도체 기판(100)의 칩 영역들(10)에 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), NAND 플래시 메모리(Flash Memory), 및 RRAM(Resistive Random Access Memory) 등과 같은 반도체 메모리 소자들이 제공될 수 있다. 이와 달리, 칩 영역들(10)에 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, CPU, 또는 DSP 등의 프로세서가 제공될 수도 있다. 또 다른 예로, 반도체 기판(100)의 칩 영역들(10)에 논리합 게이트 또는 논리곱 게이트 등과 같은 반도체 소자들을 포함하는 표준 셀들이 형성될 수 있다. 이에 더하여, 반도체 집적 회로들에 데이터 또는 신호를 입출력하기 위한 칩 패드들(123a) 및 재배선 칩 패드들(141a)이 반도체 기판(100)의 칩 영역들(10)에 배치될 수 있다. 칩 패드들(123a)은 칩 영역들(10) 각각의 가장자리에 배치되거나 중심에 배치될 수 있으며, 재배선 칩 패드들(141a)은 칩 패드들(123a)과 다른 위치에 배치될 수 있다.
반도체 기판(100)의 스크라이브 라인 영역(20)에 공정 모니터링 구조체들(30) 및 테스트 구조체들(40)이 배치될 수 있다. 여기서, 공정 모니터링 구조체들(30)이란, 다양한 반도체 소자 제조 공정들을 수행할 때 정렬 기준으로 사용되는 다양한 형태의 정렬 패턴들, 상하부 패턴들 간의 중첩 상태를 확인하기 위한 오버레이(overlay) 패턴들, 및 패턴들의 두께 및 선폭을 측정하는 측정용 패턴들과 같이 반도체 소자 제조 공정들을 모니터링하기 위한 모니터링 패턴들일 수 있다. 테스트 구조체들(40)이란, 칩 영역들(10)에 형성된 반도체 집적 회로들의 전기적 특성을 평가하기 위해 반도체 집적 회로들과 실질적으로 동일한 구조를 갖는 테스트 소자 그룹들(TEG)을 포함할 수 있다. 테스트 소자 그룹들은 예를 들어 NMOS FET, PMOS FET, 또는 저항(resistor) 등을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 3을 참조하면, 앞서 도 1 및 도 2를 참조하여 설명한 바와 같이, 복수 개의 칩 영역들 및 스크라이브 라인 영역을 포함하는 반도체 기판을 준비한다(S10).
반도체 기판 상에 다양한 반도체 소자 제조 공정들을 수행하여 반도체 집적 회로들, 공정 모니터링 구조체들, 및 테스트 소자 그룹들이 형성될 수 있다(S20). 실시예들에서, 공정 모니터링 구조체들은 반도체 소자 제조 공정들의 기준으로 제공하기 위해 형성되므로, 공정 모니터링 구조체들이 먼저 형성된 후에 반도체 집적 회로들 및 테스트 소자 그룹들이 형성될 수 있다. 즉, 스크라이브 라인 영역에서 테스트 소자 그룹들은 공정 모니터링 구조체들이 형성된 후 남은 공간에 형성될 수 있다.
반도체 집적 회로들 및 테스트 소자 그룹들을 형성한 후, 테스트 소자 그룹들에 대한 테스트 공정이 수행될 수 있다(S30). 테스트 공정시 테스트 패드들을 통해 테스트 구조체에 전기적 신호가 제공될 수 있으며, 테스트 소자 그룹들을 통해 반도체 집적 회로들의 전기적 특성을 평가할 수 있다.
테스트 공정을 수행한 후, 스크라이브 라인 영역의 컷팅 영역을 따라 쏘잉(sawing) 또는 다이싱(dicing) 공정이 수행될 수 있다. 이에 따라, 반도체 집적 회로들이 형성된 반도체 기판의 칩 영역들이 개별적으로 분리될 수 있다(S40).
이어서, 개별적으로 분리된 반도체 칩들 각각에 대한 패키징 공정이 수행될 수 있다(S50).
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 확대한 평면도로서, 반도체 칩들을 분리하기 전후를 나타낸다. 도 5a 내지 도 5h는 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 4a 및 도 4b의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 4a 및 도 5a를 참조하면, 반도체 기판(100)은 복수 개의 칩 영역들(10) 및 스크라이브 라인 영역들(20)을 포함할 수 있으며, 스크라이브 라인 영역들(20)은 중심 부분에 컷팅 영역(21) 및 컷팅 영역(21)과 칩 영역들(10) 사이의 에지 영역들(23)을 포함할 수 있다. 스크라이브 라인 영역(20)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장될 수 있다.
반도체 집적 회로(101)가 칩 영역(10)의 반도체 기판(100) 상에 형성될 수 있다. 반도체 집적 회로(101)는 스위칭 소자들 및 데이터 저장 요소들을 포함하는 메모리 셀 어레이와, MOS FET, 커패시터, 및 저항을 포함하는 로직 소자들을 포함할 수 있다. 반도체 집적 회로(101)는 층간 절연막(103)에 의해 커버될 수 있으며, 층간 절연막(103)은 반도체 기판(100) 전체를 덮을 수 있다. 층간 절연막(103)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막을 포함할 수 있다.
반도체 집적 회로(101)을 형성시, 스크라이브 라인 영역(20) 일부에 복수 개의 테스트 소자 그룹들(도 2의 40 참조)이 동시에 형성될 수 있다. 테스트 소자 그룹들(도 2의 40 참조)은 반도체 집적 회로들(101)을 테스트하기 위해 다양한 테스트 회로들을 포함할 수 있다. 테스트 소자 그룹들은 반도체 집적 회로들(101)과 실질적으로 동일한 구조들을 포함할 수 있다.
하부 절연막(110)이 반도체 기판(100)의 전체를 덮도록 형성될 수 있으며, 적층된 복수 개의 절연막들을 포함할 수 있다. 실시예들에 따르면, 하부 절연막(110)은 실리콘 산화막보다 유전 상수가 낮은 저유전 물질로 형성될 수 있다. 하부 절연막(110)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 다른 예로, 하부 절연막(110)은 다공성(porous) 또는 비다공성일 수 있다. 하부 절연막(110)은 예를 들어, 불순물이 도우프된 실리콘 산화막 계열 물질 또는 저유전율(Low-k)을 갖는 유기폴리머로 형성될 수 있다. 불순물이 도우프된 산화막 계열 물질은 예를 들어, 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등일 수 있다. 저유전율을 갖는 유기폴리머는, 예를 들어, 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 또는 폴리사이드(polycide) 수지 등일 수 있다. 이에 더하여, 하부 절연막(110)은 수직적으로 적층된 절연막들 사이에 각각 배리어막(미도시)이 형성될 수 있으며, 배리어막은 SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다.
내부 배선 구조체(121a, 122a)가 칩 영역(10)의 하부 절연막(110) 내에 형성될 수 있다. 내부 배선 구조체(121a, 122a)는 반도체 집적 회로(101)와 전기적으로 연결될 수 있다. 내부 배선 구조체(121a, 122a)는 금속 배선들(121a) 및 하부 절연막(110)을 관통하여 서로 다른 레벨의 금속 배선들(121a)을 연결하는 금속 비아들(122a)을 포함할 수 있다. 금속 배선들(121a) 및 금속 비아들(122a)은 제 1 금속 물질을 포함할 수 있으며, 예를 들어, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 일 예로, 금속 배선들(121a) 및 금속 비아들(122a)은 구리(Cu)일 수 있다. 금속 배선들(121a) 및 금속 비아들(122a)은 배리어 금속막으로서 TiN, WN, TaN, 또는 TaSiN와 같은 금속 질화물을 포함할 수 있다.
칩 패드(123a)가 최상층의 하부 절연막(110) 상에 배치될 수 있으며, 칩 패드(123a)는 내부 배선 구조체(121a, 122a)를 통해 반도체 집적 회로(101)와 전기적으로 연결될 수 있다. 칩 패드(123a)는 데이터 신호를 송수신하는 데이터 패드들, 커맨드/어드레스 신호를 송수신하는 커맨드/어드레스 패드들, 접지 또는 전원 전압이 인가되는 전원 패드들, 또는 반도체 집적 회로(101)를 테스트하기 위한 패드들일 수 있다. 이러한, 칩 패드(123a)는 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있으며, 예를 들어, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 일 예로, 칩 패드(123a)는 알루미늄(Al)을 포함할 수 있다. 칩 패드(123a)는 배리어 금속막으로서 TiN, WN, TaN, 또는 TaSiN와 같은 금속 질화물을 포함할 수 있다.
에지 영역(23)의 반도체 기판(100) 상에 댐(dam) 구조체(120)가 형성될 수 있다. 댐 구조체(120)는 평면적 관점에서, 각각의 칩 영역들(10)을 둘러싸도록 형성될 수 있다. 댐 구조체(120)는 평면적 관점에서, 링 형상 또는 폐곡선 형상을 가질 수 있다. 댐 구조체(120)는 칩 영역(10)의 내부 배선 구조체(121a, 122a)와 함께 형성될 수 있으며, 하부 절연막(110)을 관통하는 금속 비아들 및 금속 비아들 상의 금속 배선들을 포함할 수 있다.
실시예들에 따르면, 스크라이브 라인 영역(20) 일부에 더미 금속 구조체들(120d) 및 더미 금속 패턴(123b)을 포함하는 공정 모니터링 구조체가 형성될 수 있다. 상세하게, 더미 금속 구조체들(120d)가 스크라이브 라인 영역(20)의 하부 절연막(110) 내에 형성될 수 있으며, 더미 금속 패턴(123b)이 하부 절연막 상에 형성될 수 있다.
더미 금속 구조체들(120d)는 번갈아 적층된 더미 금속 배선들(121b) 및 더미 금속 비아들(122b)을 포함할 수 있다. 더미 금속 배선들(121b)은 스크라이브 라인 영역(20)의 연장 방향과 평행한 라인 형태를 가질 수 있다. 즉, 제 1 방향(D1)으로 연장되는 제 1 스크라이브 라인 영역에서 더미 금속 배선들(121b)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 연장되는 제 2 스크라이브 라인 영역에서 더미 금속 배선들(121b)은 제 2 방향(D2)으로 연장될 수 있다. 더미 금속 비아들(122b)을 서로 다른 레벨의 더미 금속 배선들(121b)을 연결할 수 있다. 더미 금속 구조체들(120d)은 칩 영역(10)의 내부 배선 구조체(121a, 121b)와 동시에 형성될 수 있으며, 제 1 금속 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
더미 금속 패턴(123b)은 더미 금속 구조체들(120d)을 덮을 수 있다. 즉, 더미 금속 패턴(123b)은, 평면적 관점에서, 복수 개의 더미 금속 배선들(121b)과 중첩될 수 있다. 더미 금속 패턴(123b)은 칩 영역(10)의 칩 패드(123a)와 동시에 형성될 수 있으며, 제 2 금속 물질, 예를 들어, 알루미늄(Al)을 포함할 수 있다.
상부 절연막(130)이 반도체 기판(100) 전면에 형성될 수 있으며, 최상층 하부 절연막(110) 상에서 칩 패드(123a) 및 더미 금속 패턴(123b)을 덮을 수 있다. 실시예들에서, 상부 절연막(130)은 하부 절연막(110)에 비해 강도가 큰 절연물질을 포함할 수 있다. 상부 절연막(130)은 하부 절연막(110)보다 유전상수가 큰 절연 물질을 포함할 수 있다. 상부 절연막(130)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상부 절연막(130)은 예를 들어, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), SiCN, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
실시예들에 따르면, 상부 절연막(130)은 복수 개의 절연막들을 포함할 수 있다. 일 예로, 하부 절연막(110) 상에 차례로 적층된 제 1 상부 절연막(131), 제 2 상부 절연막(133), 및 제 3 상부 절연막(135)을 포함할 수 있다. 여기서, 제 2 상부 절연막(133)은 제 1 및 제 3 상부 절연막들(131, 135)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있으며, 제 1 및 제 3 상부 절연막들(131, 135)보다 얇을 수 있다. 제 1 및 제 3 상부 절연막들(131, 135)은 서로 다른 절연 물질로 형성될 수 있으며, 제 3 상부 절연막(135)이 제 1 상부 절연막(131)보다 두꺼울 수 있다. 일 예로, 제 1 상부 절연막(131)은 고밀도플라즈마(HDP) 산화막일 수 있으며, 제 2 상부 절연막(133)은 실리콘 질화막일 수 있으며, 제 3 상부 절연막(135)은 TEOS(TetraEthylOrthoSilicate)막일 수 있다.
도 4a 및 도 5b를 참조하면, 상부 절연막(130)을 패터닝하여 칩 패드들(123a)을 노출시키는 제 1 오프닝들(OP1), 더미 금속 패턴(123b)의 일 부분들을 노출시키는 제 2 오프닝들(OP2), 및 스크라이브 라인 영역(20) 일부에서 하부 절연막(110)을 노출시키는 제 3 오프닝(OP3)이 형성될 수 있다.
제 1 내지 제 3 오프닝들(OP1, OP2, OP3)을 형성하는 것은, 상부 절연막(130) 상에 개구부들을 갖는 제 1 마스크 패턴(MP1)을 형성하는 것, 및 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 상부 절연막(130)의 일부분을 이방성 식각하는 것을 포함할 수 있다. 제 1 내지 제 3 오프닝들(OP1, OP2, OP3)을 형성한 후, 제 1 마스크 패턴(MP1)은 제거될 수 있다.
제 1 오프닝들(OP1)은 각 칩 영역(10)에서 실질적으로 동일한 크기 및 균일한 간격으로 형성될 수 있다. 제 2 오프닝들(OP2)은 더미 금속 패턴(123b)의 폭보다 작은 폭을 가질 수 있으며, 서로 이격되어 형성될 수 있다. 일 예에서, 제 2 오프닝들(OP2)은 사각 형태를 갖는 것으로 도시하였으나, 원형 또는 다각형 형태를 가질 수도 있다.
제 1 내지 제 3 오프닝들(OP1, OP2, OP3)은 동시에 형성되되, 제 3 오프닝(OP3)에서 식각 깊이는 제 1 및 제 2 오프닝들(OP1, OP2)에서 식각 깊이보다 클 수 있다. 즉, 제 3 오프닝(OP3)의 바닥면은 제 1 및 제 3 오프닝들(OP1, OP3)의 바닥면들보다 아래에 위치할 수 있다. 제 3 오프닝(OP3)의 폭은 제 1 및 제 2 오프닝들(OP1, OP3)의 폭과 다를 수 있다.
실시예들에서, 제 3 오프닝(OP3)을 형성함에 따라, 스크라이브 라인 영역(20) 일부에서 하부 및 상부 절연막들(110, 130)의 두께가 감소될 수 있다. 즉, 스크라이브 라인 영역(20) 일부에서 하부 절연막(110)은 제 1 두께(T1)를 갖는 제 1 부분과, 제 1 두께(T1)보다 작은 제 2 두께(T2)를 갖는 제 2 부분을 포함할 수 있다. 여기서, 제 1 부분의 제 1 두께(T1)는 칩 영역(10)에서 하부 절연막(110)의 두께와 실질적으로 동일할 수 있다.
도 4a 및 도 5c를 참조하면, 재배선층(140)이 제 1 내지 제 3 오프닝들(OP1, OP2, OP3)을 갖는 상부 절연막(130) 상에 형성될 수 있다. 재배선층(140)을 형성하는 것은, 제 1 내지 제 3 오프닝들(OP1, OP2, OP3)을 갖는 상부 절연막(130)을 컨포말하게 덮는 금속 씨드막을 형성하는 것 및 금속 씨드막 상에 금속막을 형성하는 것을 포함할 수 있다. 금속 씨드막 및 금속막은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 재배선층(140)은, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 일 예로, 재배선층(140)은 알루미늄(Al)을 포함할 수 있다.
재배선층(140)은 제 1 내지 제 3 오프닝들(OP1, OP2, OP3)의 일 부분들을 채울 수 있으며, 제 1 및 제 2 오프닝들(OP1, OP2) 내에서 칩 패드(123a) 및 더미 금속 패턴(123b)과 접촉할 수 있다.
재배선층(140)을 형성한 후, 재배선층(140) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 칩 패드(123a)의 상부를 덮을 수 있다. 이어서, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 재배선층(140) 재배선층(140)이 식각될 수 있다.
이에 따라, 도 4a 및 도 5d에 도시된 바와 같이, 칩 영역(10)의 제 1 오프닝(OP1) 내에 재배선 칩 패드(141a)가 형성될 수 있다. 재배선 칩 패드(141a)를 형성하는 동안 스크라이브 라인 영역(20)의 상부 절연막(130)의 상면이 노출될 수 있으며, 스크라이브 라인 영역(20)의 제 2 오프닝(OP2) 내에 재배선 정렬 패턴들(141b)이 형성될 수 있다.
재배선 정렬 패턴들(141b)은 제 2 오프닝들(OP2) 내에 각각 형성될 수 있으며, 더미 금속 패턴(123b)과 접촉하는 바닥부 및 제 2 오프닝들(OP2)의 내벽들을 덮는 측벽부들을 포함할 수 있다. 재배선 정렬 패턴들(141b)의 상면은 상부 절연막(130)의 상면보다 낮은 레벨에 위치할 수 있다.
이와 같이 재배선 정렬 패턴들(141b)을 형성함에 따라, 스크라이브 라인 영역(20) 일부에 공정 모니터링 구조체(30)가 형성될 수 있다. 공정 모니터링 구조체(30)는 더미 금속 구조체들(120d), 더미 금속 패턴(123b), 및 재배선 정렬 패턴들(141b)을 포함할 수 있다. 재배선 정렬 패턴들(141b)은 후속하는 반도체 공정들을 수행할 때 정렬 기준으로 사용될 수 있다.
나아가, 재배선 칩 패드(141a) 및 재배선 정렬 패턴들(141b)을 형성하는 동안, 제 3 오프닝(OP3)의 바닥면에서 재배선층(140)은 제거될 수 있으며, 제 3 오프닝(OP3)의 내측벽 상에 재배선 스페이서(141c)가 잔류할 수 있다. 즉, 재배선 스페이서(141c)는 재배선 칩 패드(141a) 및 재배선 정렬 패턴들(141b)과 동일한 금속 물질을 포함할 수 있다. 다른 예로, 제 3 오프닝(OP3) 내에서 재배선층(140)이 완전히 제거되어 제 3 오프닝(OP3)의 내측벽이 노출될 수도 있다.
도 4a 및 도 5e를 참조하면, 칩 영역(10)의 상부 절연막(130) 상에 재배선 칩 패드(141a) 일부를 노출시키는 패시베이션층(153)이 형성될 수 있다. 패시베이션층(153)을 형성하기 전에, 반도체 기판(100) 전면에 균일한 두께로 보호막(151)이 형성될 수 있다.
보호막(151)은, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 패시베이션층(153)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질일 수 있다. 이러한 패시베이션층(153)은 스핀 코팅(spin coating) 공정에 의해 보호막(151) 상에 증착될 수 있으며, 별도의 포토레지스트층의 형성 없이, 노광 공정에 의해 재배선 칩 패드(141a) 상의 보호막(151) 일부 및 스크라이브 라인 영역(20)의 보호막(151) 일부를 노출시키는 패터닝 공정이 수행될 수 있다.
도 4a 및 도 5f를 참조하면, 패시베이션층(153)에 노출된 보호막(151)을 식각하여 재배선 칩 패드(141a)를 노출시킬 수 있다. 스크라이브 라인 영역(20)에서 상부 절연막(130)의 상면 일부 및 제 3 오프닝(OP3)의 바닥면에서 보호막(151)이 제거될 수 있다. 이에 따라, 스크라이브 라인 영역(20) 일부에서 하부 절연막(110)이 노출될 수 있다.
재배선 칩 패드(141a)를 노출시킨 후, 앞서 도 3을 참조하여 설명한 것처럼, 테스트 공정이 수행될 수 있다. 테스트 공정을 수행한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)을 컷팅하는 컷팅 공정이 수행될 수 있다.
상세하게, 도 5g를 참조하면, 레이저(laser)가 반도체 기판(100)의 후면으로 스크라이브 라인 영역(20)의 컷팅 영역(21)을 따라 조사될 수 있다. 이에 따라, 레이저가 조사된 레이저 스팟(spot) 영역(SP)에서 반도체 기판(100) 일부의 물리적 특성이 변화될 수 있다. 일 예로, 레이저가 조사된 레이저 스팟 영역(SP)에서 반도체 기판(100)의 물리적 강도가 약화될 수 있다.
이어서, 도 4b 및 도 5h를 참조하면, 반도체 기판(100)을 박막 테이프(미도시) 상에 위치시킨 후, 박막 테이프가 수평적으로 늘어나도록 힘을 제공함으로써, 반도체 기판(100)이 스크라이브 라인 영역(20)의 컷팅 영역(21)을 따라 컷팅될 수 있다. 이와 달리, 스크라이브 라인 영역(20)의 컷팅 영역(21)을 따라 쏘잉(sawing) 공정을 수행하여 칩 영역들(10)을 개별적으로 분리시킬 수 있다. 여기서, 쏘잉 공정은 쏘잉 휠(sawing wheel) 또는 레이저가 이용될 수 있다.
반도체 기판(100)에 대한 컷팅 공정을 수행함으로써, 개별적으로 분리된 반도체 칩들이 형성될 수 있다. 반도체 칩들 각각은 칩 영역(10) 및 칩 영역(10) 둘레의 에지 영역(23)을 가질 수 있다.
실시예들에 따르면, 반도체 기판(100)의 칩 영역들(10)을 개별적으로 분리할 때, 공정 모니터링 구조체들(30)이 배치되는 부분을 제외하고, 하부 절연막(110)보다 강도가 큰 상부 절연막(130)이 컷팅 영역(21)에 존재하지 않을 수 있다. 이에 따라, 컷팅 공정시 하부 절연막(110)과 상부 절연막(130) 간의 특성 차이에 의해 반도체 기판(100)이 완전히 컷팅되지 않거나, 박막들이 뜯겨지는 현상(peeling)은 방지될 수 있다. 다시 말해, 하부 절연막(110)과 상부 절연막(130) 사이의 계면을 따라 수평적으로 갈라지는 현상은 방지될 수 있다. 또한, 컷팅 영역(21)에서 하부 절연막(110)의 두께가 에지 영역들(23)에서 하부 절연막(110)의 두께보다 얇기 때문에, 반도체 기판(100)에 대한 컷팅 공정이 용이할 수 있다.
실시예들에 따르면, 컷팅 공정시 공정 모니터링 구조체(30)가 컷팅될 수 있다. 상부 절연막(130)이 존재하는 스크라이브 라인 영역(20)에서 재배선 정렬 패턴들(141b) 아래에 더미 금속 구조체들(120d)이 배치되므로, 컷팅 공정을 수행시 더미 금속 구조체들(120d)가 칩 영역들(10)을 향해 크랙(crack)이 전파되는 것을 차단할 수 있다. 이에 따라 반도체 칩들의 신뢰성 및 수율이 향상될 수 있다.
반도체 기판(100)에 대한 컷팅 후, 칩 영역(10) 둘레의 에지 영역(23) 일부에서 잔여 공정 모니터링 구조체(30R)가 잔류할 수 있으며, 에지 영역(23)의 다른 일부에서 하부 절연막(110)은 단차를 가질 수 있다. 다시 말해, 에지 영역(23)에서 하부 절연막(110)은 제 1 두께(T1)를 갖는 제 1 부분과 제 1 두께(T1)보다 작은 제 2 두께(T2)를 갖는 제 2 부분을 포함할 수 있다. 나아가, 상부 절연막(130)은 하부 절연막(110)의 제 1 부분을 덮을 수 있으며, 하부 절연막(110)의 제 2 부분 상에 재배선 스페이서(141c)가 잔류할 수 있다.
도 6a, 도 6b, 및 도 6c는 본 발명의 다양한 실시예들에 따른 반도체 장치의 공정 모니터링 구조체를 나타내는 평면도들이다. 설명의 간략함을 위해, 앞서 도 4a, 도 4b, 및 도 5a 내지 도 5h를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6a를 참조하면, 스크라이브 라인 영역(20) 일부에 공정 모니터링 구조체(30)가 배치될 수 있다. 공정 모니터링 구조체(30)는, 앞서 설명한 것처럼, 더미 금속 구조체들(120d), 더미 금속 패턴(123b), 및 재배선 정렬 패턴들(141b)을 포함할 수 있다. 여기서, 더미 금속 구조체들(120d)은 스크라이브 라인 영역(20)의 연장방향과 나란하게 제 1 방향(D1) 또는 제 2 방향(D2)으로 장축을 갖는 바(bar) 형태를 가질 수 있다. 즉, 더미 금속 구조체들(120d)은 바 형태의 더미 금속 배선들(121b) 및 서로 다른 레벨의 더미 금속 배선들(121b)을 연결하는 더미 금속 비아들(122b)을 포함할 수 있다. 더미 금속 배선들(121b)은 제 1 방향(D1)을 따라 일정 간격으로 이격될 수 있으며, 제 2 방향(D2)을 따라 일정 간격으로 이격될 수 있다.
도 6b를 참조하면, 더미 금속 배선들(121b)은 바 형태를 갖되, 제 1 방향(D1)을 따라 지그재그 형태로 이격되어 배열될 수 있으며, 제 2 방향(D2)을 따라 소정 간격 이격되어 배치될 수 있다.
도 6c를 참조하면, 더미 금속 패턴(123b) 상의 재배선 정렬 패턴들(141b)은 제 1 방향(D1)으로 연장되는 제 1 패턴들 및 제 2 방향(D2)으로 연장되는 제 2 패턴들을 포함할 수 있으며, 제 1 패턴들이 제 2 패턴들과 교차할 수 있다. 이와 달리, 재배선 정렬 패턴들(141b)은 제 1 패턴들을 포함하는 제 1 그룹 및 제 2 패턴들을 포함하며 제 1 그룹과 이격되는 제 2 그룹을 포함할 수도 있다.
이하 본 발명의 다양한 실시예들에 따른 반도체 장치들에 대해 설명하며, 앞서 도 4a, 도 4b, 및 도 5a 내지 도 5h를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7a 및 도 7b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 칩들을 분리하기 전후를 나타낸다. 도 8a 및 도 8b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 7a 및 도 7b의 III-III' 선 및 IV-IV' 선을 따라 자른 단면들을 나타낸다.
도 7a 및 도 8a를 참조하면, 스크라이브 라인 영역(20)에서 공정 모니터링 구조체(30)는 하부 절연막(110) 내의 더미 금속 구조체들(120d) 및 더미 금속 구조체들(120d) 상의 더미 금속 패턴(123b)을 포함할 수 있다. 여기서, 더미 금속 패턴(123b)은 서로 이격되는 정렬 홀들(123h)을 포함할 수 있다. 정렬 홀들(123h)은 사각 형태를 갖거나, 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 정렬 홀들(123h)의 형태 및 배치는 다양하게 변형될 수 있다. 실시예들에서, 더미 금속 패턴(123b)의 정렬 홀들(123h)은 상하부 패턴들 간의 정렬을 확인하기 위한 정렬 기준으로 사용될 수 있다. 이러한 경우, 더미 금속 구조체들(120d)은 더미 금속 패턴(123b)에 형성된 정렬 홀들(123h)과 오버랩되지 않도록 배치될 수 있다.
도 7b 및 도 8b를 참조하면, 앞서 도 5g 및 도 5h를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)을 컷팅함으로써, 반도체 기판(100)이 복수 개의 반도체 칩들로 분리될 수 있다.
반도체 칩들 각각의 에지 영역(23)에 잔여 공정 모니터링 구조체(30R)가 잔류할 수 있다. 여기서, 잔여 공정 모니터링 구조체(30R)는 정렬 홀(123h)을 갖는 더미 금속 패턴(123b)의 일부를 포함할 수 있다.
도 9a 및 도 9b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 칩들을 분리하기 전후를 나타낸다. 도 10a 및 도 10b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 9a 및 도 9b의 V-V' 선 및 VI-VI' 선을 따라 자른 단면들을 나타낸다.
도 9a 및 도 10a를 참조하면, 스크라이브 라인 영역(20)에서 공정 모니터링 구조체(30)는 하부 절연막(110) 내의 더미 금속 구조체들(120d) 및 더미 금속 구조체들(120d) 상의 더미 금속 패턴(123b)을 포함할 수 있다. 실시예들에서, 더미 금속 패턴(123b)은 칩 영역(10)에 형성되는 패턴들의 선폭 및 두께를 측정하기 위한 측정 패턴일 수 있다. 상부 절연막(130)은 더미 금속 패턴(123b) 전면 상에서 실질적으로 균일한 두께를 가질 수 있다.
도 9b 및 도 10b를 참조하면, 앞서 도 5g 및 도 5h를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)을 컷팅함으로써, 반도체 기판(100)이 복수 개의 반도체 칩들로 분리될 수 있다. 컷팅 공정시 공정 모니터링 구조체(30) 또한 함께 컷팅될 수 있으며, 에지 영역(23) 일부에 잔여 공정 모니터링 구조체(30R)가 잔류할 수 있다.
도 11a 및 도 11b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 장치들을 분리하기 전후를 나타낸다. 도 12a 및 도 12b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 11a 및 도 11b의 VII-VII' 선 및 VIII-VIII' 선을 따라 자른 단면들을 나타낸다.
도 11a 및 도 12a를 참조하면, 공정 모니터링 패턴(143c)이 스크라이브 라인 영역(20)의 상부 절연막(130) 상에 배치될 수 있다. 공정 모니터링 패턴(143c)은 후속하는 상하 패턴들 간의 중첩을 확인하기 위한 오버레이(overlay) 패턴일 수 있다. 여기서, 공정 모니터링 패턴(143c)은 앞서 도 5c 및 도 5d를 참조하여 설명된 칩 영역(10)의 재배선 칩 패드(141a)를 형성시, 스크라이브 라인 영역(20) 상의 재배선층(140) 일부를 패터닝하여 형성될 수 있다. 즉, 공정 모니터링 패턴(143c)은 재배선 칩 패드(141a)와 동일한 금속 물질을 포함할 수 있다.
공정 모니터링 패턴(143c)의 둘레에 상부 절연막(130) 및 하부 절연막(110)을 관통하는 제 1 더미 오프닝들(OP2a)이 형성될 수 있으며, 공정 모니터링 패턴(143c)과 제 1 더미 오프닝들(OP2a) 사이에 상부 절연막(130)을 관통하는 제 2 더미 오프닝들(OP2b)이 형성될 수 있다.
제 1 및 제 2 더미 오프닝들(OP2a, OP2b)은, 앞서 도 5b를 참조하여 설명한 것처럼, 칩 영역(10)의 제 1 오프닝들(OP1)과 동시에 형성될 수 있다. 제 1 더미 오프닝들(OP2a)의 폭이 제 2 더미 오프닝들(OP2b)의 폭보다 클 수 있으며, 제 1 더미 오프닝들(OP2a)의 바닥면들이 제 2 더미 오프닝들(OP2b)의 바닥면들보다 낮은 레벨에 위치할 수 있다. 일 예로, 제 1 더미 오프닝들(OP2a)은 하부 절연막(110) 또는 층간 절연막(103)을 노출시킬 수 있으며, 제 2 더미 오프닝들(OP2b)은 하부 절연막(110)을 노출시킬 수 있다. 제 1 더미 오프닝들(OP2a)은, 평면적 관점에서, 공정 모니터링 패턴(143c)을 둘러싸는 폐곡선 형태를 가질 수 있다. 제 2 더미 오프닝들(OP2b)은 제 1 방향(D1) 및 제 2 방향(D2)으로 장축을 갖는 바 형태들을 가질 수 있다.
제 1 더미 오프닝들(OP2a) 내에 제 1 더미 재배선 패턴들(143a)이 형성될 수 있으며, 제 2 더미 오프닝들(OP2b) 내에 제 2 더미 재배선 패턴들(143b)이 형성될 수 있다. 여기서, 제 1 및 제 2 더미 재배선 패턴들은(143a, 143b), 앞서 도 5c 및 도 5d를 참조하여 설명한 것처럼, 칩 영역(10)의 재배선 칩 패드(141a)와 동시에 형성될 수 있다. 즉, 제 1 및 제 2 더미 재배선 패턴들(143a, 143b)은 재배선 칩 패드(141a)와 동일한 금속 물질을 포함할 수 있다.
제 1 더미 재배선 패턴(143a)은 층간 절연막(103)과 접촉하는 바닥부 및 바닥부로부터 제 1 더미 오프닝들(OP2a)의 내벽으로 연장되는 측벽부들을 포함할 수 있다. 제 2 더미 재배선 패턴(143b)은 하부 절연막(110)과 접촉하는 바닥부 및 바닥부로부터 제 2 더미 오프닝들(OP2b)의 내벽으로 연장되는 측벽부들을 포함할 수 있다. 제 1 및 제 2 더미 재배선 패턴은(143a, 143b)의 상면들은 상부 절연막(130)의 상면보다 낮은 레벨에 위치할 수 있다.
제 1 및 제 2 더미 재배선 패턴들(143a, 143b)은 제 1 및 제 2 더미 오프닝들(OP2a, OP2b)의 일부를 채울 수 있다. 제 1 및 제 2 더미 재배선 패턴들(143a, 143b)의 바닥부 및 측벽부들에 의해 정의된 갭 영역은 패시베이션층(153)으로 채워질 수 있다.
도 11b 및 도 12b를 참조하면, 앞서 도 5g 및 도 5h를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)이 컷팅될 수 있다.
반도체 기판(100)에 대한 컷팅 공정시 하부 및 상부 절연막들(110, 130)이 존재하는 부분에서 제 1 더미 재배선 패턴(143a)의 내측으로 컷팅 영역(21)이 휘어질 수도 있다. 즉, 인접하는 반도체 칩들이 비대칭으로 컷팅될 수도 있으며, 반도체 칩의 에지 영역(23) 일부에서 폭이 달라질 수 있다.
실시예들에 따르면, 오버레이 패턴으로 사용되는 공정 모니터링 패턴(143c) 둘레에 상부 절연막(130)을 관통하는 제 1 및 제 2 더미 재배선 패턴들(143a, 143b)이 형성되어 있으므로, 컷팅 영역(21)을 따라 반도체 기판(100)을 컷팅시 제 1 및 제 2 더미 재배선 패턴들(143a, 143b)은 칩 영역(10)으로 전파되는 크랙을 차단할 수 있다.
도 13a 및 도 13b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 평면도들로서, 반도체 장치들을 분리하기 전후를 나타낸다. 도 14a 및 도 14b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 13a 및 도 13b의 IX-IX' 선 및 X-X' 선을 따라 자른 단면들을 나타낸다.
도 13a 및 도 14a를 참조하면, 하부 공정 모니터링 패턴들(123c)이 하부 절연막(110) 상에 형성될 수 있으며, 상부 절연막(130)이 하부 공정 모니터링 패턴들(123c)을 덮을 수 있다. 하부 공정 모니터링 패턴들(123c)은 후속하는 상하 패턴들 간의 중첩을 확인하기 위한 오버레이(overlay) 패턴들일 수 있다. 여기서, 하부 공정 모니터링 패턴들(123c)은 도 5a를 참조하여 설명한 칩 패드들(123a)을 형성시 함께 형성될 수 있다. 즉, 하부 공정 모니터링 패턴들(123c)은 칩 패드들(123a)과 동일한 금속 물질을 포함할 수 있다. 일 예로, 하부 공정 모니터링 패턴들(123c)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되는 바 형태들을 가질 수 있다.
하부 공정 모니터링 패턴들(123c)의 둘레에 상부 절연막(130) 및 하부 절연막(110)을 관통하는 제 1 더미 오프닝들(OP2a)이 형성될 수 있다. 하부 공정 모니터링 패턴들(123c) 사이에 상부 절연막(130)을 관통하는 제 2 더미 오프닝(OP2b)이 형성될 수 있다. 여기서, 제 1 더미 오프닝들(OP2a)의 폭이 제 2 더미 오프닝들(OP2b)의 폭보다 클 수 있다. 제 1 및 제 2 더미 오프닝들(OP2a, OP2b)은, 앞서 도 5b를 참조하여 설명한 것처럼, 칩 영역(10)의 제 1 오프닝들(OP1)과 동시에 형성될 수 있다.
제 1 더미 오프닝들(OP2a) 내에 제 1 더미 재배선 패턴들(143a)이 형성될 수 있으며, 제 2 더미 오프닝들(OP2b) 내에 제 2 더미 재배선 패턴들(143b)이 형성될 수 있다. 여기서, 제 1 및 제 2 더미 재배선 패턴들(143a, 143b)은, 앞서 도 5c 및 도 5d를 참조하여 설명한 것처럼, 칩 영역(10)의 재배선 칩 패드(141a)와 동시에 형성될 수 있다. 즉, 제 1 및 제 2 더미 재배선 패턴들(143a, 143b)은 재배선 칩 패드(141a)와 동일한 금속 물질을 포함할 수 있다. 제 1 및 제 2 더미 재배선 패턴들(143a, 143b)이 형성된 제 1 및 제 2 더미 오프닝들(OP2a, OP2b)은 패시베이션층(153)으로 채워질 수 있다.
도 13b 및 도 14b를 참조하면, 앞서 도 5g 및 도 5h를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)의 컷팅 영역(21)을 따라 반도체 기판(100)을 컷팅함으로써, 반도체 기판(100)이 복수 개의 반도체 칩들로 분리될 수 있다.
반도체 기판(100)을 컷팅시 제 1 더미 재배선 패턴들(143a)은 칩 영역(10)으로 전파되는 크랙을 차단할 수 있으며, 상부 절연막(130)과 하부 절연막(110) 사이에 갈라짐이 칩 영역(10)으로 전파되는 것을 차단할 수 있다.
도 15a는 본 발명의 실시예들에 따른 반도체 장치에서 개별적으로 분리된 반도체 칩의 평면도를 나타낸다. 도 15b는 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다.
도 15a를 참조하면, 개별적으로 분리된 반도체 칩(200)은 칩 영역(10) 및 칩 영역(10) 둘레의 에지 영역(23)을 포함할 수 있다. 에지 영역(23) 일부에서 잔여 공정 모니터링 구조체(30R)가 잔류할 수 있으며, 에지 영역(23)의 다른 일부에서 상부 및 하부 절연막들(110, 130)에 형성된 제 3 오프닝(OP3)의 일부가 잔류할 수 있다. 즉, 반도체 칩(200)의 에지 영역(23)에서 하부 절연막(110)은 단차를 가질 수 있다. 잔여 공정 모니터링 구조체(30R)는 앞서 설명한 바와 같이, 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장되는 더미 금속 구조체들의 일부를 포함할 수 있다.
도 15b를 참조하면, 반도체 패키지(1000)는 반도체 칩(200), 패키지 기판(500), 외부 접속 단자들(550), 및 몰딩막(570)을 포함할 수 있다. 실시예들에 따르면, 앞서 설명된 제조 방법들에 의해 형성된 반도체 칩(200)가 패키지 기판(500) 상에 실장될 수 있다.
반도체 칩(200)은, 앞서 설명한 바와 같이, 패시베이션층(153)에 의해 노출된 재배선 칩 패드들(141a)을 포함할 수 있다. 재배선 칩 패드들(141a)은 데이터 신호들을 입출력하는 데이터 패드들, 커맨드 신호들 및 어드레스 신호들을 입출력하는 커맨드/어드레스 패드들, 및 접지 및 전원 전압이 인가되는 전원 패드 및 접지 패드를 포함할 수 있다.
패키지 기판(500)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판 등일 수 있다. 패키지 기판(500)은 그 내부에 내부 배선들이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합일 수 있다.
패키지 기판(500)은 서로 대향하는 상면 및 하면을 가지며, 본딩 패드들(510), 내부 배선들(ICL) 및 외부 접속 패드들(520)을 포함한다. 본딩 패드들(510)은 패키지 기판(500)의 상면에 배열될 수 있으며, 외부 접속 패드들(520)은 패키지 기판(500)의 하면에 배열될 수 있다. 패키지 기판(500)의 상면 중심에 반도체 칩(200)이 배치될 수 있으며, 반도체 칩(200)과 패키지 기판(500) 사이에 접착층(515)이 제공될 수 있다.
본딩 패드들(510)은 와이어(W)를 통해 반도체 칩(200)의 재배선 칩 패드들(141a)과 연결될 수 있다. 외부 접속 패드들(520)은 내부 배선들(ICL)을 통해 본딩 패드들(510)과 연결될 수 있다.
몰딩막(570)은 패키지 기판(500)의 상면에서 반도체 장치(200)를 덮을 수 있다. 몰딩막(570)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
외부 접속 단자들(550)은 패키지 기판(500) 하면의 외부 접속 패드들(520)에 부착될 수 있다. 이러한 반도체 패키지(1000)는 외부 접속 단자들(550)을 통해 외부 전자 장치들과 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 하부 절연막들;
    상기 칩 영역에서 상기 하부 절연막들 상에 배치된 칩 패드;
    상기 에지 영역의 일부에 제공되는 공정 모니터링 구조체로서,
    상기 하부 절연막들 상에서 상기 공정 모니터링 구조체를 덮되, 상기 공정 모니터링 구조체와 이격되며 상기 에지 영역의 상기 하부 절연막의 일부분을 노출시키는 제 1 오프닝을 갖는 상부 절연막;
    상기 칩 영역의 상기 상부 절연막을 관통하며 상기 칩 패드와 연결되는 재배선 칩 패드; 및
    상기 제1 오프닝의 내벽 상의 재배선 스페이서를 포함하되,
    상기 공정 모니터링 구조체는:
    상기 하부 절연막들 내에서 서로 이격되어 배치되는 더미 금속 구조체들;
    상기 더미 금속 구조체들을 덮는 더미 금속 패턴; 및
    상기 상부 절연막을 관통하며 상기 더미 금속 패턴과 접촉하는 재배선 정렬 패턴을 포함하고
    상기 재배선 스페이서는 상기 재배선 칩 패드 및 상기 재배선 정렬 패턴과 동일한 금속 물질을 포함하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 더미 금속 구조체들은 일 방향을 따라 연장되며 적층된 더미 금속 배선들 및 상기 금속 배선들 사이에 연결된 더미 금속 비아들을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 더미 금속 패턴은, 평면적 관점에서, 상기 더미 금속 구조체들과 중첩되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 더미 금속 패턴은 서로 이격되는 정렬 홀들을 갖되, 상기 정렬 홀들은 상기 상부 절연막으로 채워지는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 상부 절연막은 상기 공정 모니터링 구조체와 이격되어 상기 에지 영역에서 상기 하부 절연막의 일부분을 노출시키는 제 2 오프닝을 갖는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 칩 영역에서 상기 하부 절연막은 제 1 두께를 갖고, 상기 오프닝에 의해 노출된 상기 하부 절연막의 상기 일부분은 상기 제 1 두께보다 작은 제 2 두께를 갖는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 하부 절연막은 상기 상부 절연막보다 낮은 유전 상수를 갖는 유전물질을 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 더미 금속 구조체들은 제 1 금속 물질을 포함하고, 상기 더미 금속 패턴은 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 상부 절연막은 상기 칩 패드를 덮는 제 1 상부 절연막, 상기 제 1 상부 절연막 상에 적층된 제 2 및 제 3 상부 절연막들을 포함하되, 상기 제 2 절연막은 상기 제 1 및 제 3 상부 절연막들과 다른 절연 물질을 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 칩 영역의 상기 반도체 기판 상에 제공된 반도체 집적 회로; 및
    상기 칩 영역의 상기 하부 절연막들 내에 배치되며, 상기 반도체 집적 회로들과 상기 칩 패드를 연결하는 금속 배선들 및 금속 비아들을 더 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 칩 영역의 상기 상부 절연막 상에 배치되어, 상기 재배선 칩 패드의 일부를 노출시키는 패시베이션층을 더 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 패시베이션층은 상기 에지 영역으로 연장되어 상기 공정 모니터링 구조체를 덮는 반도체 장치.
  14. 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 하부 절연막;
    상기 칩 영역에서 상기 하부 절연막 상에 배치된 칩 패드;
    상기 하부 절연막 상의 상부 절연막;
    상기 칩 영역에서 상기 상부 절연막을 관통하여 상기 칩 패드와 연결되는 재배선 칩 패드;
    상기 에지 영역에서 상기 상부 절연막 상에 배치된 공정 모니터링 패턴; 및
    상기 에지 영역에서 상기 상부 절연막 및 상기 하부 절연막을 관통하는 더미 재배선 패턴들을 포함하되,
    상기 더미 재배선 패턴들은, 평면적 관점에서, 상기 공정 모니터링 패턴 둘레에 배치되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 더미 재배선 패턴들은:
    제 1 폭을 가지며, 평면적 관점에서, 상기 공정 모니터링 패턴을 둘러싸는 제 1 더미 재배선 패턴들; 및
    상기 제 1 더미 재배선 패턴들과 상기 공정 모니터링 패턴 사이에 배치되며, 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 더미 재배선 패턴들을 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 더미 재배선 패턴들의 바닥면들은 상기 제 2 더미 재배선 패턴들의 바닥면들보다 낮은 레벨에 위치하는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 더미 재배선 패턴들은 상기 하부 절연막과 접촉하는 바닥부 및 상기 바닥부로부터 연장되는 측벽부들을 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 칩 영역의 상기 상부 절연막 상에 배치되어, 상기 재배선 칩 패드의 일부를 노출시키는 패시베이션층을 더 포함하되,
    상기 패시베이션층은 상기 에지 영역으로 연장되어 상기 더미 재배선 패턴들의 상기 바닥부 및 상기 측벽부들에 의해 정의된 갭 영역을 채우는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 공정 모니터링 패턴은 상기 상부 절연막 상에 배치되되, 상기 재배선 칩 패드와 동일한 금속 물질을 포함하는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 공정 모니터링 패턴은 상기 하부 절연막 상에 배치되며, 상기 칩 패드와 동일한 금속 물질을 포함하는 반도체 장치.

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