KR20080070215A - 정렬 마크 및 이의 제조 방법 - Google Patents
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Abstract
정렬 마크가 제공된다. 상기 정렬 마크는 이격되어 위치되는 제1 및 제2 하부 정렬 패턴들을 구비한다. 상기 제1 및 제2 하부 정렬 패턴들과 중첩되는 상부 정렬 패턴이 제공된다. 상기 정렬 마크의 제조 방법 또한 제공된다.
정렬마크, 위상차
Description
도 1은 종래의 정렬 마크를 사용하여 반도체 소자를 제조하는 과정을 설명하기 위한 공정 단면도이다.
도 2 내지 도5는 본 발명의 일 실시예에 따른 정렬 마크의 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 정렬 마크 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 광산란 방지 패턴을 구비하는 정렬 마크 및 이의 제조 방법에 관한 것이다.
반도체 집적회로 소자의 제조 공정은 사진 공정과 식각 공정을 반복하면서 서로 여러 개의 패턴층들을 반도체 기판 상에 적층하는 과정이라 할 수 있다. 상술한 제조 공정은 반도체 기판에 이미 형성된 하부 패턴 상에 상부 패턴을 형성하는 경우에 양 패턴층 사이의 정확한 정렬을 요구한다. 상기 반도체 집적회로 소자의 제조 공정에서는 상기 하부 패턴을 형성하는 동안에 상기 상, 하부 패턴들 사이의 정렬을 위한 정렬 마크를 형성한다. 상기 상부 패턴을 형성하기 위한 노광 공정에 서 상기 정렬 마크는 노광 장비에 설치된 센서에 의해 인식될 수 있다. 그 결과, 상기 상, 하부 패턴들 사이의 정렬이 가능하다. 또한, 상기 정렬 마크는 상기 노광 공정을 수행한 후에 상기 상, 하부 패턴들 사이의 정렬정도 즉, 중첩도를 측정하기 위한 용도로 사용될 수 있다.
도 1은 종래의 정렬 마크를 사용하여 반도체 소자를 제조하는 과정을 설명하기 위한 공정 단면도이다. 도 1에서 있어서, 참조 번호"C" 및 "S"로 표시된 부분들은 각각 메인 칩 영역 및 스크라이브 영역을 나타낸다.
도 1을 참조하면, 반도체 기판(10)상에 하부 층간절연막(20)을 형성한다. 상기 메인 칩 영역(C)의 하부 층간절연막(20) 내에 하부 배선(22)이 형성될 수 있다. 상기 하부 층간절연막(20)을 갖는 반도체 기판(10) 상에 중간 층간절연막(30)을 형성할 수 있다. 상기 메인 칩 영역(C)의 중간 층간절연막(30)을 관통하는 비아홀(32) 및 상기 메인 칩 영역(C)의 중간 층간절연막(30) 내에 위치되며 상기 비아홀(32)의 상부를 가로지르는 트렌치(34)를 형성할 수 있다. 상기 비아홀(32) 및 상기 트렌치(34) 내에 상부 배선(36)을 형성한다. 상기 상부 배선(36)은 구리막으로 형성될 수 있다.
한편, 상기 스크라이브 영역(S)의 상기 중간 층간절연막(30) 내에 정렬 마크들(38)을 형성한다. 상기 정렬 마크들(38)은 상기 중간 층간절연막(30)의 상부 영역 내에 위치되도록 형성된다. 상기 정렬 마크들(38)은 상기 상부 배선(36)과 동일한 물질막, 예를 들어, 구리막으로 형성될 수 있다.
상기 중간 층간절연막(30)을 갖는 반도체 기판(10) 상에 상부 층간절연 막(40)을 형성할 수 있다. 상기 상부 층간절연막(40) 상에 포토레지스트막(PR1)을 형성하고. 상기 포토레지스트막(PR1)에 대한 노광 공정을 실시하기에 앞서, 상기 상부 층간절연막(40) 내에 형성될 회로 패턴을 구비하는 레티클(미도시)과 상기 상부 배선(36) 사이의 정렬 공정을 실시한다. 상기 정렬 공정은 상기 정렬 마크들(38)에 광을 조사하여 상기 정렬 마크들(38)에 반사된 광을 이용하여 상기 반도체 기판(10)을 정렬시키는 공정이다. 상기 정렬 마크들(38)의 상부면 및 측벽에 반사되는 제1 광들은 상기 노광 장비의 센서(미도시)를 통해 감지되고, 상기 제1 광들은 전기적 신호로 변환될 수 있다. 그러나, 도 1에 도시된 바와 같이, 상기 정렬 마크들(38) 및 상기 하부 층간절연막(20)의 상부면 사이로 입사된 제2 광(A)은 수회에 걸친 반사를 거쳐 감지될 수 있다. 이 경우에, 상기 제2 광(A)은 상기 제1 광들에 비해 긴 경로(path)를 가져 다른 위상차를 가짐과 아울러서 산란된다. 그 결과, 상기 제2 광(A)은 상기 제1 광들에 간섭을 하게 되어 상기 전기적인 신호의 강도는 저하된다. 결론적으로, 상기 정렬 마크들(38)의 형상을 인식함에 있어서 불량이 유발되어, 상기 레티클과 상기 상부 배선(36) 사이에 오정렬이 발생된다.
본 발명이 이루고자 하는 기술적 과제는 정렬 공정의 정확성을 향상시키는 정렬 마크를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 정렬 공정의 정확성을 향상시키는 정렬 마크의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 정렬 마크가 제공된다. 상기 정렬 마크는 이격되어 위치되는 제1 및 제2 하부 정렬 패턴들을 구비한다. 상기 제1 및 제2 하부 정렬 패턴들과 중첩되는 상부 정렬 패턴이 제공된다.
본 발명의 몇몇 실시예에서, 상기 상부 정렬 패턴의 측벽들은 상기 제1 및 제2 하부 정렬 패턴들의 측벽들 중 대향하는 내측벽들의 반대측에 위치하는 외측벽들에 정렬될 수 있다.
다른 실시예들에서, 상기 금속막은 구리막 또는 텅스텐막일 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 정렬 마크의 제조 방법이 제공된다. 상기 정렬 마크의 제조 방법은 메인 칩 영역 및 스크라이브 영역을 갖는 반도체 기판을 제공하는 것을 구비한다. 상기 반도체 기판 상에 하부 및 상부 층간절연막들을 차례로 형성한다. 상기 스크라이브 영역 내의 상부 층간절연막을 패터닝하여 상기 상부 층간절연막을 관통하는 상기 제1 및 제2 개구부를 형성한다. 상기 제1 및 제2 개구부들은 서로 이격되어 형성된다. 상기 상부 층간절연막을 패터닝하여 상기 상부 층간절연막 내에 상기 제1 및 제2 개구부와 중첩되는 제3 개구부를 형성한다. 상기 제1 내지 제3 개구부 내에 금속막을 채워 정렬 마크를 형성한다.
본 발명의 몇몇 실시예에서, 상기 제3 개구부의 프로파일들은 상기 제1 및 제2 개구부들 프로파일들 중 대향하는 내측 프로파일들의 반대측에 위치하는 외측 프로파일들과 정렬되도록 형성될 수 있다.
다른 실시예들에서, 상기 정렬 마크를 형성하는 것은 상기 제1 내지 제3 개구부를 갖는 반도체 기판 상에 금속막을 형성하는 것을 구비할 수 있다. 상기 상부 층간절연막의 상부면이 노출되도록 상기 금속막을 평탄화할 수 있다.
또 다른 실시예들에서, 상기 상부 층간절연막을 형성하기 전에, 상기 메인 칩 영역의 하부 층간 절연막 내에 하부 배선을 형성하는 것을 더 포함할 수 있다. 싱기 제1 및 제2 개구부들을 형성하는 동안에 상기 메인 칩 영역의 상부 층간절연막을 패터닝하여 상기 하부 배선을 노출시키는 비아홀을 형성할 수 있다. 상기 제3 개구부를 형성하는 동안에 상기 상부 층간절연막을 패터닝하여 상기 비아홀의 상부를 가로지르는 트렌치를 형성할 수 있다. 상기 정렬 마크를 형성하는 동안에 상기 비아홀 및 상기 트렌치 내에 금속막을 채워 상부 배선을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
먼저, 도 2 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 정렬 마크의 제조 방법에 대하여 설명한다. 도 2 내지 도 5에서 있어서, 참조 번호"C" 및 "S"로 표시된 부분들은 각각 메인 칩 영역 및 스크라이브 영역을 나타낸다.
도 2를 참조하면, 반도체 기판(100) 상에 하부 층간절연막(120)을 형성한다. 상기 하부 층간절연막(120)은 실리콘 산화막으로 형성될 수 있다. 상기 메인 칩 영역(C) 내의 하부 층간절연막(120) 내에 하부 배선(122)을 형성할 수 있다. 상기 하부 배선(122)은 공지의 다마신(damascene) 공정을 사용하여 형성될 수 있다. 다른 실시예에서, 상기 하부 배선(122)은 패터닝 공정을 사용하여 상기 반도체 기판(100)상에 형성되고, 이후에 상기 하부 배선(122)을 덮는 하부 층간절연막(120)이 형성될 수 있다. 이어서, 상기 하부 층간절연막(120) 상에 상부 층간절연막(130)을 형성한다. 상기 상부 층간절연막(130)은 실리콘 산화막으로 형성될 수 있다.
상기 메인 칩 영역(C) 및 상기 스크라이브 영역(S)의 상부 층간절연막(130) 상에 소정 영역들을 노출시키는 제1 마스크 패턴(M1)을 형성할 수 있다. 상기 제1 마스크 패턴(M1)은 포토레지스트막 또는 실리콘 질화막으로 형성될 수 있다. 상기 제1 마스크 패턴(M1)을 식각 마스크로 사용하여 상기 상부 층간절연막(130)을 식각한다. 그 결과, 상기 메인 칩 영역(C) 내의 상부 층간절연막(130) 내에 상기 하부 배선(122)을 노출시키는 비아홀(132)이 형성될 수 있다. 아울러, 상기 스크라이브 영역(S) 내의 상기 상부 층간절연막(130)을 관통하여 상기 하부 층간절연막(120)의 상부면이 노출되는 제1 및 제2 개구부들(134a, 134b)을 형성한다. 상기 제1 및 제2 개구부들(134a, 134b)은 서로 이격되어 위치될 수 있다. 상기 반도체 기판(100)의 상면을 바라볼 경우에, 상기 제1 및 제2 개구부들(134a, 134b)은 라인 형상을 가질 수 있으며, 이에 제한되지 않고, 다양한 형상을 가질 수 있다.
도 3을 참조하면, 상기 제1 마스크 패턴(M1)을 제거한 후에, 상기 메인 칩 영역(C) 및 상기 스크라이브 영역(S)의 상부 층간절연막(130) 상에 각각 상기 비아홀(132)의 상부를 가로지르는 제1 오프닝 및 상기 제1 및 제2 개구부들(134a, 134b)과 중첩되는 제2 오프닝을 갖는 제2 마스크 패턴(M2)을 형성할 수 있다. 상기 제2 마스크 패턴(M2)은 포토레스트막 또는 실리콘 질화막으로 형성될 수 있다. 상기 제2 마스크 패턴(M2)을 식각 마스크로 사용하여 상기 상부 층간절연막(130)을 일정 깊이만큼 부분적으로 식각한다. 그 결과, 상기 메인 칩 영역(C) 내의 상부 층간절연막(130) 내에 상기 비아홀(132)의 상부를 가로지르는 트렌치(136)가 형성될 수 있다. 아울러, 상기 스크라이브 영역(S) 내의 상부 층간절연막(130) 내의 상기 제1 및 제2 개구부들(134a, 134b)과 중첩되는 제3 개구부들(138)을 형성한다. 상기 제3 개구부들(138)은 상기 제1 및 제2 개구부들(134a, 134b)의 프로파일들(profiles) 중 대향하는 내측 프로파일들의 반대측에 위치하는 외측 프로파일들과 정렬되는 프로파일들을 갖도록 형성될 수 있다. 한편, 상기 트렌치(136) 및 상기 제3 개구부들(138)의 형성 깊이를 조절하기 위해, 식각 저지막을 이용하여 식각 깊이를 조절할 수 있다. 구체적으로, 상기 트렌치(136) 및 상기 제3 개구부들(138)이 형성될 위치의 하부에 식각 저지막(미도시)이 상기 상부 층간절연막(130) 내에 형성되어 상기 식각 저지막을 종점(end point)으로 채택할 수 있다.
도 4를 참조하면, 상기 제2 마스크 패턴(M2)을 제거한 후에, 상기 비아홀(132) 및 상기 트렌치(136)와 아울러서 상기 제1 내지 제3 개구부들(134a, 134b, 138)을 갖는 반도체 기판(100) 상에 금속막을 형성한다. 상기 금속막은 구리막, 텡스텐막 또는 알루미늄막으로 형성될 수 있다. 상기 금속막은 스퍼터링(sputtering) 공정을 이용하거나, 전기도금(electroplating) 공정을 이용하여 형성될 수 있다. 상기 금속막과 상기 상부 층간절연막(130) 사이에 확산방지막(미도시)이 추가로 형성될 수 있다.
상기 상부 층간절연막(130)을 노출시키도록 상기 금속막을 평탄화시킨다. 상기 금속막의 평탄화 공정은 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etchback) 공정일 수 있다. 그 결과, 상기 비아홀(132) 및 상기 트렌치(136) 내에 상기 하부 배선(122)과 전기적으로 연결되는 상부 배선(140)이 형성될 수 있다. 아울러, 상기 제1 및 제2 개구부들(134a, 134b) 내에 각각 제1 및 제2 하부 정렬 패턴들(142a, 142b)이 형성되고, 상기 제3 개구부들(138) 내에 상부 정렬 패턴들(144)이 형성된다. 따라서, 상기 제1 및 제2 하부 정렬 패턴들(142a, 142b) 및 상기 상부 정렬 패턴들(144)을 구비하는 정렬 마크들(146)이 형성된다. 본 실시예에서는 상기 상부 배선(140) 및 상기 정렬 마크들(146)을 형성하는 방법을 비아 퍼스트(via first)법으로 설명하였다. 그러나, 본 발명의 사상이 이에 한정되는 것은 아니며 상기 상부 배선(140) 및 상기 정렬 마크들(146)은 트렌치 퍼스트(trench first)법 등의 다양한 방법에 의해 제조되어질 수 있다.
도 5를 참조하면, 상기 상부 배선(140) 및 상기 정렬 마크들(146)을 갖는 반 도체 기판(100) 상에 절연막(150)을 형성할 수 있다. 이어서, 상기 절연막(150) 상에 포토레지스트막(PR2)을 형성할 수 있다. 상기 포토레지스트막(PR2)에 대하여 노광 공정을 수행하기에 앞서 정렬 공정을 실시한다.
이하, 도 5를 참조하여, 본 발명의 일 실시예에 따른 정렬 마크에 대하여 설명한다.
도 5를 참조하면, 반도체 기판(100) 상에 하부 층간절연막(120)이 제공된다. 상기 메인 칩 영역(C)의 상기 하부 층간절연막(120) 내에 하부 배선(122)이 제공될 수 있다. 상기 하부 층간절연막(120) 상에 상부 층간절연막(130)이 제공된다.
상기 메인 칩 영역(C)의 상기 상부 층간절연막(130) 내에 상기 하부 배선(122)과 전기적으로 연결되는 상부 배선(140)이 배치될 수 있다. 상기 상부 배선(140)은 상기 상부 층간절연막(130) 내에 위치된 비아홀(132) 및 상기 비아홀(132)의 상부를 가로지르는 트렌치(136) 내에 배치될 수 있다. 상기 상부 배선(140)은 금속막 예를 들어, 구리막, 텅스텐막 또는 알루미늄막일 수 있다. 또한, 상기 스크라이브 영역(S) 내의 상기 상부 층간절연막(130) 내에 정렬 마크들(146)이 배치된다. 상기 정렬 마크들(146)은 상기 스크라이브 영역(S) 내의 하부 층간절연막(120)의 상부면으로부터 소정의 높이를 가지며 서로 이격된 제1 및 제2 하부 정렬 패턴들(142a, 142b)과 아울러서 상기 제1 및 제2 하부 정렬 패턴들(142a, 142b)과 중첩되는 상부 정렬 패턴들(144)을 구비한다. 상기 반도체 기판(100)의 상면을 바라볼 경우에 상기 제1 및 제2 하부 정렬 패턴들(142a, 142b)은 라인 형상을 가짐과 아울러서 다양한 형상을 가질 수 있다. 그리고 상기 상부 정렬 패턴들(144) 은 상기 제1 및 제2 하부 정렬 패턴들(142a, 142b)의 측벽들 중 대향하는 내측벽들의 반대측에 위치하는 외측벽들에 정렬되는 측벽들을 가질 수 있다. 상기 측벽들이 동일 수직면 상에 배치되어 상기 정렬 마크들(146)의 측벽으로 입사되는 광의 경로가 증가되는 것을 방지할 수 있다.
상기 상부 배선(140) 및 상기 정렬 마크들(146)을 반도체 기판(100) 상에 절연막(150) 및 포토레지스트막(PR2)이 차례로 적층될 수 있다.
상술한 본 발명에 따른 상기 정렬 마크들(146)을 사용하여 정렬 공정을 진행하는 경우에, 제1 광들은 상기 상부 정렬 패턴들(144)에 입사될 수 있고, 제2 광(B)은 상기 제1 및 제2 하부 정렬 패턴들(142a, 142b)에 입사될 수 있다. 상기 제1 및 제2 하부 정렬 패턴들(142a, 142b)은 상기 상부 정렬 패턴들(144)과 상기 하부 층간절연막(120)의 상부면 사이로 상기 제2 광(B)이 입사되는 것을 방지할 수 있다. 상기 제2 광(B)은 상기 제1 및 제2 하부 정렬 패턴들(142a, 142b)의 외측벽들에 반사될 수 있다. 그 결과, 종래의 상부 정렬 패턴들(144)만으로 구성된 정렬 마크들에 비하여 상기 제2 광(B)은 단축된 경로를 가질 수 있음과 아울러서 상기 제1 광과 일정한 위상차를 가진다. 아울러, 상기 제2 광의 경로가 단축되어 산란되는 광을 최소화하고, 상기 정렬 마크들(146)에 반사되는 광들의 세기가 증가됨으로써 상기 제2 광은 증가된 전기적인 신호의 세기로 변환될 수 있다. 결론적으로, 레티클과 상기 상부 배선(140) 사이의 정렬 정확도가 향상될 수 있다.
상술한 바와 같이 본 발명에 따르면, 정렬 마크는 층간절연막의 하부 영역 내에 이격되어 위치되는 하부 정렬 패턴들 및 상기 층간절연막의 상부 영역 내에 상기 하부 정렬 패턴들과 중첩되는 상부 정렬 패턴을 구비한다. 상기 정렬 마크를 사용하여 정렬 공정을 수행하는 경우에 상기 하부 정렬 패턴에 입사되는 광들은 단축된 경로 거리로 반사될 수 있다. 그 결과, 상기 정렬 마크에 반사되는 광들의 위상차가 일정하고, 산란되는 광을 최소화함으로써 변환되는 전기적인 신호의 세기가 증가될 수 있다. 따라서, 정렬 공정의 정확도를 향상시킬 수 있다.
Claims (8)
- 이격되어 위치되는 제1 및 제2 하부 정렬 패턴들; 및상기 제1 및 제2 하부 정렬 패턴들과 중첩되는 상부 정렬 패턴을 구비하는 정렬 마크.
- 제 1 항에 있어서,상기 상부 정렬 패턴의 측벽들은 상기 제1 및 제2 하부 정렬 패턴들의 측벽들 중 대향하는 내측벽들의 반대측에 위치하는 외측벽들에 정렬되는 정렬 마크.
- 제 1 항에 있어서,상기 금속막은 구리막 또는 텅스텐막인 정렬 마크.
- 메인 칩 영역 및 스크라이브 영역을 갖는 반도체 기판을 제공하고,상기 반도체 기판 상에 하부 및 상부 층간절연막들을 차례로 형성하고,상기 스크라이브 영역 내의 상부 층간절연막을 패터닝하여 상기 상부 층간절연막을 관통하는 상기 제1 및 제2 개구부를 형성하되, 상기 제1 및 제2 개구부들은 서로 이격되어 형성되고,상기 상부 층간절연막을 패터닝하여 상기 상부 층간절연막 내에 상기 제1 및 제2 개구부와 중첩되는 제3 개구부를 형성하고,상기 제1 내지 제3 개구부 내에 금속막을 채워 정렬 마크를 형성하는 것을 포함하는 정렬 마크의 제조 방법.
- 제 4 항에 있어서,상기 제3 개구부의 프로파일들은 상기 제1 및 제2 개구부들의 프로파일들 중 대향하는 내측 프로파일들의 반대측에 위치하는 외측 프로파일들과 정렬되도록 형성되는 정렬 마크의 제조 방법.
- 제 4 항에 있어서, 상기 정렬 마크를 형성하는 것은상기 제1 내지 제3 개구부를 갖는 반도체 기판 상에 금속막을 형성하고,상기 상부 층간절연막의 상부면이 노출되도록 상기 금속막을 평탄화하는 것을 포함하는 정렬 마크의 제조 방법.
- 제 4 항에 있어서,상기 금속막은 구리막 또는 텅스텐막으로 형성되는 정렬 마크의 제조 방법.
- 제 4 항에 있어서,상기 상부 층간절연막을 형성하기 전에, 상기 메인 칩 영역의 하부 층간 절연막 내에 하부 배선을 형성하고,싱기 제1 및 제2 개구부들을 형성하는 동안에 상기 메인 칩 영역의 상부 층 간절연막을 패터닝하여 상기 하부 배선을 노출시키는 비아홀을 형성하고,상기 제3 개구부를 형성하는 동안에 상기 상부 층간절연막을 패터닝하여 상기 비아홀의 상부를 가로지르는 트렌치를 형성하고,상기 정렬 마크를 형성하는 동안에 상기 비아홀 및 상기 트렌치 내에 금속막을 채워 상부 배선을 형성하는 것을 더 포함하는 정렬 마크의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020070007943A KR20080070215A (ko) | 2007-01-25 | 2007-01-25 | 정렬 마크 및 이의 제조 방법 |
Applications Claiming Priority (1)
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| KR1020070007943A KR20080070215A (ko) | 2007-01-25 | 2007-01-25 | 정렬 마크 및 이의 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20080070215A true KR20080070215A (ko) | 2008-07-30 |
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ID=39823019
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| KR1020070007943A KR20080070215A (ko) | 2007-01-25 | 2007-01-25 | 정렬 마크 및 이의 제조 방법 |
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| KR (1) | KR20080070215A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106919015A (zh) * | 2015-12-25 | 2017-07-04 | 株洲南车时代电气股份有限公司 | 一种半导体器件制作光刻对准方法 |
| US11139199B2 (en) | 2018-08-17 | 2021-10-05 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
2007
- 2007-01-25 KR KR1020070007943A patent/KR20080070215A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106919015A (zh) * | 2015-12-25 | 2017-07-04 | 株洲南车时代电气股份有限公司 | 一种半导体器件制作光刻对准方法 |
| US11139199B2 (en) | 2018-08-17 | 2021-10-05 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US11984349B2 (en) | 2018-08-17 | 2024-05-14 | Samsung Electronics Co., Ltd. | Semiconductor device |
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