KR100946023B1 - 반도체 소자의 정렬키 및 이의 형성 방법 - Google Patents

반도체 소자의 정렬키 및 이의 형성 방법 Download PDF

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Abstract

본 발명은 정렬키 및 그의 형성 방법에 관한 것으로, 스크라이브 레인 영역의 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 식각 마스크 패턴을 형성하는 단계와, 상기 제1 절연막과 상기 식각 마스크 패턴 상에 상기 식각 마스크 패턴으로 인한 단차가 유지될 수 있도록 식각 정지막과 제2 절연막을 형성하는 단계와, 상기 식각 마스크 패턴 사이의 공간에 도전막을 형성하는 단계 및 상기 도전막의 표면에 대해 평탄화 공정을 실시하여 상기 제2 절연막보다 높이가 낮은 도전막 패턴을 형성하는 단계를 포함하기 때문에, 정렬키를 형성하기 위한 공정에서 단차의 측면 등에 불순물이 잔류하는 문제점을 방지할 수 있다.
정렬키, 오버레이 버니어, 단차, 디싱, 스크라이브 레인

Description

반도체 소자의 정렬키 및 이의 형성 방법{Align key and manufacturing method thereof}
본 발명은 반도체 소자의 정렬키 및 이의 형성 방법에 관한 것으로, 특히 정렬키의 단차 부분에 불순물이 잔류하는 것을 방지할 수 있는 반도체 소자의 정렬키 및 이의 형성 방법에 관한 것이다.
적층 구조의 반도체 소자의 제조시에는 이전 공정에서 형성시킨 레이어와 현재 공정에서 형성시키는 레이어 사이의 정렬 상태를 파악 및 보정하기 위하여 웨이퍼 상에 실제 패턴과 함께 정렬키(align key)를 형성한다. 통상적으로, 정렬키는 리얼 셀이 형성되는 다이(die) 영역의 분할을 위한 스크라이브 레인(scribe lane) 내에 위치하며, 다이 영역에 형성되는 리얼 셀과 유사한 공정 단계로 형성하여 리얼 셀의 특성을 그대로 반영하도록 한다.
이러한 정렬 키 중 오버레이 버니어(overlay vernier)의 형성 방법은 다음과 같다. 다이 영역에 실제 동작하는 리얼 셀(real cell)의 하부 레이어 패턴을 형성할 때 스크라이브 레인 영역에도 동일한 공정을 통해 하부 오버레이 버니어 패턴을 형성한다. 그리고, 다이 영역에 리얼 셀의 상부 레이어 패턴을 형성할 때 스크라이 브 레인 영역의 하부 오버레이 버니어 패턴 내부에 하부 오버레이 버니어와 단차가 발생하도록 상부 오버레이 버니어 패턴을 형성한다. 이러한 상부 오버레이 버니어는 다이 영역에 형성되는 리얼 셀의 상부 레이어 패턴과 동일한 적층막으로 형성되는 것이 일반적이다. 그리고, 하부 오버레이 버니어와 상부 오버레이 버니어의 단차를 광학 장비로 측정함으로써 리얼 셀의 상부 레이어 패턴과 하부 레이어 패턴의 중첩 정도를 측정한다.
광학 장비로 오버레이 버니어 패턴의 단차를 측정하기 용이하도록, 오버레이 버니어 패턴은 리얼 셀의 패턴보다는 상대적으로 간단한 패턴으로 형성하며 리얼 셀의 패턴보다는 상대적으로 크게 형성된다. 따라서, 하부 오버레이 버니어 패턴은 리얼 셀에 형성되는 패턴과 비교하여 깊이는 유사하게 형성되지만 폭은 더욱 넓게 형성된다. 특히 플래시 메모리 소자의 드레인 콘택 플러그와 같이 리얼 셀에 큰 단차가 형성되는 경우 하부 오버레이 패턴은 큰 단차와 폭으로 형성된다. 이러한 하부 오버레이 버니어 패턴에 다이 영역과 동일한 공정으로 적층막을 형성하고 식각 공정을 형성하게 되면, 단차 부분의 측벽에 형성된 적층막 중 일부가 완전히 제거되지 못하고 불순물로 잔류할 수 있다. 이러한 불순물은 후속하는 공정 중에 다이 영역으로 전이되어 리얼 셀 패턴에 부착됨으로써 리얼 셀의 성능을 열화시킬 수 있다.
본 발명은, 식각 마스크를 이용하여 절연막을 식각하여 형성되는 콘택 플러그 상부에 금속 배선을 형성하는 공정에서 콘택 플러그와 금속 배선의 중첩 정도를 파악하기 위한 오버레이 버니어 패턴을 형성할 때, 절연막을 식각하지 않고 절연막 상부에 형성되는 식각 마스크막만 식각하여 하부 오버레이 버니어 패턴을 형성함으로써, 오버레이 버니어를 위해 형성되는 단차 깊이를 광학 장비로 측정 가능한 최소한으로 형성할 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 정렬키 형성 방법은, 스크라이브 레인 영역의 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 식각 마스크 패턴을 형성하는 단계와, 상기 제1 절연막과 상기 식각 마스크 패턴 상에 상기 식각 마스크 패턴으로 인한 단차가 유지될 수 있도록 식각 정지막과 제2 절연막을 형성하는 단계와, 상기 식각 마스크 패턴 사이의 공간에 도전막을 형성하는 단계 및 상기 도전막의 표면에 대해 평탄화 공정을 실시하여 상기 제2 절연막보다 높이가 낮은 도전막 패턴을 형성하는 단계를 포함하는 특징이 있다.
상기 제1 절연막은 상기 반도체 기판의 다이 영역에 드레인 콘택 플러그를 형성하기 위한 막일 수 있다. 상기 도전막은 상기 반도체 기판의 다이 영역에 금속 배선을 형성하기 위한 막일 수 있다. 상기 제2 절연막을 형성한 뒤, 다이 영역의 상기 제2 절연막을 식각하는데 사용되는 제1 하드 마스크막 및 제2 하드 마스크막 을 상기 제2 절연막 상에 형성하는 단계 및 상기 제2 하드 마스크막과 상기 제1 하드 마스크막을 제거하는 단계를 더욱 포함할 수 있다. 상기 제1 하드 마스크막을 제거한 뒤 상기 식각 마스크 패턴 사이의 상기 제2 절연막을 제거하는 단계를 더욱 포함할 수 있다. 상기 식각 마스크 패턴은 폴리 실리콘으로 형성할 수 있다. 상기 제1 하드 마스크막은 아몰퍼스 카본막으로 형성할 수 있다. 상기 제2 하드 마스크막은 SiON막으로 형성할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 정렬키 형성 방법은, 메모리 셀이 형성되는 제1 영역 및 정렬키가 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 제1 영역에는 제1 절연막 및 상기 제1 절연막 내에 콘택 플러그가 형성되고, 상기 제2 영역에는 상기 제1 절연막 및 식각 마스크 패턴이 형성되는 단계와, 상기 제1 영역의 상기 제1 절연막과 상기 콘택 플러그 및 상기 제2 영역의 상기 제1 절연막과 상기 식각 마스크 패턴 상에 식각 정지막, 제2 절연막, 제1 하드 마스크막 및 제2 하드 마스크막을 형성하되, 상기 제2 영역의 표면에는 상기 식각 마스크 패턴으로 인한 단차가 형성되는 단계와, 상기 제1 영역의 상기 제2 하드 마스크막, 상기 제1 하드 마스크막, 상기 제2 절연막 및 상기 식각 정지막을 식각하여 상기 콘택 플러그 상에 트렌치를 형성하되, 상기 제2 영역의 상기 제2 하드 마스크막 및 상기 제1 하드 마스크막이 일부 제거되는 단계와, 상기 제1 영역 및 상기 제2 영역의 상기 제2 하드 마스크막 및 상기 제1 하드 마스크막을 제거하는 단계와, 상기 제1 영역의 트렌치 및 상기 제2 영역의 상기 식각 마스크 패턴 사이의 공간에 도전막을 형성하는 단계 및 상기 도전막에 대해 평탄화 공정을 실시하여 상기 제1 영역의 상기 트렌치에 금속 배선을 형성하고 상기 제2 영역의 상기 식각 마스크 패턴 사이의 공간에 도전막 패턴을 형성하되, 상기 도전막 패턴의 높이는 상기 제2 절연막의 높이보다 낮게 형성되는 단계를 포함하는 특징이 있다.
상기 식각 마스크 패턴은 폴리 실리콘으로 형성할 수 있다. 상기 제1 하드 마스크 패턴은 아몰퍼스 카본막으로 형성할 수 있다.상기 제2 하드 마스크 패턴은 SiON막으로 형성할 수 있다.
본 발명의 또 다른 측면에 따른 반도체 소자의 정렬키는, 반도체 기판의 다이 영역에 형성되는 콘택 플러그 및 상기 콘택 플러그 상에 형성되는 금속 배선의 정렬 오차를 측정하기 위한 반도체 소자의 정렬키에 있어서, 스크라이브 레인 영역의 반도체 기판상에 구비된 제1 절연막과, 상기 제1 절연막 상에 구비된 식각 마스크 패턴과, 상기 제1 절연막과 상기 식각 마스크 패턴 상에 상기 식각 마스크 패턴으로 인한 단차가 유지될 수 있도록 구비된 식각 정지막과, 상기 식각 정지막 상에 구비된 제2 절연막 및 상기 식각 마스크 패턴 사이의 공간에 구비되며 상기 제2 절연막보다 높이가 낮은 도전막 패턴을 포함하는 것을 특징으로 한다.
본 발명에 따른 정렬키 및 이의 형성 방법은 스크라이브 레인 영역에 형성되는 정렬키를 형성할 때 최소한의 깊이를 갖는 단차로 형성할 수 있기 때문에, 정렬키를 형성하기 위한 공정에서 단차의 측면 등에 불순물이 잔류하는 문제점을 방지할 수 있다. 따라서, 이러한 불순물이 다이 영역으로 전이되어 리얼 셀 패턴에 부 착됨으로써 반도체 소자의 특성이 열화되는 문제점을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1j는 본 발명의 일실시에 따른 정렬키 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 메모리 셀이 형성되는 제1 영역(도면부호 A)과 정렬키가 형성되는 제2 영역(도면부호 B)을 포함하는 반도체 기판(102)이 제공된다. 제1 영역(A)은 다이(die) 영역으로 포함하고 제2 영역(도면부호 B)은 스크라이브 레인 영 역을 포함한다. 제1 영역(A)과 제2 영역(B) 상에는 동일한 막 형성 공정 또는 식각 공정이 진행되는 것이 일반적이지만, 제1 영역(A) 또는 제2 영역(B) 중 한 영역에서만 선택적으로 식각 공정을 실시하여 제1 영역(A) 또는 제2 영역(B) 중 어느 한 영역에서만 특정의 막을 제거하거나 콘택홀을 형성할 수도 있다. 또한, 제2 영역(B)에 형성되는 정렬키는 오버레이 버니어, EM(Etch Monitoring) 박스 등을 포함할 수 있는데, 이하의 실시예에서는 오버레이 버니어를 형성하는 것으로 예를 들어 설명한다.
반도체 기판(102)에는 게이트(도시하지 않음), 접합 영역(102a) 등이 형성된다. 그리고, 반도체 기판(102) 상에는 콘택 플러그를 형성하기 위한 제1 절연막(104)이 형성된다. 제1 절연막(104) 상에는 제1 절연막(104)에 콘택홀을 형성하기 위한 식각 공정에서 사용되는 식각 마스크막(106)이 형성된다 식각 마스크막(106)은 제1 절연막(104)과 식각 선택비가 다른 물질막, 예를 들면 폴리 실리콘막으로 형성할 수 있다.
이후에, 제1 영역(A)의 식각 마스크막(106)에 대해 식각 공정을 실시하여 제1 식각 마스크 패턴(106a)을 형성한다. 제1 식각 마스크 패턴(106a)은 접합 영역(102a) 상부가 오픈되도록 형성한다. 이때, 제2 영역(A)의 제1 식각 마스크막(106)에 대해서는 식각 공정을 실시하지 않는다.
도 1b를 참조하면, 제1 식각 마스크 패턴(106a)을 이용한 식각 공정으로 제1 영역(A)의 제1 절연막(104)을 식각하여 접합 영역(102a)을 노출시키는 콘택홀을 형성한다. 이때, 제2 영역(A)은 식각 마스크막(106)으로 인하여 제1 절연막(104)이 식각되지 않는다.
통상적으로, 제1 영역(A)과 제2 영역(B)의 공정은 동시에 진행되는바, 제1 영역(A)에 콘택홀을 형성하는 공정을 제2 영역(B)에서도 그대로 실시하여 제2 영역(B)의 제1 식각 마스크막(106) 및 제1 절연막(104)도 함께 제거되도록 공정을 진행할 수도 있다. 하지만, 제2 영역(B)의 제1 절연막(104)도 함께 제거할 경우 제1 절연막(104)의 두께로 인하여 후속하는 공정에서 제2 영역(B)에 형성되는 오버레이 버니어의 단차가 과도하게 크게 형성될 수 있다. 오버레이 버니어를 형성하기 위한 단차가 과도하게 크면 하부 오버레이 버니어 패턴 상에 형성되는 적층막 중 일부가 식각 공정에도 제거되지 않고 단차의 측벽에 잔류하여 불순물로 작용할 수 있다.
도 1c를 참조하면, 제1 영역(A)의 제1 절연막(104)에 형성된 콘택홀에 도전 막을 형성하여 접합 영역(102a)과 연결되는 콘택 플러그(108)를 형성한다. 그리고, 제1 영역(A)의 제1 식각 마스크 패턴(106a)을 제거한다. 이때, 제2 영역(B)의 제1 식각 마스크막(106)은 그대로 잔류시킨다. 이와 같이 제1 영역(A)의 제1 식각 마스크 패턴(106a)만을 선택적으로 제거하기 위하여, 제2 영역(B)의 식각 마스크막(106) 상에 식각 방지막(도시하지 않음)을 형성한 뒤 제1 영역(A)의 제1 식각 마스크 패턴(106a)을 제거하고 제2 영역(B)의 식각 마스크막(106) 상의 식각 방지막(도시하지 않음)을 제거할 수 있다.
도 1d를 참조하면, 제2 영역(B)의 식각 마스크막(106)에 대해 식각 공정을 실시하여 제2 식각 마스크 패턴(106b)을 형성한다. 제2 식각 마스크 패턴(106b)은 오버레이 버니어를 형성하기 위한 단차를 제공한다. 이때, 제2 영역(B)에서 제2 식 각 마스크 패턴(106b) 하부에 형성된 제1 절연막(104)은 식각 공정을 진행하지 않기 때문에, 제2 식각 마스크 패턴(106b)의 두께에 대응하는 단차만이 오버레이 버니어를 형성하기 위한 단차로 제공될 수 있다.
한편, 본 발명의 일실시예는 제1 영역(A)의 제1 식각 마스크 패턴(106a)을 제거한느 공정과 제2 영역(B)에 제2 식각 마스크 패턴(106b)을 형성하는 공정을 별도로 실시하는 것으로 설명하였지만, 제2 영역(B)에 제2 식각 마스크 패턴(106b)을 형성하는 식각 공정을 통해 제1 영역(A)의 제1 식각 마스크 패턴(106a)을 동시에 제거할 수도 있다.
도 1e를 참조하면, 제1 영역(A)과 제2 영역(B)의 제1 절연막(104), 콘택 플러그(108) 및 제2 식각 마스크 패턴(106b) 상에 금속 배선을 형성하기 위하여, 식각 정지막(110), 제2 절연막(112), 제1 하드 마스크막(114) 및 제2 하드 마스크막(116)을 형성한다. 제2 절연막(112)은 산화막으로 형성할 수 있으며, 식각 정지막(110)은 제2 절연막(112)과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성할 수 있다. 제1 하드 마스크막(114)은 아몰퍼스 카본막으로 형성할 수 있고 제2 하드 마스크막(116)은 SiON막으로 형성할 수 있다.
이때, 제2 영역(B)에 형성되는 식각 정지막(110), 제2 절연막(112), 제1 하드 마스크막(114) 및 제2 하드 마스크막(116)은 하부에 형성된 제2 식각 마스크 패턴(106b)의 단차로 인하여 소정 깊이(도면부호 c)의 단차가 형성될 수 있다. 하지만, 제2 영역(B)의 적층막들에 의해 형성된 단차의 깊이(도면부호 c)는, 제2 영역(B)의 제1 절연막(104)은 식각하지 않고 제2 식각 마스크 패턴(106b)의 두께로 인한 단차만으로 형성되기 때문에, 오버레이 버니어를 형성할 수 있는 최소한의 깊이로만 형성될 수 있다.
이후에, 제1 영역(A)의 제2 하드 마스크막(116) 상에 포토 레지스트 패턴(118)을 형성한다. 포토 레지스트 패턴(118)은 콘택 플러그(108) 상부가 오픈되도록 형성한다. 이때, 제2 영역(B)에는 포토 레지스트 패턴(118)이 형성되지 않는다.
도 1f를 참조하면, 포토 레지스트 패턴(118)을 이용한 식각 공정으로 제2 하드 마스크막(116) 및 제1 하드 마스크막(114)을 식각한다. 이때, 포토 레지스트 패턴(118)이 형성되지 않은 제2 영역(B)의 제2 하드 마스크막(116) 및 제1 하드 마스크막(114)은 일부가 제거되며, 특히 단차의 측벽(도면부호 D)에는 제2 하드 마스크막(116)의 일부가 잔류할 수 있다. 하지만, 제2 영역(B)의 적층막에 형성된 단차는 오버레이 버니어를 형성할 수 있는 최소한으로 형성했기 때문에, 단차 부분의 측벽(도면부호 D)에 잔류하는 제2 하드 마스크막(116)이 두께는 최소한으로 줄일 수 있다.
도 1g를 참조하면, 포토 레지스트 패턴(118), 패터닝된 제2 하드 마스크막(116) 및 제2 하드 마스크막(114)을 이용한 식각 공정으로 제2 절연막(112) 및 식각 정지막(110)을 식각하여 제1 영역(A)의 콘택 플러그(108)를 노출시킨다. 이때, 포토 레지스트 패턴(118)이 형성되지 않은 제2 영역(B)의 제2 하드 마스크막(116) 및 제1 하드 마스크막(114)은 더욱 제거될 수 있는데, 제2 하드 마스크막(116)은 모두 제거되지 않고 단차의 측벽(도면부호 D)에 최소한으로 잔류할 수 있다.
도 1h를 참조하면, 통상의 포토 레지스트 스트립 공정을 실시하고 세정 공정을 실시하여, 제1 영역(A) 및 제2 영역(B)에 형성된 포토 레지스트 패턴(118), 제2 하드 마스크막(116) 및 제1 하드 마스크막(114)을 제거한다. 이로써, 제1 영역(A)에는 콘택 플러그(108) 상에 트렌치를 형성하고 제2 영역(B)에는 제2 식각 마스크 패턴(106b) 사이에 공간을 형성한다.
아몰퍼스 카본막으로 형성된 제1 하드 마스크막(114) 및 포토 레지스트 패턴(118)은 포토 레지스트 스트립 공정 및 세정 공정을 통해 용이하게 제거될 수 있다. 하지만 SiON막으로 형성되는 제2 하드 마스크막(116)은 아몰퍼스 카본막 또는 포토 레지스트막에 비해 상대적으로 제거되기 어렵다. 따라서, 제2 하드 마스크막(116)이 단차의 측벽 부분에 많이 잔류하게 되면 포토 레지스트 스트립 공정 및 세정 공정으로 완전히 제거하는 것이 어렵다. 이에, 본 발명은 전술한 공정에서 오버레이 버니어 형성을 위한 단차를 최소화하여 결과적으로 적층막에 형성된 단차의 측벽에 잔류하는 제2 하드 마스크막(116)을 최소화함으로써, 포토 레지스트 스트립 공정 및 세정 공정을 통해 제2 하드 마스크막(116)이 완전히 제거될 수 있도록 한다. 이로써, 본 발명은 단차 부분에 제2 하드 마스크막(116)이 잔류하여 불순물로써 작용함으로써 후속하는 공정에서 결함 요소로 작용할 수 있는 문제점을 해결할 수 있다.
한편, 포토 레지스트 스트립 공정 및 세정 공정 중에 제2 영역(B)의 제2 식각 마스크 패턴(106b) 사이에 형성된 제2 절연막(112)의 중앙부가 식각되어 제2 식 각 마스크 패턴(106b) 사이에서 식각 정지막(110)의 일부가 노출될 수 있다. 이때, 제2 영역(B)에서 제2 식각 마스크 패턴(106b) 사이의 제2 절연막(112)으로 인한 패턴의 폭은 제1 영역(A)의 콘택 플러그(108) 상에 형성된 트렌치의 폭보다 크게 형성된다.
도 1i를 참조하면, 제1 영역(A)의 제2 절연막(112)과 콘택 플러그(108) 및 제2 영역(B)의 제2 절연막(112)과 식각 정지막(110) 상에 도전막(120)을 형성한다. 도전막(120)은 금속 배선용 물질막으로써 텅스텐으로 형성할 수 있다.
도 1j를 참조하면, 제1 영역(A)과 제2 영역(B)에 형성된 도전막(120)에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 이로써, 제1 영역(A)에는 콘택 플러그(108) 상에 형성된 트렌치에 도전막(120)을 잔류시켜 금속 배선(120a)을 형성하고, 제2 영역(B)에는 제2 식각 마스크 패턴(106b) 사이의 공간에 도전막(120)을 잔류시켜 도전막 패턴(120b)을 형성한다. 특히, 제1 영역(A)의 금속 배선(120a)에 비해 넓은 폭으로 형성된 제2 영역(B)의 도전막 패턴(120b)은 디싱(dishing) 현상이 발생하여 제2 절연막(112)의 높이보다 낮게 형성되어 소정의 단차(도면부호 e)가 형성될 수 있다. 이러한 단차(e)는 오버레이 버니어로써 기능할 수 있는 최소한의 높이, 예를 들면 50Å으로 형성된다.
이렇게 제2 영역(B)에 형성되는 오버레이 버니어는 전술한 공정에서 적층막에 형성된 단차의 측벽에 제2 하드 마스크막(116)이 잔류하지 않고 형성되기 때문에, 불순물에 영향을 받지 않는 신뢰성 있는 오버레이 버니어가 형성될 수 있다.
도 2a 내지 도 2d는 본 발명의 비교예로써 스크라이브 레인 영역에 단차 높이를 높게 형성하여 오버레이 버니어를 형성한 방법을 설명하기 위한 도면이고, 도 3a 내지 도 3d는 본 발명의 전술한 일실시예로써 스크라이브 레인 영역에 단차를 최소로 형성하여 오버레이 버니어를 형성한 방법을 설명하기 위한 도면이다.
이 중에서, 도 2a는 본 발명의 비교예에 따라 형성된 반도체 소자의 정렬키 형성 후 디펙 불량 맵을 나타낸 도면이고, 도 2b는 도 2a의 디펙 불량 맵의 다이들을 모두 한 영역에 겹쳐서 도시한 원 다이 병합 도면이다 또한, 도 2c는 본 발명의 비교예에 따라 형성된 다이 영역의 셀 및 스크라이브 레인 영역의 패턴을 나타낸 SEM 사진이고, 도 2d는 본 발명의 비교예에 따라 스크라이브 레인 영역에 형성된 오버레이 버니어의 단면을 나타낸 SEM 사진이다.
본 발명의 일실시예와 달리 본 발명의 비교예는, 다이 영역에 콘택 플러그를 형성할 때 스크라이브 레인 영역에도 절연막을 식각하여, 오버레이 버니어를 형성하기 위한 단차는 본 발명에 비해 절연막의 높이만큼 더욱 높게 형성된다. 이 경우 도 2a 및 도 2b와 같이 다이 영역 중 스크라이브 레인 영역과 인접한 영역(도면부호 f)에 집중적으로 디펙이 발생한다. 이와 같은 영역(f)에 디펙이 발생하는 이유는, 도 2c 및 도 2d에 나타난 바와 같이, 적층막 형성 및 식각 공정에서 스크라이브 레인에 높게 형성된 단차의 측벽에 형성된 적층막이 완전히 제거되지 않고 불순물(도면부호 h)로 잔류하여 다이 영역에 전이(도면부호 g)되거나 스크라이브 레인 영역의 패턴이 불규칙적으로 형성되는 원인이 되기 때문이다.
도 3a는 본 발명의 일실시예에 따라 형성된 반도체 소자의 정렬키 형성 후 디펙 불량 맵을 나타낸 도면이고, 도 3b는 도 3a의 디펙 불량 맵의 다이들을 모두 한 영역에 겹쳐서 도시한 원 다이 병합 도면이다 또한, 도 3c는 본 발명의 일실시예에 따라 형성된 다이 영역의 셀 및 스크라이브 레인 영역의 패턴을 나타낸 SEM 사진이고, 도 3d는 본 발명의 일실시예에 따라 스크라이브 레인 영역에 형성된 오버레이 버니어의 단면을 나타낸 SEM 사진이다.
전술한 본 발명의 비교예와 달리, 본 발명의 일실시예에 따른 오버레이 버니어 형성 방법은 다이 영역에 절연막을 식각하여 콘택 플러그를 형성할 때 스크라이브 레인 영역에는 절연막을 식각하지 않고, 후속하는 공정에서 스트라이브 레인 영역의 식각 마스크막만 식각하여 단차를 형성함으로써, 스크라이브 레인에 오버레이 버니어를 위해 형성되는 단차를 최소로 형성할 수 있다. 이에 따라 스크라이브 레인의 단차 측벽에 형성되는 적층막들을 최소 두께로 형성하여 후속하는 식각 및 세정 공정을 통해 단차 부분의 측벽에 형성된 적층막들이 불순물로 작용하지 않도록 완전히 제거된다. 이에 따라, 도 3a 및 도 3b에 나타난 바와 같이 다이의 특정 영역에서 디펙이 집중적으로 발생하는 문제점을 해결할 수 있다. 또한 도 3c 및 도 3d에 나타난 바와 같이 스크라이브 레인 영역에서 불순물이 발생하지 않아 스크라이브 레인 영역에는 불순물의 영향을 받지 않는 신뢰성 있는 오버레이 버니어의 형성이 가능하고 다이 영역에는 불순물이 전이되어 메모리 셀의 특성이 열화되는 문제점을 방지할 수 있다.
도 1a 내지 도 1j는 본 발명의 일실시에 따른 정렬키 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 비교예로써 스크라이브 레인 영역에 단차 높이를 높게 형성하여 오버레이 버니어를 형성한 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 전술한 일실시예로써 스크라이브 레인 영역에 단차를 최소로 형성하여 오버레이 버니어를 형성한 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 제1 절연막
106 : 식각 마스크막 106a : 제1 식각 마스크 패턴
106b : 제2 식각 마스크 패턴 108 : 콘택 플러그
110 : 식각 정지막 112 : 제2 절연막
114 : 제1 하드 마스크막 116 : 제2 하드 마스크막
118 : 포토 레지스트 패턴 120 : 도전막
120a : 금속 배선 120b : 도전막 패턴

Claims (13)

  1. 스크라이브 레인 영역의 반도체 기판상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 식각 마스크 패턴을 형성하는 단계;
    상기 제1 절연막과 상기 식각 마스크 패턴 상에 상기 식각 마스크 패턴으로 인한 단차가 유지될 수 있도록 식각 정지막과 제2 절연막을 형성하는 단계;
    상기 식각 마스크 패턴 사이의 공간에 도전막을 형성하는 단계; 및
    상기 도전막의 표면에 대해 평탄화 공정을 실시하여 상기 제2 절연막보다 높이가 낮은 도전막 패턴을 형성하는 단계를 포함하는 반도체 소자의 정렬키 형성 방법.
  2. 제1항에 있어서,
    상기 제1 절연막은 상기 반도체 기판의 다이 영역에 드레인 콘택 플러그를 형성하기 위한 막인 반도체 소자의 정렬키 형성 방법.
  3. 제1항에 있어서,
    상기 도전막은 상기 반도체 기판의 다이 영역에 금속 배선을 형성하기 위한 막인 반도체 소자의 정렬키 형성 방법.
  4. 제1항에 있어서, 상기 제2 절연막을 형성한 뒤,
    다이 영역의 상기 제2 절연막을 식각하는데 사용되는 제1 하드 마스크막 및 제2 하드 마스크막을 상기 제2 절연막 상에 형성하는 단계; 및
    상기 제2 하드 마스크막과 상기 제1 하드 마스크막을 제거하는 단계를 더욱 포함하는 반도체 소자의 정렬키 형성 방법.
  5. 제4항에 있어서,
    상기 제1 하드 마스크막을 제거한 뒤 상기 식각 마스크 패턴 사이의 상기 제2 절연막을 제거하는 단계를 더욱 포함하는 반도체 소자의 정렬키 형성 방법.
  6. 제1항에 있어서,
    상기 식각 마스크 패턴은 폴리 실리콘으로 형성하는 반도체 소자의 정렬키 형성 방법.
  7. 제4항에 있어서,
    상기 제1 하드 마스크막은 아몰퍼스 카본막으로 형성하는 반도체 소자의 정렬키 형성 방법.
  8. 제4항에 있어서,
    상기 제2 하드 마스크막은 SiON막으로 형성하는 반도체 소자의 정렬키 형성 방법.
  9. 메모리 셀이 형성되는 제1 영역 및 정렬키가 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 제1 영역에는 제1 절연막 및 상기 제1 절연막 내에 콘택 플러그가 형성되고, 상기 제2 영역에는 상기 제1 절연막 및 식각 마스크 패턴이 형성되는 단계;
    상기 제1 영역의 상기 제1 절연막과 상기 콘택 플러그 및 상기 제2 영역의 상기 제1 절연막과 상기 식각 마스크 패턴 상에 식각 정지막, 제2 절연막, 제1 하드 마스크막 및 제2 하드 마스크막을 형성하되, 상기 제2 영역의 표면에는 상기 식각 마스크 패턴으로 인한 단차가 형성되는 단계;
    상기 제1 영역의 상기 제2 하드 마스크막, 상기 제1 하드 마스크막, 상기 제2 절연막 및 상기 식각 정지막을 식각하여 상기 콘택 플러그 상에 트렌치를 형성하되, 상기 제2 영역의 상기 제2 하드 마스크막 및 상기 제1 하드 마스크막이 일부 제거되는 단계;
    상기 제1 영역 및 상기 제2 영역의 상기 제2 하드 마스크막 및 상기 제1 하드 마스크막을 제거하는 단계;
    상기 제1 영역의 트렌치 및 상기 제2 영역의 상기 식각 마스크 패턴 사이의 공간에 도전막을 형성하는 단계; 및
    상기 도전막에 대해 평탄화 공정을 실시하여 상기 제1 영역의 상기 트렌치에 금속 배선을 형성하고 상기 제2 영역의 상기 식각 마스크 패턴 사이의 공간에 도전막 패턴을 형성하되, 상기 도전막 패턴의 높이는 상기 제2 절연막의 높이보다 낮게 형성되는 단계를 포함하는 반도체 소자의 정렬키 형성 방법.
  10. 제9항에 있어서,
    상기 식각 마스크 패턴은 폴리 실리콘으로 형성하는 반도체 소자의 정렬키 형성 방법.
  11. 제9항에 있어서,
    상기 제1 하드 마스크 패턴은 아몰퍼스 카본막으로 형성하는 반도체 소자의 정렬키 형성 방법.
  12. 제9항에 있어서,
    상기 제2 하드 마스크 패턴은 SiON막으로 형성하는 반도체 소자의 정렬키 형성 방법.
  13. 반도체 기판의 다이 영역에 형성되는 콘택 플러그 및 상기 콘택 플러그 상에 형성되는 금속 배선의 정렬 오차를 측정하기 위한 반도체 소자의 정렬키에 있어서,
    스크라이브 레인 영역의 반도체 기판상에 구비된 제1 절연막;
    상기 제1 절연막 상에 구비된 식각 마스크 패턴;
    상기 제1 절연막과 상기 식각 마스크 패턴 상에 상기 식각 마스크 패턴으로 인한 단차가 유지될 수 있도록 구비된 식각 정지막;
    상기 식각 정지막 상에 구비된 제2 절연막; 및
    상기 식각 마스크 패턴 사이의 공간에 구비되며 상기 제2 절연막보다 높이가 낮은 도전막 패턴을 포함하는 반도체 소자의 정렬키.
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