KR100624913B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100624913B1 KR100624913B1 KR1020050054407A KR20050054407A KR100624913B1 KR 100624913 B1 KR100624913 B1 KR 100624913B1 KR 1020050054407 A KR1020050054407 A KR 1020050054407A KR 20050054407 A KR20050054407 A KR 20050054407A KR 100624913 B1 KR100624913 B1 KR 100624913B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- pattern
- active
- dummy
- region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명에 의하면, 최외곽에 형성된 셀 패턴과 이웃하고, 상기 최외곽에 형성된 셀 패턴에 평행하는 더미 패턴을 더 형성하여, 소자 분리용 산화막 증착시, 상기 최외곽에 형성된 셀 패턴 측면부의 트렌치내에 보이드가 발생되지 않도록 함으로써, 트렌치내의 ONO 유전체막 및 폴리 실리콘 잔여물에 의한 메모리 셀들간의 절연 불량을 방지할 수 있다.
더미 액티브 영역, 액티브 영역, 더미 액티브 패턴, 액티브 패턴
Description
도 1은 종래의 플래시 메모리 소자의 제조 방법에 의해 셀 패턴이 형성된 반도체 기판 일부의 평면도이다.
도 2는 도 1에 도시된 반도체 기판의 A-A' 절단면의 단면도이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 반도체 기판의 평면도이다.
도 4a 및 도 4b 내지 도 7a 및 도 7b는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8a는 본 발명에 따른 플래시 메모리 소자의 제조 방법에 의해 셀 패턴이 형성된 반도체 기판 일부의 평면도이다.
도 8b는 도 8a에 도시된 반도체 기판의 C-C' 절단면의 단면도이다.
도 8c는 도 8a에 도시된 반도체 기판의 D-D' 절단면의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
31 : 반도체 기판 32 : 터널 산화막
33 : 제1 폴리 실리콘막 33' : 플로팅 게이트
33'' : 더미 플로팅 게이트 34 : 하드 마스크 질화막
35 : 하드 마스크막 산화막 36, 43 : 반사 방지막
37, 44 : 포토 레지스트 38 : 월(wall) 산화막
39 : HDP 산화막 39' : 트렌치 절연막
40 : ONO 유전체막 41 : 제어 게이트
41a : 제2 폴리 실리콘막 41b : 금속 실리사이드막
AP : 액티브 패턴 DAP : 더미 액티브 패턴
51, 51' : 더미 플로팅 게이트(33'')가 제거된 더미 액티브 패턴
52 : 셀 패턴
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히, 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자를 제조하기 위한 소자 분리 공정에서는 얕은 트렌치 소자 분리(Shallow Trench Isolation, 이하 'STI'라 함) 구조가 사용되고 있다. 이러한 STI 구조를 이용하는 플래시 메모리 소자의 제조 과정은 반도체 기판에 소자 분리용 트렌치를 형성한 후, 상기 트렌치 내에 소자 분리용 산화막을 매립하여 트렌치 절연막을 형성한다. 여기에서, 상기 산화막의 증착은 SOG(Spin On Glass) 방식 또는 플로우-필(Flow-fill)(예를 들어, PECVD(Plasma Enhanced CVD)) 방식에 의해 실행된다. 도 1은 종래의 플래시 메모리 소자의 제조 방법에 의해 셀 패턴이 형성된 반도체 기판 일부의 평면도이다. 도 1을 참고하면, 반도체 기판(11) 상부에는 각각 동일한 간격을 두고 평행하게 배치되는 직선 형태의 터널 산화막들(12)이 형성되어 있다. 상기 터널 산화막들(12) 사이에는 각각 소자 분리용 트렌치 절연막들(15)이 형성된다. 또, 상기 터널 산화막들(12)에 수직하게 각각 동일한 간격을 두고 평행하게 배치되는 직선 형태의 셀 패턴들(20)이 상기 터널 산화막들(12) 상부에 형성된다. 하지만, 종래의 플래시 메모리 소자의 제조 방법에 의하면, 상기 셀 패턴(20)의 측면부(B1, B2)에서 심각한 갭-필(Gap-fill) 불량이 발생된다. 도 2를 참고하여, 이를 좀 더 상세히 설명하면, 상기 반도체 기판(11)에 트렌치(미도시)가 형성된 후, 상기 트랜치가 상기 산화막으로 매립됨으로써, 상기 트랜치내에 상기 산화막으로 이루어지는 상기 트렌치 절연막(15)이 형성된다. 이때, 상기 반도체 기판(11)의 최외곽에 형성된 셀 패턴(20)의 측면부(B1, B2)에서는 상기 트렌치의 일측벽이 개방되는 형상으로 되기 때문에, 상기 측면부(B1, B2)에서 트렌치내에 상기 산화막에 의한 갭-필이 제대로 이루어지지 않는다. 즉, 상기 트렌치의 저면에만 상기 산화막이 증착되어, 상기 트렌치내에 보이드(void)(V)가 발생된다. 따라서, 후속되는 ONO(Oxide Nitride Oxide) 유전체막(16)의 증착 공정에서, 상기 ONO 유전체막(16)이 보이드가 발생된 상기 트렌치내에 증착된다. 또, 상기 ONO 유전체막(16) 상부에 제어 게이트(17)용 폴리 실리콘막(17a)이 증착될 때에도, 상기 폴리 실리콘막(17a)이 상기 트렌치내에 증착된다. 이처럼, 상기 트렌치내에 순차적으로 증착된 상기 ONO 유전체막(16)과 상기 폴리 실리콘막(17a)은 후속되는 상기 셀 패턴(20)의 형성을 위한 식각 공정에서 제거되지 않고 그대로 남게 된다. 그 결 과, 상기 셀 패턴(20)에 포함된 인접한 메모리 셀들 간의 단락(short) 현상과 같은 절연 불량을 발생시키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 최외곽에 형성된 셀 패턴과 이웃하고, 상기 최외곽에 형성된 셀 패턴에 평행하는 더미 패턴을 더 형성하여, 소자 분리용 산화막 증착시, 상기 최외곽에 형성된 셀 패턴 측면부의 트렌치내에 보이드가 발생되지 않도록 함으로써, 트렌치내의 ONO 유전체막 및 폴리 실리콘 잔여물에 의한 메모리 셀들간의 절연 불량을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 필드 영역, 액티브 영역, 셀 패턴 영역들, 및 더미 액티브 영역으로 정의되는 반도체 기판을 제공하는 단계; 액티브 영역내에, 순차적으로 적층된 터널 산화막과 플로팅 게이트를 포함하는 액티브 패턴을 형성하고, 더미 액티브 영역내에, 액티브 패턴에 수직하게 순차적으로 적층된 터널 산화막과 더미 플로팅 게이트를 포함하는 더미 액티브 패턴을 형성하고, 필드 영역내에, 액티브 패턴에 평행하는 트렌치 절연막을 형성하는 단계; 및 셀 패턴 영역들내에, 액티브 패턴에 수직하게, 액티브 패턴과 트렌치 절연막을 가로지는 셀 패턴들을 각각 형성하는 단계를 포함한다. 바람직하게, 더미 액티브 영역은 셀 패턴 영역들 중 최외곽의 셀 패턴 영역과 이웃한 영역이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 반도체 기판의 평면도이다. 도 3을 참고하면, 필드 영역들(E1, E5), 액티브 영역들(E2), 셀 패턴 영역들(E4), 및 더미 액티브 영역들(E3, E3')으로 정의되는 반도체 기판(31)이 제공된다. 상기 필드 영역(E1)은 상기 액티브 영역들(E2) 사이에 배치된다. 상기 필드 영역(E5)은 상기 셀 패턴 영역들(E4) 중 최외곽에 배치된 셀 패턴 영역들(E4)과 이들에 각각 이웃한 영역에 배치된 상기 더미 액티브 영역들(E3, E3') 사이에 각각 배치된다. 상기 셀 패턴 영역들(E4)은 설정된 간격을 두고 서로 평행하게 배치된다.
도 4a 및 도 4b 내지 도 7a 및 도 7b는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 및 도 4b 내지 도 7a 및 도 7b에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일 구성요소를 가리킨다.
도 4a 및 도 4b를 참고하면, 상기 반도체 기판(31) 상부 전체에 터널 산화막(32), 제1 폴리 실리콘막(33), 하드 마스크 질화막(34), 하드 마스크 산화막(35), 반사 방지막(36), 및 포토 레지스트(37)가 순차적으로 증착된다. 상기 포토 레지스 트(37)는 현상 및 노광 공정에 의해 패터닝되어, 상기 액티브 영역(E2)과 상기 더미 액티브 영역들(E3, E3')을 제외한 나머지 영역(즉, 상기 필드 영역들(E1, E5))의 상기 반사 방지막(36)이 노출된다. 이 후, 상기 포토 레지스트(37) 패턴을 식각 마스크로 사용하는 식각 공정이 실행되어, 상기 액티브 영역(E2)과 상기 더미 액티브 영역들(E3, E3')을 제외한 나머지 영역의 상기 하드 마스크 산화막(35)이 제거된다.
도 5a 및 도 5b를 참고하면, 상기 포토 레지스트(37) 패턴과 상기 반사 방지막(36)이 제거된 후, 상기 하드 마스크 산화막(35)을 식각 마스크로 사용하는 식각 공정에 의해, 상기 필드 영역들(E1, E5)의 상기 하드 마스크 질화막(34), 상기 제1 폴리 실리콘막(33), 상기 터널 산화막(32), 및 상기 반도체 기판(31)이 식각되어, 상기 필드 영역들(E1, E5)에 트렌치(T, T')가 형성된다. 이때, 상기 액티브 영역(E2)에는 순차적으로 적층된 상기 터널 산화막(32)과 플로팅 게이트(33')를 포함하는 액티브 패턴(AP)이 형성되고, 상기 더미 액티브 영역들(E3, E3')에는 순차적으로 적층된 상기 터널 산화막(32)과 더미 플로팅 게이트(33'')를 포함하는 더미 액티브 패턴(DAP)이 형성된다. 이후, 상기 트렌치(T, T')의 내부면에 대하여 월 산화공정이 실시되어, 상기 트렌치(T, T') 내부면에 월 산화막(38)이 형성된다.
도 6a 및 도 6b를 참고하면, 상기 하드 마스크 산화막(35)이 제거되고, 전체 구조 상부에 HDP(High Density Plasma) 산화막(39)이 증착된다.
도 7a 및 도 7b를 참고하면, 상기 하드 마스크 질화막(34)을 정지층으로 사용하는 평탄화 공정이 실행된다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연 마(Chemical Mechanical Polishing: 이하, 'CMP'라 함) 공정에 의해 실시될 수 있다. 그 결과, 상기 트렌치(T, T')내에 트렌치 절연막(39', 39'')이 형성된다. 이후, 상기 하드 마스크 질화막(34)이 제거되고, 전체 구조 상부에 ONO 유전체막(40), 제2 폴리 실리콘막(41a), 금속 실리사이드막(41b), 하드 마스크막(42), 반사 방지막(43), 및 포토 레지스트(44)가 순차적으로 증착된다. 이후, 도 7a 및 도 7b에 도시되지는 않았지만, 상기 포토 레지스트(44)가 현상 및 노광 공정에 의해 패터닝되어, 셀 패턴 영역들(E4)을 제외한 나머지 영역의 상기 반사 방지막(43)이 노출된다. 상기 포토 레지스트(44) 패턴을 식각 마스크로 사용하는 식각 공정이 실행되어, 상기 셀 패턴 영역들(E4)을 제외한 나머지 영역의 상기 반사 방지막(43)과 상기 하드 마스크막(42)이 제거된다. 또, 상기 포토 레지스트(44) 패턴과 상기 반사 방지막(43)이 제거된 후, 상기 하드 마스크막(42)을 식각 마스크로 사용하는 식각 공정에 의해, 상기 셀 패턴 영역들(E4)을 제외한 나머지 영역의 상기 금속 실리사이드막(41b), 상기 제2 폴리 실리콘막(41a), 상기 ONO 유전체막(40), 및 상기 제1 폴리 실리콘막(즉, 상기 셀 패턴 영역들(E4)을 제외한 나머지 영역의 상기 플로팅 게이트(33') 및 상기 더미 플로팅 게이트(33''))이 식각된다. 그 결과, 도 8a에 도시된 것과 같이, 셀 패턴들(52)이 (상기 플로팅 게이트(33')가 제거된) 액티브 패턴들(53)에 수직하게, 상기 액티브 패턴들(53)과, 상기 필드 영역들(E1)의 상기 트렌치 절연막들(39')을 가로질러 형성된다. 바람직하게, 상기 트렌치 절연막들(39') 각각은 상기 액티브 패턴들(53) 사이에 각각 배치되고, 상기 필드 영역들(E5)의 트렌치 절연막들(39') 각각은 상기 셀 패턴들(52) 중 최외곽의 셀 패턴들 (52)과, (상기 더미 플로팅 게이트(33'')가 제거된) 상기 더미 액티브 패턴들(51, 51') 사이에 각각 배치된다.
또, 바람직하게, 상기 액티브 패턴(53), (상기 더미 플로팅 게이트(33'')가 제거된) 더미 액티브 패턴(51 또는 51'), 및 상기 셀 패턴들(52)은 각각 직선 형상으로 형성될 수 있고, 상기 더미 액티브 패턴(51 또는 51')의 폭(W2)은 상기 액티브 패턴(53)의 폭(W1)보다 크게 설정된다. 또한, 상기 필드 영역(E5)의 폭(P)은 상기 셀 패턴들(52)간의 간격보다 작게 설정될 수 있다. 여기에서, 상기 더미 액티브 패턴(51 또는 51')의 형상은 상기 직선 형상이 아니더라도, 상기 최외곽의 셀 패턴들(53)의 측면에 형성되는 상기 트렌치(T)의 갭-필 불량을 발생시키지 않는 한 다양한 형상으로 변경될 수 있다.
도 8b는 도 8a에 도시된 반도체 기판의 C-C' 절단면의 단면도이다. 도 8b를 참고하면, 상기 터널 산화막(32), 상기 플로팅 게이트(33'), ONO 유전체막(40), 제어 게이트(41), 및 하드 마스크막(42)이 순차적으로 적층된 구조를 갖는 상기 셀 패턴들(52)과, 상기 트렌치 절연막(39'')이 형성되어 있다. 한편, 상기 더미 액티브 영역(E3, E3')에는 터널 산화막(32)만이 존재한다. 도 8c는 도 8a에 도시된 반도체 기판의 D-D' 절단면의 단면도로서, 상기 트렌치 절연막(39'), 상기 ONO 유전체막(40), 상기 제어 게이트(41), 및 상기 하드 마스크막(42)이 순차적으로 적층된 구조를 갖는 상기 셀 패턴들(52)이 형성되어 있다. 또, 도 8b와 유사하게, 상기 더미 액티브 영역(E3, E3')에는 터널 산화막(32)만이 존재한다. 도 8c에서, 상기 셀 패턴들(52) 중 최외곽에 형성된 셀 패턴(52)의 측면부에서 상기 트렌치 절연막 (39')에 보이드가 발생되지 않은 것이 확인된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 소자 분리용 산화막 증착시, 최외곽에 형성된 셀 패턴 측면부의 트렌치내에 보이드가 발생되지 않도록 함으로써, 트렌치내의 ONO 유전체막 및 폴리 실리콘 잔여물에 의한 메모리 셀들간의 절연 불량을 방지할 수 있다.
Claims (5)
- 필드 영역, 액티브 영역, 셀 패턴 영역들, 및 더미 액티브 영역으로 정의되는 반도체 기판을 제공하는 단계;상기 액티브 영역내에, 순차적으로 적층된 터널 산화막과 플로팅 게이트를 포함하는 액티브 패턴을 형성하고, 상기 더미 액티브 영역내에, 상기 액티브 패턴에 수직하게 순차적으로 적층된 상기 터널 산화막과 더미 플로팅 게이트를 포함하는 더미 액티브 패턴을 형성하고, 상기 필드 영역내에, 상기 액티브 패턴에 평행하는 트렌치 절연막을 형성하는 단계; 및상기 셀 패턴 영역들내에, 상기 액티브 패턴에 수직하게, 상기 액티브 패턴과 상기 트렌치 절연막을 가로지는 셀 패턴들을 각각 형성하는 단계를 포함하고,상기 더미 액티브 영역은 상기 셀 패턴 영역들 중 최외곽의 셀 패턴 영역과 이웃한 영역인 플래시 메모리 소자의 제조 방법.
- 제1항에 있어서, 상기 액티브 패턴, 상기 더미 액티브 패턴, 및 상기 트렌치 절연막을 형성하는 단계는,상기 반도체 기판 상부 전체에 터널 산화막, 제1 폴리 실리콘막, 하드 마스크 질화막, 하드 마스크 산화막, 반사 방지막, 및 포토 레지스트를 순차적으로 증착하는 단계;상기 포토 레지스트를 패터닝한 후, 상기 포토 레지스트 패턴을 식각 마스크 로 사용하는 식각 공정을 실시하여, 상기 액티브 영역과 상기 더미 액티브 영역을 제외한 나머지 영역의 상기 반사 방지막과 상기 하드 마스크 산화막을 제거하는 단계;상기 포토 레지스트 패턴과 상기 반사 방지막을 제거하고, 상기 하드 마스크 산화막을 식각 마스크로 사용하여, 상기 나머지 영역의 상기 하드 마스크 질화막, 상기 제1 폴리 실리콘막, 상기 터널 산화막, 및 상기 반도체 기판을 식각하여, 상기 액티브 영역 및 상기 더미 액티브 영역에 상기 액티브 패턴 및 상기 더미 액티브 패턴을 각각 형성하고, 상기 필드 영역에 트렌치를 형성하는 단계;상기 트렌치의 내부면에 대하여 월 산화공정을 실시하여 월 산화막을 형성하는 단계;상기 하드 마스크 산화막을 제거하고, 전체 구조 상부에 HDP(High Density Plasma) 산화막을 증착하는 단계; 및상기 하드 마스크 질화막을 정지층으로 사용하여, 상기 HDP 산화막을 평탄화한 후, 상기 하드 마스크 질화막을 제거하여, 상기 필드 영역에 상기 트렌치 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제2항에 있어서, 상기 셀 패턴을 형성하는 단계는,상기 액티브 패턴, 상기 더미 액티브 패턴, 및 상기 트렌치 절연막이 형성된 상기 반도체 기판 전체 구조 상부에 ONO(Oxide Nitride Oxide) 유전체막, 제2 폴리 실리콘막, 금속 실리사이드막, 하드 마스크막, 반사 방지막, 및 포토 레지스트를 순차적으로 증착하는 단계;상기 포토 레지스트를 패터닝한 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여, 상기 셀 패턴 영역들을 제외한 나머지 영역의 상기 반사 방지막과 상기 하드 마스크막을 식각하여 제거하는 단계;상기 포토 레지스트 패턴과 상기 반사 방지막을 제거하고, 상기 하드 마스크막을 식각 마스크로 사용하여, 상기 셀 패턴 영역들을 제외한 나머지 영역의 상기 금속 실리사이드막, 상기 제2 폴리 실리콘막, 상기 ONO 유전체막, 및 상기 제1 폴리 실리콘막을 식각하여 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 액티브 패턴, 상기 더미 액티브 패턴, 및 상기 셀 패턴들은 각각 직선 형상이고, 상기 더미 액티브 패턴의 폭은 상기 액티브 패턴의 폭보다 큰 플래시 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 반도체 기판은 추가의 필드 영역과 추가의 액티브 영역으로 더 정의되고, 상기 필드 영역은 상기 액티브 영역과 상기 추가의 액티브 영역 사이에 배치되고, 상기 추가의 필드 영역은 상기 최외곽의 셀 패턴 영역과 상기 더미 액티브 영역 사이에 배치되는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050054407A KR100624913B1 (ko) | 2005-06-23 | 2005-06-23 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050054407A KR100624913B1 (ko) | 2005-06-23 | 2005-06-23 | 플래시 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100624913B1 true KR100624913B1 (ko) | 2006-09-15 |
Family
ID=37631655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050054407A KR100624913B1 (ko) | 2005-06-23 | 2005-06-23 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100624913B1 (ko) |
-
2005
- 2005-06-23 KR KR1020050054407A patent/KR100624913B1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008066689A (ja) | 半導体素子の製造方法 | |
| KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20130036553A (ko) | 반도체 소자의 제조 방법 | |
| JP2011082476A (ja) | 半導体素子及びその形成方法 | |
| KR100568452B1 (ko) | 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자. | |
| KR20100008942A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100624913B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100654350B1 (ko) | 실리사이드막을 구비하는 반도체 소자의 제조 방법 및이에 의해 제조된 반도체 소자 | |
| KR20130017597A (ko) | 반도체장치 제조 방법 | |
| KR20110043300A (ko) | 활성 영역 구조체의 형성방법 | |
| KR100894771B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100946023B1 (ko) | 반도체 소자의 정렬키 및 이의 형성 방법 | |
| KR101116268B1 (ko) | 플래시 소자 및 그의 형성 방법 | |
| JP2007318065A (ja) | フラッシュメモリ素子の製造方法 | |
| KR100870293B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100723769B1 (ko) | 플래쉬 메모리소자의 제조방법 | |
| KR100709468B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 형성방법 | |
| KR100788588B1 (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| CN114038752A (zh) | 一种高压mosfet器件及其制造方法 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100650815B1 (ko) | 플래쉬 메모리소자의 소자분리막 형성방법 | |
| US7642191B2 (en) | Method of forming semiconductor structure | |
| KR20090000327A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JP2010183098A (ja) | 不揮発性半導体記憶装置 | |
| KR20120064924A (ko) | 반도체 장치 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |