KR20120064924A

KR20120064924A - 반도체 장치 제조 방법

Info

Publication number: KR20120064924A
Application number: KR1020100126193A
Authority: KR
Inventors: 김명옥
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-10
Filing date: 2010-12-10
Publication date: 2012-06-20
Also published as: KR101172310B1

Abstract

본 발명은 셀영역과 주변영역 간의 로딩을 감소시키고, 활성영역의 장축 선폭을 확보할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 셀영역과 주변영역이 구비된 기판 상부에 상기 주변영역의 기판 상부는 완전히 덮으면서 상기 셀영역의 기판 상부에 라인타입으로 패터닝된 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 식각장벽으로 상기 셀영역의 기판을 식각하여 라인패턴을 형성하는 단계; 상기 제1마스크 패턴을 포함하는 전체구조 상에 평탄화막을 형성하는 단계; 상기 평탄화막 상에 상기 셀영역의 기판 상부는 홀타입으로 패터닝되고, 동시에 상기 주변영역의 기판 상부는 섬타입으로 패터닝된 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 식각장벽으로 상기 셀영역 및 주변영역의 기판을 일정깊이 1차 식각하는 단계; 상기 제2마스크 패턴 및 평탄화막을 제거하는 단계; 및 상기 제1마스크 패턴을 식각장벽으로 상기 셀영역 및 주변영역의 기판을 2차 식각하는 단계를 포함하여, 기판의 식각을 셀영역과 주변영역, 활성영역의 장축방향과 단축방향, 라인패턴의 컷 식각으로 각각 나누어 진행함에 따라 활성영역 사이에 충분한 깊이 및 선폭을 확보하는 효과, 셀영역과 주변영역의 패턴을 각각 다른 마스크를 사용하여 식각하여 셀영역과 주변영역 간의 로딩 효과를 개선하는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 미세 소자 선폭을 사용하는 반도체 장치의 안정적인 활성영역 형성방법에 관한 것이다.

반도체 메모리 소자의 대용량화에 대한 요구가 높아지면서 집적도를 높이려는 관심이 지속적으로 높아지고 있다. 소자의 집적도를 높이기 위해 칩(chip)의 크기를 줄이거나 셀 구조를 변화시켜 복수 개의 메모리 셀을 하나의 웨이퍼에 형성시키려는 노력을 기울이고 있다. 셀 구조를 변화시켜 집적도를 높이는 방법으로 활성 영역들의 평면적인 배열을 변화시키거나 또는 셀 레이아웃을 변화시킴으로써 셀 면적을 감소시키려는 시도가 진행되고 있다. 이러한 시도의 일환으로 활성 영역의 레이아웃 형태를 8F² 레이아웃에서 6F² 레이아웃으로 변화시키는 방법이 있다. 6F² 레이아웃을 갖는 소자는 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F가 되도록 하여 면적이 6F²가 되는 단위 셀을 갖는 반도체 소자로 정의될 수 있다. 6F² 레이아웃을 갖는 디램 소자는 활성 영역이 비스듬하게 배치된 형상을 가지며, 하나의 활성 영역 내에 두 개의 단위 셀이 배치된 구조로 이루어진다. 비트라인 사이에는 스토리지노드 콘택플러그가 두 개 배치되며, 스토리지노드 콘택플러그 모두 활성 영역내의 비트라인 콘택을 지나간다는 점에서 8F² 레이아웃을 갖는 디램 소자에 비하여 집적도가 더 높다.

한편, 소자의 최소선폭이 지속적으로 감소함에 따라 소자분리막 형성을 위한 STI(Shallow Trench Isolation) 공정의 난이도가 점점 증가하고 있다. 자세히는, 피치(Pitch) 감소에 따른 직접 패터닝(Direct Patterning)이 불가하고, 공간의 선폭(Critical Dimension) 감소에 따른 오픈 능력의 저하로, 셀영역과 주변영역의 깊이 로딩(Depth Loading)이 점점 더 커지고 있다.

특히, 가장 좁은 공간을 갖는 SNC 노드(Storage Node Contact Node)와 주변영역 간의 로딩이 심하게 발생하며, 동일 셀 패턴에서도 상대적으로 공간이 넓은 BLC 노드(Bit Line Contact Node)의 깊이가 SNC 노드의 깊이보다 더 깊어서 BLC 노드와 SNC 노드 간의 깊이차이가 증가하게 된다. 셀(Cell) 간의 펀치(Punch)를 방지하기 위해서는 SNC 노드가 소정깊이 이상 식각되어야 하지만, 공간의 감소로 인해 깊게 식각하기가 어려우며, 깊게 식각한다고 해도 주변영역의 깊이가 SNC 노드보다 몇 배이상 깊게 식각되어 셀영역과 주변영역의 로딩이 더욱 심하게 발생한다.

따라서, STI 공정상의 한계로 인해 SNC 노드를 소정깊이 식각하기 위해서는 주변영역의 깊이차이가 더욱 증가하며, 이에 따라 로딩이 증가할 수 밖에 없다.

한편, 소자분리막 형성을 위한 트렌치의 선폭이 감소하면서 절연막 매립시 갭필(Gap fill) 마진확보를 위해 SOD(Spin On Dielectric)를 주로 사용하고 있다. SOD의 경우 매립특성은 우수하나, 웨이퍼(Wafer)에 인장응력(Tensile Stress)을 유발하고, 후속 열공정 진행시 더욱 열화되어 웨이퍼를 변형시키면서 STI 공정 후 진행되는 마스크 공정에서 오버레이(Overlay)를 열화시키는 문제점이 있다.

따라서, 셀영역과 주변영역 간의 로딩을 줄이고, 활성영역의 장축 선폭(Critical Dimension) 확보할 필요성이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 셀영역과 주변영역 간의 로딩을 감소시키기 위한 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

또한, 활성영역의 장축 선폭을 확보할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 셀영역과 주변영역이 구비된 기판 상부에 상기 주변영역의 기판 상부는 완전히 덮으면서 상기 셀영역의 기판 상부에 라인타입으로 패터닝된 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 식각장벽으로 상기 셀영역의 기판을 식각하여 라인패턴을 형성하는 단계; 상기 제1마스크 패턴을 포함하는 전체구조 상에 평탄화막을 형성하는 단계; 상기 평탄화막 상에 상기 셀영역의 기판 상부는 홀타입으로 패터닝되고, 동시에 상기 주변영역의 기판 상부는 섬타입으로 패터닝된 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 식각장벽으로 상기 셀영역 및 주변영역의 기판을 일정깊이 1차 식각하는 단계; 상기 제2마스크 패턴 및 평탄화막을 제거하는 단계; 및 상기 제1마스크 패턴을 식각장벽으로 상기 셀영역 및 주변영역의 기판을 2차 식각하는 단계를 포함하는 것을 특징으로 한다.

특히, 상기 제1마스크 패턴은 네가티브 스페이서 패턴 기술로 형성하는 것을 특징으로 한다.

또한, 상기 제2마스크 패턴은 상기 홀타입의 패터닝부분이 상기 셀영역의 라인패턴과 오버랩되는 것을 특징으로 한다.

또한, 상기 평탄화막은 상기 기판과 마스크패턴 간의 단차를 메울 수 있는 물질로 형성하고, 상기 평탄화막은 산소스트립 공정으로 제거되는 물질로 형성하되, 상기 평탄화막은 SOC(Spin On Carbon)막으로 형성하는 것을 특징으로 한다.

또한, 상기 셀영역의 라인패턴은 라인:스페이스가 1:3의 비율이 되도록 패터닝하는 것을 특징으로 한다.

또한, 상기 제2마스크 패턴 및 평탄화막을 제거하는 단계에서, 상기 평탄화막은 인시튜로 산소 플라즈마 처리를 통해 제거하는 것을 특징으로 한다.

또한, 상기 제2마스크 패턴 및 평탄화막을 제거하는 단계에서, 상기 평탄화막은 엑시튜로 감광막 스트립퍼에서 제거하는 것을 특징으로 한다.

또한, 상기 제1마스크 패턴은 질화막인 것을 특징으로 한다.

상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판의 식각을 셀영역과 주변영역, 활성영역의 장축방향과 단축방향, 라인패턴의 컷 식각으로 각각 나누어 진행함에 따라 활성영역 사이에 충분한 깊이 및 선폭을 확보하는 효과가 있다.

또한, 셀영역과 주변영역의 패턴을 각각 다른 마스크를 사용하여 식각하여 셀영역과 주변영역 간의 로딩 효과를 개선하는 효과가 있다.

도 1 내지 도 11은 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 공정단면도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1 내지 도 11은 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도 및 공정단면도이다. 각 도의 (a)는 평면도이고, (b)는 (a)를 A-A'방향으로 자른 단면도이다. 이해를 돕기위해 (a)와 (b)를 함께 도시하여 설명하기로 한다.

도 1에 도시된 바와 같이, 셀영역(Cell Area)과 주변영역(Peripheral Area)을 갖는 기판(10) 상에 패드산화막(11), 제1패드마스크막(12) 및 제2패드마스크막(13)을 형성한다. 제1 및 제2패드마스크막(12, 13)은 기판(10)을 식각하여 소자분리막 영역을 형성하고, 활성영역을 정의하기 위한 식각장벽 역할을 한다. 예컨대, 제1패드마스크막(12)은 폴리실리콘으로 형성할 수 있고, 제2패드마스크막(13)은 질화막으로 형성할 수 있다.

이어서, 제2패드마스크막(13) 상에 제1하드마스크막(14A, 14B)을 형성한다. 제1하드마스크막(14A, 14B)는 후속 스페이서 패턴을 이용하여 셀영역 및 주변영역의 활성영역을 정의하고, 제2패드마스크막(13)을 식각하는 식각장벽 역할을 한다. 예컨대, 제1하드마스크막(14A, 14B)은 산화막으로 형성할 수 있다.

이어서, 제1하드마스크막(14A) 상에 제2하드마스크패턴(15A, 15B)을 형성한다. 제2하드마스크패턴(15A, 15B)은 셀영역과 주변영역에 각각 다른 패턴으로 형성된다. 즉, 셀영역의 제2하드마스크패턴(15A)은 라인타입으로 패터닝되고, 주변영역의 제2하드마스크패턴(15B)은 식각되지 않고 그대로 잔류하여 주변영역의 제1하드마스크막(14B) 상부를 덮는다. 예컨대, 제2하드마스크패턴(15A, 15B)은 폴리실리콘으로 형성할 수 있다. 특히, 셀영역의 제2하드마스크패턴(15A)은 라인:스페이서가 1:3의 비율이 되도록 형성하는 것이 바람직하다.

이어서, 셀영역의 제2하드마스크패턴(15A)을 식각장벽으로 셀영역의 제1하드마스크막(14A)을 일정깊이 식각한다. 이때, 주변영역의 제1하드마스크막(14B)은 주변영역의 제2하드마스크패턴(15B)에 의해 보호되어 식각되지 않고 그대로 잔류한다.

도 2에 도시된 바와 같이, 셀영역의 제2하드마스크패턴(15A)을 포함하는 결과물의 단차를 따라 스페이서막(16)을 형성한다. 스페이서막(16)은 단차 피복성(Step Coverage)이 높은 물질로 형성하는 것이 바람직하며, 예컨대 스페이서막(16)은 산화막으로 형성할 수 있다.

스페이서막(16)은 감광막 패턴의 해상도 한계를 극복하여, 미세패턴을 형성하기 위한 것으로, 스페이서막(16) 사이의 간격은 셀영역의 제2하드마스크패턴(15A)의 선폭과 동일하도록 조절하는 것이 바람직하다. 스페이서막(16)은 제2하드마스크패턴(15A)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 스페이서막(16)은 산화막으로 형성한다.

도 3에 도시된 바와 같이, 스페이서막(16) 상에 스페이서막(16) 사이를 매립하는 제3하드마스크막(17)을 형성한다. 제3하드마스크막(17)은 셀영역의 제2하드마스크패턴(15A)과 함께 하부층을 식각하여 소자분리막을 위한 트렌치 형성시 식각장벽 역할을 한다. 제3하드마스크막(17)은 셀영역의 제2하드마스크패턴(15A)과 동일한 물질로 형성하는 것이 바람직하며, 예컨대 제3하드마스크막(17)은 폴리실리콘으로 형성할 수 있다.

도 4에 도시된 바와 같이, 제2하드마스크패턴(15A, 15B)의 상부가 오픈되는 타겟으로 제3하드마스크막(17) 및 스페이서막(16)을 식각한다.

제3하드마스크막(17) 및 스페이서막(16)은 화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch back) 공정으로 식각할 수 있으며, 식각을 통해 제3하드마스크막(17) 및 스페이서막(16)은 제2하드마스크패턴(15A, 15B)와 동일한 높이로 잔류한다.

식각된 제3하드마스크막(17) 및 스페이서막(16)은 제3하드마스크패턴(17A) 및 스페이서패턴(16A)이 된다.

셀영역에는 스페이서패턴(16A)사이에 제2 및 제3하드마스크패턴(15A, 17A)이 번갈아 나타나며, 주변영역은 제1하드마스크막(14B) 상에 제2하드마스크패턴(15B)이 그대로 잔류한다.

도 5에 도시된 바와 같이, 셀영역의 제2 및 제3하드마스크패턴(15A, 17A) 사이에 스페이서패턴(16A)을 제거한다. 스페이서패턴(16A)은 제2 및 제3하드마스크패턴(15A, 17A)에 대해 식각선택비를 갖고 있으므로, 선택적으로 제거가 가능하며, 스페이서패턴(16A)이 산화막인 경우, 산화막 식각가스를 사용하여 제거할 수 있다.

한편, 주변영역은 제2하드마스크패턴(15B)이 잔류하고 있으므로 하부층의 손상없이 셀영역의 스페이서패턴(16A)만 선택적으로 제거할 수 있다.

셀영역의 제2 및 제3하드마스크패턴(15A, 17A) 사이에 스페이서패턴(16A)이 제거되면서, 제3하드마스크패턴(17A) 하부의 스페이서패턴(16A)만 잔류한다.

이어서, 제2 및 제3하드마스크패턴(15A, 17A)을 식각장벽으로 셀영역의 제1하드마스크막(14A) 및 제2패드마스크막(13)을 식각한다.

셀영역의 제1하드마스크막(14A) 및 제2패드마스크막(13A)은 제2 및 제3하드마스크패턴(15A, 17A)에 의해 라인타입으로 식각되며, 주변영역은 제1하드마스크막(14B) 및 제2패드마스크막(13B)이 식각되지 않고 그대로 잔류한다.

도 6에 도시된 바와 같이, 셀영역의 제1패드마스크막(12A)을 식각한다. 주변영역의 제1패드마스크막(12B)은 식각되지 않고 그대로 잔류한다.

제1패드마스크막(12A)이 폴리실리콘인 경우, 동일물질로 형성된 제2 및 제3하드마스크패턴(15A, 17A)은 식각이 완료되는 시점에서 모두 제거된다. 또한, 주변영역의 제2하드마스크패턴(15B) 역시 모두 제거되어, 제1하드마스크막(14B)이 오픈된다.

도 7에 도시된 바와 같이, 셀영역의 패드산화막(11A)을 식각한다. 주변영역의 패드산화막(11B)은 식각되지 않고 그대로 잔류한다.

이어서, 셀영역의 기판(10A)을 일정깊이 식각하여 트렌치(18)를 형성한다. 트렌치(18)는 소자분리막 영역을 형성하고, 활성영역을 정의하기 위한 것이다. 트렌치(18)의 깊이는 이웃하는 셀(Cell) 간에 펀치(Punch)를 방지할 수 있는 깊이가 되도록 조절하는 것이 바람직하다.

도 8에 도시된 바와 같이, 트렌치(18)를 포함하는 전체구조 상에 평탄화막(19)을 형성한다. 평탄화막(19)은 트렌치(18)를 모두 메우고 셀영역 및 주변영역의 제2패드마스크막(13A, 13B) 상부를 덮는 두께로 형성하는 것이 바람직하다.

이어서, 평탄화막(19) 상에 제4하드마스크막(20)을 형성한다. 제4하드마스크막(20)은 셀영역의 라인타입을 컷(Cut)하기 위한 식각장벽으로 사용되며, 동시에 주변영역을 패터닝하기 위한 식각장벽으로 사용된다.

평탄화막(19)은 갭필(Gapfill) 및 평탄화 특성이 우수하고, 산소 플라즈마 스트립에 의해 제거가 용이한 물질로 형성하는 것이 바람직하며, 평탄화막(19)은 SOC(Spin On Carbon)으로 형성할 수 있다.

제4하드마스크막(20)은 평탄화막(19) 및 제2패드마스크막(13A)에 대해 식각선택비를 갖는 물질로 형성한다. 예컨대, 제4하드마스크막(20)은 탄소(Carbon)가 함유된 실리콘막(SiC), 실리콘산화질화막(SiON) 및 TEOS(Tetra Ethyle Ortho Silicate)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.

제4하드마스크막(20) 상에 감광막 패턴(21A, 21B)을 형성한다. 감광막 패턴(21A, 21B)은 셀영역과 주변영역에서 각각 다른 패턴으로 패터닝된다. 셀영역의 감광막 패턴(21A)은 셀영역의 라인패턴 상부에 오버랩(Overlap) 되어 홀타입(Hole Type)의 오픈영역을 갖도록 패터닝된다. 주변영역의 감광막 패턴(21B)은 주변영역에 패턴(Pattern)을 형성하기 위한 것으로, 원하는 패턴이 정의되도록 패터닝하되 본 실시예에서는 하나의 예로 섬타입(Island)의 패턴이 정의된 감광막 패턴(21B)을 도시하기로 한다.

도 9에 도시된 바와 같이, 감광막 패턴(21A, 21B)을 이용하여 제4하드마스크막(20)을 식각한다. 식각을 통해 패터닝된 제4하드마스크막(20)을 이용하여 평탄화막(19) 및 하부층을 식각한다.

평탄화막(19)은 각각 셀영역의 평탄화막(19A)과 주변영역의 평탄화막(19B)으로 식각된다.

셀영역은 홀타입의 오픈영역이 식각되어 셀영역의 라인패턴을 컷(Cut)하는 절단부(22)가 형성된다. 절단부(22)는 셀영역의 라인패턴을 컷하여 각각의 활성영역을 정의하기 위한 것이며, 절단부(22) 형성시 식각되는 기판(10A)의 두께는 트렌치(18)의 깊이보다 얕도록 조절한다. 트렌치(18)의 깊이만큼 기판(10A)을 식각하지 않아도 되므로, 식각타겟이 감소하고 따라서 공정마진을 확보할 수 있다.

주변영역은 섬타입으로 정의된 감광막 패턴(21B)을 이용하여 패턴을 형성한다. 주변영역 역시 셀영역과 동일한 물질이 식각되고, 패턴을 제외한 기판(10B)의 식각두께는 절단부(22) 형성시 식각되는 기판(10A)의 두께와 동일하게 즉, 트렌치(18)의 깊이보다 얕도록 조절한다.

식각타겟이 감소함으로써 셀영역과 주변영역 간의 식각시간이 감소되고, 따라서 식각시 셀영역과 주변영역 간의 로딩(Loading)이 감소된다. 즉, 셀영역과 주변영역의 식각되는 기판(10A, 10B)의 두께차이를 최소화시킬 수 있다.

도 10에 도시된 바와 같이, 셀영역과 주변영역의 평탄화막(19A, 19B조)을 제거한다. 평탄화막(19A, 19B)의 제거는 인시튜(In-Situ) 또는 엑시튜(Ex-Situ)로 진행할 수 있다. 인시튜는 산소 플라즈마를 이용하여 제거하며, 엑시튜는 감광막 스트리퍼(Stripper)에서 제거할 수 있다.

평탄화막(19A, 19B)을 제거함으로써 절단부(22) 아래의 기판(10A)이 노출된다.

특히, 절단부(22) 형성시 식각되는 기판(10A)의 두께가 트렌치(18)의 깊이보다 얕게 즉, 트렌치(18) 바닥부에서 돌출되도록 조절하고 있으므로, 트렌치(18)의 바닥부를 기준으로 요철모양이 형성된다.

도 11에 도시된 바와 같이, 제2패드산화막패턴(13A, 13B)을 식각장벽으로 셀영역 및 주변영역의 기판(10A, 10B)을 식각한다. 이때, 기판(10A, 10B)에 돌출된 부분이 먼저 어택을 받으므로 먼저 식각이 진행되고 결국, 트렌치(18)의 바닥부를 기준으로 돌출부분이 모두 식각되어 평탄화된다. 또한, 돌출부 식각과 함께 라인패턴의 장축방향이 컷 되면서 형성된 날카로운 모서리 부분 역시 함께 식각되어 완화된 활성영역을 정의할 수 있다.

위와 같이, 기판(10A, 10B)의 식각을 나누어 진행함에 따라 식각타겟이 작아 식각마진을 확보할 수 있고, 이웃하는 라인패턴 사이의 기판이 식각시 한번 더 노출되어 반복 식각에 따라 충분한 깊이 및 선폭을 확보할 수 있다.

또한, 셀영역과 주변영역의 패턴을 각각 다른 마스크를 사용하여 식각하여 셀영역과 주변영역 간의 로딩 효과를 개선하는 장점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

10 : 기판 11 : 패드산화막
12 : 제1패드마스크막 13 : 제2패드마스크막
14 : 제1하드마스크막 15 : 제2하드마스크패턴
16 : 스페이서막 17 : 제3하드마스크막
18 : 트렌치 19 : 평탄화막
20 : 제4하드마스크막 21 : 감광막패턴

Claims

셀영역과 주변영역이 구비된 기판 상부에 상기 주변영역의 기판 상부는 완전히 덮으면서 상기 셀영역의 기판 상부에 라인타입으로 패터닝된 제1마스크 패턴을 형성하는 단계;
상기 제1마스크 패턴을 식각장벽으로 상기 셀영역의 기판을 식각하여 라인패턴을 형성하는 단계;
상기 제1마스크 패턴을 포함하는 전체구조 상에 평탄화막을 형성하는 단계;
상기 평탄화막 상에 상기 셀영역의 기판 상부는 홀타입으로 패터닝되고, 동시에 상기 주변영역의 기판 상부는 섬타입으로 패터닝된 제2마스크 패턴을 형성하는 단계;
상기 제2마스크 패턴을 식각장벽으로 상기 셀영역 및 주변영역의 기판을 일정깊이 1차 식각하는 단계;
상기 제2마스크 패턴 및 평탄화막을 제거하는 단계; 및
상기 제1마스크 패턴을 식각장벽으로 상기 셀영역 및 주변영역의 기판을 2차 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 제1마스크 패턴은 네가티브 스페이서 패턴 기술로 형성하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 제2마스크 패턴은 상기 홀타입의 패터닝부분이 상기 셀영역의 라인패턴과 오버랩되는 반도체 장치 제조 방법.
제1항에 있어서,
상기 평탄화막은 상기 기판과 마스크패턴 간의 단차를 메울 수 있는 물질로 형성하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 평탄화막은 산소스트립 공정으로 제거되는 물질로 형성하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 평탄화막은 SOC(Spin On Carbon)막으로 형성하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 셀영역의 라인패턴은 라인:스페이스가 1:3의 비율이 되도록 패터닝하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 제2마스크 패턴 및 평탄화막을 제거하는 단계에서,
상기 평탄화막은 인시튜로 산소 플라즈마 처리를 통해 제거하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 제2마스크 패턴 및 평탄화막을 제거하는 단계에서,
상기 평탄화막은 엑시튜로 감광막 스트립퍼에서 제거하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 제1마스크 패턴은 질화막인 반도체 장치 제조 방법.