KR20090121475A - 수직형 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

수직형 반도체 소자 및 그의 제조방법이 개시되어 있다. 수직형 반도체 소자는 반도체 기판으로부터 형성된 리세스 내에 배치된 제1 플러그 패턴, 각 제1 플러그 패턴 상에 배치된 채널 패턴 및 채널 패턴 상에 배치된 제2 플러그 패턴을 포함하는 수직형 필라 구조물과, 채널 패턴의 측면 및 채널 패턴과 인접한 반도체 기판을 덮는 게이트 절연막과, 게이트 절연막 상에 배치되며, 채널 패턴 사이에 배치된 게이트 전극을 포함한다. 이로써, 본 발명에 따른 제1 플러그 성장 패턴, 채널 성장 패턴 및 제2 플러그 성장 패턴을 포함하는 수직형 필라 구조물을 형성해줌으로써, 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과를 개선할 수 있을 뿐만 아니라, 필라 구조물이 쓰러지는 현상을 방지할 수 있는 효과가 있다.

Description

수직형 반도체 소자 및 그의 제조방법{Vertical semiconductor device and method of manufacturing the same}
본 발명은 수직형 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다.
이에, 접합 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터(이하, 수직형 트랜지스터)를 구비한 반도체 소자가 제안되었다.
한편, 반도체 소자의 디자인 룰이 감소함에 따라 필라 구조물을 형성하기 위한 식각 공정 중, 상기 필라 구조물이 쓰러지는 현상이 발생될 뿐만 아니라, 인접하는 소오스 영역들 사이의 간격 또한 감소되며, 이러한 소오스 영역들 사이의 간격 감소가 심화되면 소오스 영역 내의 불순물이 확산되어 소오스 영역들 사이의 간격이 없어질 우려가 있다.
상기 소오스 영역들 사이의 간격이 없어지게 되면, 반도체 기판으로부터 인가되는 바디 전압이 상기 수직형 트랜지스터의 채널 부분까지 전달되지 않으며, 이 에, 상기 수직형 트랜지터의 전하를 저장하는 공간인 바디 부분이 플로팅(Floating)되어, 여러 가지 문제점이 발생된다.
구체적으로, 상기 소오스 영역으로 인해 상기 수직형 트랜지스터와 상기 반도체 기판 간의 전기적인 통로가 차단되어, 상기 수직형 트랜지스터의 채널에 바디 바이어스(Body Bias)를 공급할 수 없게 된다.
그 결과, 상기 수직형 트랜지스터의 바디에 쌓인 전하가 상기 반도체 기판으로 빠져나갈 수 없게 되어, 플로팅 바디 효과(Floating Body Effect)가 발생하게 된다.
본 발명은 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과를 개선하고, 필라 구조물이 쓰러지는 현상을 방지할 수 있는 수직형 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 수직형 반도체 소자는 반도체 기판으로부터 형성된 리세스 내에 배치된 제1 플러그 패턴, 상기 각 제1 플러그 패턴 상에 배치된 채널 패턴 및 상기 채널 패턴 상에 배치된 제2 플러그 패턴을 포함하는 수직형 필라 구조물과, 상기 채널 패턴의 측면 및 상기 채널 패턴과 인접한 상기 반도체 기판을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 배치되며, 상기 채널 패턴 사이에 배치된 게이트 전극을 포함한다.
여기서, 상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판으로부터 성장된 실리콘 에피택셜 성장 패턴이다.
상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴이다.
상기 게이트 전극은 상기 게이트 절연막을 따라 막 형태로 배치된 폴리실리콘 패턴 및 상기 폴리실리콘 패턴 상에 배치된 금속 패턴을 포함한다.
상기 제2 플러그 패턴의 측벽에 배치된 스페이서 구조물을 더 포함한다.
상기 제2 플러그 패턴의 상면에 배치된 콘택 플러그를 더 포함한다.
상기 제2 플러그 패턴 및 상기 콘택 플러그 사이를 채우는 층간 절연막 패턴을 더 포함한다.
상기 제1 플러그 패턴의 양쪽에 대응하는 상기 게이트 절연막의 하부에 배치된 소자분리 패턴 및 상기 소자분리 패턴에 의하여 분리된 비트라인을 더 포함한다.
또한, 본 발명의 다른 실시예에 따른 수직형 반도체 소자의 제조방법은 게이트 절연막이 바닥면 및 측면에 각각 형성된 게이트 구조물을 반도체 기판 상에 형성하는 단계와, 상기 게이트 구조물과 인접한 상기 반도체 기판을 식각하여 상기 반도체 기판에 지정된 깊이를 갖는 리세스를 형성하는 단계와, 상기 리세스로부터 상기 게이트 구조물의 사이를 따라서 돌출된 수직형 필라 구조물을 형성하는 단계를 포함한다.
여기서, 상기 게이트 구조물을 형성하는 단계 이전에, 상기 반도체 기판에 이온주입을 수행하여 예비 비트라인을 형성하는 단계와, 상기 예비 비트라인이 형성된 반도체 기판 상에 상기 예비 비트라인의 일부를 노출하는 개구를 갖는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로서 이용하여 상기 개구에 대응하는 반도체 기판 및 상기 예비 비트라인을 지정된 깊이로 식각하여 상기 반도체 기판에 소자분리용 트렌치 및 비트라인을 형성하는 단계와, 상기 소자분리용 트렌치 내에 상기 비트라인을 분리하는 소자분리 패턴을 형성하는 단계를 포함한다.
상기 게이트 구조물을 형성하는 단계는, 상기 반도체 기판 상에 예비 제1 게이트 절연막, 예비 게이트 도전막 및 예비 게이트 하드마스크막을 차례로 형성하는 단계와, 상기 게이트 하드마스크막 상에 예비 게이트 구조물 형성 영역을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로서 이용하여 상기 예비 게이트 하드마스크막, 예비 게이트 도전막 및 예비 제1 게이트 절연막을 식각하여 제1 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막으로 이루어진 예비 게이트 구조물을 상기 반도체 기판 상에 형성하는 단계와, 상기 게이트 도전막에 대응하는 상기 예비 게이트 구조물의 측면을 산화시켜 제2 게이트 절연막을 형성하여 제1 및 제2 게이트 절연막을 포함하는 게이트 절연막이 형성된 게이트 구조물을 상기 반도체 기판 상에 형성하는 단계를 포함한다.
상기 게이트 구조물을 형성하는 단계에서, 상기 게이트 하드마스크막의 폭은 상기 게이트 도전막의 폭보다 좁은 폭을 갖는다.
상기 게이트 구조물을 형성하는 단계에서, 상기 게이트 구조물은 상기 게이 트 절연막 상에 막 형태로 형성된 폴리실리콘 패턴 및 상기 폴리실리콘 패턴 상에 형성된 금속 패턴을 포함하는 게이트 전극을 더 포함한다.
상기 게이트 전극은 상기 수직형 필라 구조물의 외측면에 형성된다.
상기 수직형 필라 구조물을 형성하는 단계는, 상기 리세스 내에 제1 플러그 패턴을 형성하는 단계와, 상기 제1 플러그 패턴 상에 채널 패턴을 형성하는 단계와, 상기 채널 패턴 상에 제2 플러그 패턴을 형성하는 단계를 포함한다.
상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판으로부터 성장된 실리콘 에피택셜 성장 패턴이다.
상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴이다.
본 발명은 반도체 기판으로부터 성장된 실리콘 에피택셜 성장 패턴으로서 제1 플러그 성장 패턴, 채널 성장 패턴 및 제2 플러그 성장 패턴을 포함하는 수직형 필라 구조물을 형성해줌으로써, 상기 반도체 기판 내의 웰(Well)부와 상기 필라 구조물의 채널부로서 상기 채널 성장 패턴을 연결해줄 수 있다.
이렇게 하면, 상기와 같은 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있을 뿐만 아니라, 반도체 소자의 디자인 룰의 감소에 따른 필라 구조물이 쓰러지는 현상을 방지할 수 있다.
그 결과, 소자의 특성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에는 상기 반도체 기판(100)으로부터 형성된 리세스(R)들이 배치된다. 상기 리세스(R)는 후속의 웰(Well)과 비트라인 간의 연결을 위해, 예를 들어, 약 100Å∼약 1.000Å의 깊이를 갖는다.
상기 리세스(R)들 내에는 제1 플러그 패턴(116)들이 배치된다. 상기 각 제1 플러그 패턴(116)들 상에는 채널 패턴(120)들이 배치되며, 상기 채널 패턴(120)들 상에는 제2 플러그 패턴(122)들이 배치된다.
여기서, 상기 제1 플러그 패턴(116)은, 예를 들어, 약 100Å∼약 1,000Å의 두께로 형성될 수 있으며, 상기 채널 패턴(120) 및 상기 제2 플러그 패턴(122)들은, 예를 들어, 약 100Å∼약 5,000Å의 두께로 형성될 수 있다.
상기 제1 플러그 패턴(116), 채널 패턴(120) 및 제2 플러그 패턴(122)들은 상기 반도체 기판(100)으로부터 성장된 실리콘 에피택셜 성장 패턴일 수 있으며, 이와 다르게, 상기 제1 플러그 패턴(116), 채널 패턴(120) 및 제2 플러그 패턴(122)들은 상기 반도체 기판(100)으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴일 수 있다.
이로써, 상기 반도체 기판(100) 상에는 상기 제1 플러그 패턴(116), 채널 패턴(120) 및 제2 플러그 패턴(122)들을 포함하는 수직형 필라 구조물(123)이 배치된 다.
본 발명의 일 실시예에 따른, 상기 반도체 기판(100)으로부터 성장된 상기 제1 플러그 성장 패턴(116), 채널 성장 패턴(120) 및 제2 플러그 성장 패턴(122)을 포함하는 수직형 필라 구조물(123)을 형성해줌으로써, 상기 반도체 기판(100) 내의 웰(도시안됨)부와 상기 수직형 필라 구조물(123)의 채널부로서 상기 채널 성장 패턴(120)을 연결해줄 수 있다.
이렇게 하면, 채널 포텐셜(Channel Potential)을 안정한 상태로 제어할 수 있을 뿐만 아니라, 소자의 문턱 전압 또한 제어할 수 있다.
그 결과, 본 실시예에 의한 상기와 같은 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있으며, 반도체 소자의 디자인 룰의 감소에 따른 상기 수직형 필라 구조물(123)이 쓰러지는 현상을 방지할 수 있다.
한편, 상기 채널 패턴(120)들의 측면 및 상기 채널 패턴(120)들 사이에 대응하는 상기 반도체 기판(100) 상에는 제1 및 제2 게이트 절연막(104a, 118)들을 포함하는 게이트 절연막(119)이 배치된다.
상기 제1 게이트 절연막(104a)은, 예를 들어, 산화물 또는 질화물 중 어느 하나를 포함하며, 상기 제2 게이트 절연막(118)은, 예를 들어, 산화막을 포함한다.
상기 제1 게이트 절연막(104a)은, 예를 들어, 약 10Å∼약 500Å의 두께로 형성된다. 상기 제1 게이트 절연막(104a)은 후술될 비트라인을 보호하기 위한 역할을 한다.
상기 게이트 전극(G)은 상기 게이트 절연막(119)을 따라 막 형태로 배치된 폴리실리콘 패턴(106a) 및 상기 폴리실리콘 패턴(106a) 상에 배치된 금속 패턴(124a)을 포함한다.
상기 금속 패턴(124a)은 게이트 저항을 감소시켜 줄 수 있는 역할을 하며, 상기 금속 패턴(124a)은, 예를 들어, 텅스텐실리사이드(WSix)일 수 있다.
상기 제2 플러그 패턴(122)의 측벽에는 스페이서 구조물(110b)을 더 포함하며, 상기 제2 플러그 패턴(122)의 상면에는 콘택 플러그(128)를 더 포함한다.
상기 스페이서 구조물(110b)은, 예를 들어, 산화물 또는 질화물 중 어느 하나를 포함하며, 상기 스페이서 구조물(110b)은, 예를 들어, 약 10Å∼약 200Å의 두께로 형성된다.
상기 콘택 플러그(128)는, 예를 들어, 도전물을 포함한다.
상기 제2 플러그 패턴(122) 및 상기 콘택 플러그(128) 사이를 채우는 층간 절연막 패턴(126a)을 더 포함한다.
한편, 상기 제1 플러그(116) 패턴의 양쪽에 대응하는 상기 게이트 절연막(119) 중 상기 제1 게이트 절연막(104a)의 하부에는 소자분리 패턴(103a) 및 상기 소자분리 패턴(103a)에 의하여 분리된 비트라인(BL)을 더 포함할 수 있다.
상기 비트라인(BL)은, 예를 들어, 약 1×1019／㎤∼약 1×1020／㎤의 고농도를 갖는다.
이하, 도 2 내지 도 15들은 본 발명의 실시예에 따른 수직형 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2는 반도체 기판에 예비 비트라인을 형성한 단면도이다.
도 2를 참조하면, 반도체 기판(100)에는 예비 비트라인(102)이 형성되며, 상기 예비 비트라인(102)은 이온주입 공정에 통해 형성된다.
상기 예비 비트라인(102)은, 예를 들어, 약 1×1019／㎤∼약 1×1020／㎤의 농도를 갖는다. 상기 이온주입 공정은 후속으로 형성될 비트라인의 저항을 개선하기 위하여 수행된다.
도 3은 도 2의 반도체 기판 및 예비 비트라인을 식각하여 반도체 기판에 소자분리용 트렌치 및 비트라인을 형성한 단면도이다.
도 3을 참조하면, 상기 반도체 기판(100) 내에 예비 비트라인(102)이 형성된 후, 상기 예비 비트라인(102)이 형성된 상기 반도체 기판(100) 상에는 예비 비트라인(102)의 일부를 노출하는 개구를 갖는 마스크 패턴(도시안됨)이 형성된다.
상기 개구에 대응하는 상기 반도체 기판(100) 및 상기 예비 비트라인(102)은 상기 마스크 패턴을 식각마스크로 이용하여 지정된 깊이로 식각되어, 상기 반도체 기판(100)에는 소자분리용 트렌치(T) 및 비트라인(BL)이 형성되고, 상기 소자분리용 트렌치(T)에 의하여 상기 비트라인(BL)은 분리된다.
상기 반도체 기판(100)에 상기 소자분리용 트렌치(T) 및 상기 비트라인(BL)이 형성된 후, 상기 마스크 패턴은 상기 반도체 기판(100)으로부터 제거된다.
도 4는 도 3의 소자분리용 트렌치 내에 소자분리막을 형성한 단면도이다.
도 4를 참조하면, 상기 반도체 기판(100)에 소자분리용 트렌치(T) 및 비트라인(BL)이 형성된 후, 상기 반도체 기판(100) 상에는 상기 소자분리용 트렌치(T)을 덮는 소자분리용 절연막(103)이 형성된다. 상기 절연막(103)은, 예를 들어, 산화막을 포함한다.
상기 절연막(103)은 상기 비트라인(BL)의 상면이 노출될 때까지, 예를 들어, 화학적 기계적 연마(Chemical mechanical polishing; 이하) 공정에 의하여 평탄화되어, 상기 소자분리용 트렌치(T) 내에는 상기 비트라인(BL)을 절연하는 소자분리 패턴(103a)이 형성된다.
한편, 상기 반도체 기판(100)에 이온주입을 수행하여 상기 비트라인(BL)과 대응하는 부분 및 상기 비트라인(BL)과 인접한 부분에는 웰(Well, 도시안됨), 즉, 접합 영역이 형성된다.
도 5는 도 4의 반도체 기판 상에 예비 게이트막을 형성한 단면도이다.
도 5를 참조하면, 상기 소자분리용 트렌치(T) 내에 소자분리 패턴(103a)이 형성된 후, 상기 비트라인(BL) 및 상기 소자분리 패턴(103a) 상에는 예비 게이트막(112)이 형성된다.
상기 예비 게이트막(112)은 예비 제1 게이트 절연막(104), 예비 게이트 도전막(106) 및 게이트 하드마스크막(110)으로 이루어진다.
상기 예비 제1 게이트 절연막(104)은, 예를 들어, 산화막 또는 질화막 중 어느 하나를 포함하며, 상기 예비 제1 게이트 절연막(104)은, 예를 들어, 약 10Å∼약 500Å의 두께로 형성된다.
상기 예비 제1 게이트 절연막(104) 상에는 예비 게이트 도전막(106) 및 예비 게이트 하드마스크막(110)이 차례로 형성된다.
상기 예비 게이트 도전막(106)은, 예를 들어, 폴리실리콘막을 포함하며, 상기 예비 게이트 하드마스크막(110)은, 예를 들어, 질화막을 포함한다.
한편, 상기 예비 게이트 도전막(106) 및 상기 예비 게이트 하드마스크막(110) 사이에는 베리어막으로서 예비 산화막(108)이 더 형성될 수도 있다.
도 6은 도 5의 예비 게이트막을 식각하여 반도체 기판 상에 예비 게이트 구조물을 형성한 단면도이다.
도 6을 참조하면, 상기 반도체 기판(100) 상에 예비 게이트막(112)이 형성된 후, 상기 소자분리 패턴(103a)에 대응하는 상기 게이트 하드마스크막(110) 상에 예비 게이트 구조물이 형성될 영역을 노출시키는 마스크 패턴(도시안됨)이 형성된다.
상기 예비 게이트막(112)은 상기 마스크 패턴을 식각마스크로서 이용하여 식각되어, 상기 반도체 기판(100) 상에는 제1 게이트 절연막(104a), 게이트 도전막(106a), 산화막(108a) 및 게이트 하드마스크막(110a)으로 이루어진 예비 게이트 구조물(112a)이 형성된다.
상기 마스크 패턴은 상기 게이트 하드마스크막(110)으로부터 제거된다. 상기 예비 게이트 구조물(112a)의 양측면에는 스페이서(114)가 형성된다.
도 7은 도 6의 예비 게이트 구조물과 인접한 반도체 기판을 식각하여 반도체 기판에 리세스를 형성한 단면도이다.
도 7을 참조하면, 상기 예비 게이트 구조물(112a)의 양측면에 스페이서(114) 가 형성된 후, 상기 예비 게이트 구조물(112a)과 인접한 상기 반도체 기판(100)은 식각되어, 상기 반도체 기판(100)에는 리세스(R)가 형성된다.
상기 리세스(R)는 상기 웰(Well)과 상기 비트라인(BL) 간의 연결을 위해, 예를 들어, 약 100Å∼약 1.000Å의 깊이를 갖는다.
도 8은 도 7의 리세스 내에 제1 플러그 패턴을 형성한 단면도이다.
도 8을 참조하면, 상기 반도체 기판(100)에 리세스(R)가 형성된 후, 상기 리세스(R) 내에는 제1 플러그 패턴(116)이 형성된다.
상기 제1 플러그 패턴(116)은, 예를 들어, 약 100Å∼약 1,000Å의 두께로 형성될 수 있다.
상기 제1 플러그 패턴(116)은 상기 반도체 기판(100)으로부터 성장된 실리콘 에피택셜 성장 패턴일 수 있으며, 이와 다르게, 상기 제1 플러그 패턴(116)은 상기 반도체 기판(100)으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴일 수 있다.
본 실시예에 따른, 상기 제1 플러그 패턴(116)은 상기 반도체 기판(100) 내의 상기 웰과 수직형 필라 구조물의 채널부로서 후속으로 형성될 채널 성장 패턴을 연결해주는 역할을 하며, 이를 통해, 채널 포텐셜(Channel Potential)을 안정한 상태로 제어할 수 있을 뿐만 아니라, 소자의 문턱 전압 또한 제어할 수 있다.
도 9는 도 8의 예비 게이트 구조물들의 양측면으로부터 스페이서를 제거한 단면도이다.
도 9를 참조하면, 상기 반도체 기판(100)에 형성된 리세스(R) 내에 제1 플러 그 패턴(116)이 형성된 후, 상기 스페이서(114)는 상기 예비 게이트 구조물(112a)의 양측면으로부터 제거된다.
상기 스페이서(114)가 제거된 후, 상기 게이트 도전막(106a)에 대응하는 상기 예비 게이트 구조물(112a)의 측면에는 제2 게이트 절연막(118)이 형성된다.
상기 제2 게이트 절연막(118)은, 예를 들어, 상기 게이트 도전막(106a)에 대응하는 상기 예비 게이트 구조물(112a)의 측면을 산화시켜 형성된다.
여기서, 상기 예비 게이트 구조물(112a)의 바닥면 및 측면에는 각각 상기 비트라인(BL) 및 상기 소자분리 패턴(103a) 상에 대응하며 상기 예비 게이트 구조물(112a)의 바닥면에 형성된 상기 제1 게이트 절연막(104a) 및 상기 예비 게이트 구조물(112a)의 측면에 형성된 제2 게이트 절연막(118)을 포함하는 게이트 절연막(119)이 형성된다.
이로써, 상기 반도체 기판(100) 상에는 제1 및 제2 게이트 절연막(104a, 118)을 포함하는 게이트 절연막(119)이 형성된 게이트 구조물(112b)이 형성된다.
도 10은 도 9의 제1 플러그 패턴 상에 채널 패턴을 형성한 단면도이다.
도 10을 참조하면, 상기 예비 게이트 구조물(112a)의 측면에 제2 게이트 절연막(118)이 형성된 후, 상기 제1 플러그 패턴(116)들 상에는 채널 패턴(120)이 형성된다.
상기 채널 패턴(120)은, 예를 들어, 약 100Å∼약 5,000Å의 두께로 형성될 수 있으며, 바람직하게, 상기 채널 패턴(120)은, 예를 들어, 상기 산화막(108a)과 대응하는 부분까지 성장된다.
상기 채널 패턴(120)은 상기 제1 플러그 패턴(116)으로부터 성장된 실리콘 에피택셜 성장 패턴일 수 있으며, 이와 다르게, 상기 채널 패턴(120)은 상기 제1 플러그 패턴(116)으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴일 수 있다.
도 11은 도 10의 채널 패턴 상에 제2 플러그 패턴을 형성한 단면도이다.
도 11을 참조하면, 상기 제1 플러그 패턴(116) 상에 채널 패턴(120)이 형성된 후, 상기 채널 패턴(120) 상에는 제2 플러그 패턴(122)들이 형성된다.
상기 제2 플러그 패턴(122)들은, 예를 들어, 약 100Å∼약 5,000Å의 두께로 형성될 수 있다.
상기 제2 플러그 패턴(122)들은 상기 채널 패턴(120)으로부터 성장된 실리콘 에피택셜 성장 패턴일 수 있으며, 이와 다르게, 상기 제2 플러그 패턴(122)은 상기 채널 패턴(120)으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴일 수 있다.
이로써, 상기 반도체 기판(100) 상에는 상기 제1 플러그 패턴(116), 채널 패턴(120) 및 제2 플러그 패턴(122)들을 포함하는 수직형 필라 구조물(123)이 형성된다.
한편, 상기 제2 플러그 패턴(122)을 형성하기 전에, 상기 게이트 하드마스크막(110a)의 폭은, 예를 들어, 상기 산화막(108a) 및 상기 게이트 도전막(106a)의 폭보다 좁은 폭을 갖는다.
이를 통해, 면적이 넓은 제2 플러그 패턴(122)을 형성함으로써, 상부가 넓은 수직형 필라 구조물(123)을 형성할 수 있어, 활성 영역의 면적을 확보할 수 있는 장점이 있다.
따라서, 본 발명의 일 실시예에 의하면, 상기 반도체 기판(100)으로부터 성장된 상기 제1 플러그 성장 패턴(116), 채널 성장 패턴(120) 및 제2 플러그 성장 패턴(122)을 포함하는 수직형 필라 구조물(123)을 형성해줌으로써, 상기 반도체 기판(100) 내의 웰(도시안됨)부와 상기 수직형 필라 구조물(123)의 채널부로서 상기 채널 성장 패턴(120)을 연결해주어, 채널 포텐셜(Channel Potential)을 안정한 상태로 제어할 수 있으며, 이로 인해, 소자의 문턱 전압 또한 제어할 수 있다.
그 결과, 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있을 뿐만 아니라, 반도체 소자의 디자인 룰의 감소에 따른 상기 수직형 필라 구조물(123)이 쓰러지는 현상을 방지할 수 있다.
도 12는 도 11의 예비 게이트 구조물들을 일부 식각하여 게이트 전극용 홈 및 폴리실리콘 패턴을 형성한 단면도이다.
도 12를 참조하면, 상기 채널 패턴(120) 상에 제2 플러그 패턴(122)이 형성된 후, 상기 제2 플러그 패턴(122) 및 상기 게이트 하드마스크막(110a) 상에는 상기 소자분리 패턴(103a)에 대응하는 부분을 노출하는 마스크 패턴(도시안됨)이 형성된다.
상기 게이트 하드마스크막(110a), 상기 산화막(108a) 및 상기 게이트 도전막(106a)은 상기 마스크 패턴을 식각마스크로 이용하여 식각된다.
이로써, 상기 수직형 필라 구조물(123)의 외측면 및 상기 게이트 절연 막(119) 상에는 폴리실리콘 패턴(106b) 및 상기 제2 게이트 절연막(118)에 의하여 노출된 상기 채널 패턴(120)에 대응하는 부분에는 산화막 패턴(108b)이 각각 형성된다.
상기 수직형 필라 구조물(123)들 사이에는 게이트 전극용 홈(H)이 형성된다. 상기 마스크 패턴은 상기 제2 플러그 패턴(122) 및 상기 게이트 하드마스크막(110a)으로부터 제거된다.
도 13은 도 12의 폴리실리콘 패턴 상에 게이트 전극용 홈을 채우는 금속 패턴을 형성한 단면도이다.
도 13을 참조하면, 상기 수직형 필라 구조물(123)들 사이에 게이트 전극용 홈(H)이 형성된 후, 상기 반도체 기판(100) 상에는 상기 수직형 필라 구조물(123)을 덮는 금속막(124)이 형성된다.
상기 금속막(124)은, 예를 들어, 텅스텐실리사이드(WSix)일 수 있으며, 상기 금속막(124)은 게이트 저항을 감소시켜 줄 수 있는 역할을 한다.
상기 금속막(124)은, 예를 들어, 에치백 공정에 의하여 식각되어, 상기 폴리실리콘 패턴(106b) 및 상기 산화막(108b) 상에는 상기 게이트 전극용 홈(H)을 채우는 금속 패턴(124a)이 형성된다.
도 14는 도 13의 제2 플러그 패턴 및 금속 패턴을 덮는 층간 절연막을 형성한 단면도이다.
도 14를 참조하면, 상기 폴리실리콘 패턴(106b) 및 상기 산화막(108b) 상에 상기 게이트 전극용 홈(H)을 채우는 금속 패턴(124a)이 형성된 후, 상기 제2 플러 그 패턴(122) 및 상기 금속 패턴(124a)을 덮는 층간 절연막(126)이 형성된다.
상기 층간 절연막(126)은, 예를 들어, 산화물일 수 있다.
상기 층간 절연막(126) 상에는 상기 제2 플러그 패턴(122)의 일부를 노출하는 마스크 패턴(도시안됨)이 형성된다.
도 15는 도 14의 제2 플러그 패턴의 일부를 노출하도록 층간 절연막의 일부를 식각하여 콘택 플러그를 형성한 단면도이다.
도 15를 참조하면, 상기 층간 절연막(126) 상에 상기 제2 플러그 패턴(122)의 일부를 노출하는 마스크 패턴이 형성된 후, 상기 층간 절연막(126)은 상기 마스크 패턴을 식각마스크로서 이용하여 식각된다.
노출된 상기 제2 플러그 패턴(122) 상에는 콘택 플러그용 물질(도시안됨)이 형성된다.
상기 콘택 플러그용 물질은, 예를 들어, 상기 층간 절연막(126)이 노출될 때까지 평탄화되어, 상기 노출된 제2 플러그 패턴(122) 상에는 콘택 플러그(128)가 형성된다.
이후, 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이와 같이, 본 발명은 반도체 기판(100)으로부터 성장된 실리콘 에피택셜 성장 패턴으로서 제1 플러그 성장 패턴(116)을 형성해줌으로써, 상기 반도체 기판(100) 내의 웰(Well)부와 상기 필라 구조물의 채널부로서 상기 채널 성장 패턴을 연결해줄 수 있다. 이를 통해, 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 15들은 본 발명의 실시예에 따른 수직형 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 예비 비트라인
103a: 소자분리 패턴 104a: 제1 게이트 절연막
106b; 폴리실리콘 패턴 110b: 스페이서 구조물
116 : 제1 플러그 패턴 118 : 제2 게이트 절연막
120 : 채널 패턴 122 : 제2 플러그 패턴
123 : 수직형 필라 구조물 124a: 금속 패턴
126a: 층간 절연막 패턴 128 : 콘택 플러그
T : 소자분리용 트렌치 R : 리세스
BL : 비트라인 G : 게이트 전극

Claims (17)

  1. 반도체 기판으로부터 형성된 리세스 내에 배치된 제1 플러그 패턴, 상기 각 제1 플러그 패턴 상에 배치된 채널 패턴 및 상기 채널 패턴 상에 배치된 제2 플러그 패턴을 포함하는 수직형 필라 구조물;
    상기 채널 패턴의 측면 및 상기 채널 패턴과 인접한 상기 반도체 기판을 덮는 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되며, 상기 채널 패턴 사이에 배치된 게이트 전극을 포함하는 수직형 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판으로부터 성장된 실리콘 에피택셜 성장 패턴인 것을 특징으로 하는 수직형 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴인 것을 특징으로 하는 수직형 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막을 따라 막 형태로 배치된 폴리실리콘 패턴 및 상기 폴리실리콘 패턴 상에 배치된 금속 패턴을 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제2 플러그 패턴의 측벽에 배치된 스페이서 구조물을 더 포함하는 수직형 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제2 플러그 패턴의 상면에 배치된 콘택 플러그를 더 포함하는 수직형 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2 플러그 패턴 및 상기 콘택 플러그 사이를 채우는 층간 절연막 패턴을 더 포함하는 수직형 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 플러그 패턴의 양쪽에 대응하는 상기 게이트 절연막의 하부에 배치 된 소자분리 패턴 및 상기 소자분리 패턴에 의하여 분리된 비트라인을 더 포함하는 수직형 반도체 소자.
  9. 게이트 절연막이 바닥면 및 측면에 각각 형성된 게이트 구조물을 반도체 기판 상에 형성하는 단계;
    상기 게이트 구조물과 인접한 상기 반도체 기판을 식각하여 상기 반도체 기판에 지정된 깊이를 갖는 리세스를 형성하는 단계; 및
    상기 리세스로부터 상기 게이트 구조물의 사이를 따라서 돌출된 수직형 필라 구조물을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트 구조물을 형성하는 단계 이전에,
    상기 반도체 기판에 이온주입을 수행하여 예비 비트라인을 형성하는 단계;
    상기 예비 비트라인이 형성된 반도체 기판 상에 상기 예비 비트라인의 일부를 노출하는 개구를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로서 이용하여 상기 개구에 대응하는 반도체 기판 및 상기 예비 비트라인을 지정된 깊이로 식각하여 상기 반도체 기판에 소자분리용 트렌치 및 비트라인을 형성하는 단계; 및
    상기 소자분리용 트렌치 내에 상기 비트라인을 분리하는 소자분리 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 게이트 구조물을 형성하는 단계는,
    상기 반도체 기판 상에 예비 제1 게이트 절연막, 예비 게이트 도전막 및 예비 게이트 하드마스크막을 차례로 형성하는 단계;
    상기 게이트 하드마스크막 상에 예비 게이트 구조물 형성 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로서 이용하여 상기 예비 게이트 하드마스크막, 예비 게이트 도전막 및 예비 제1 게이트 절연막을 식각하여 제1 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막으로 이루어진 예비 게이트 구조물을 상기 반도체 기판 상에 형성하는 단계; 및
    상기 게이트 도전막에 대응하는 상기 예비 게이트 구조물의 측면을 산화시켜 제2 게이트 절연막을 형성하여 제1 및 제2 게이트 절연막을 포함하는 게이트 절연막이 형성된 게이트 구조물을 상기 반도체 기판 상에 형성하는 단계를 포함하는 수직형 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 게이트 구조물을 형성하는 단계에서, 상기 게이트 하드마스크막의 폭은 상기 게이트 도전막의 폭보다 좁은 폭을 갖는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 게이트 구조물을 형성하는 단계에서, 상기 게이트 구조물은 상기 게이트 절연막 상에 막 형태로 형성된 폴리실리콘 패턴 및 상기 폴리실리콘 패턴 상에 형성된 금속 패턴을 포함하는 게이트 전극을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 게이트 전극은 상기 수직형 필라 구조물의 외측면에 형성되는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 수직형 필라 구조물을 형성하는 단계는,
    상기 리세스 내에 제1 플러그 패턴을 형성하는 단계;
    상기 제1 플러그 패턴 상에 채널 패턴을 형성하는 단계; 및
    상기 채널 패턴 상에 제2 플러그 패턴을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판 으로부터 성장된 실리콘 에피택셜 성장 패턴인 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 플러그 패턴, 채널 패턴 및 제2 플러그 패턴들은 상기 반도체 기판으로부터 성장된 불순물이 도핑된 실리콘 에피택셜 성장 패턴인 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
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