KR100675285B1 - 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 - Google Patents

수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100675285B1
KR100675285B1 KR1020050095044A KR20050095044A KR100675285B1 KR 100675285 B1 KR100675285 B1 KR 100675285B1 KR 1020050095044 A KR1020050095044 A KR 1020050095044A KR 20050095044 A KR20050095044 A KR 20050095044A KR 100675285 B1 KR100675285 B1 KR 100675285B1
Authority
KR
South Korea
Prior art keywords
peripheral circuit
region
forming
cell
insulating film
Prior art date
Application number
KR1020050095044A
Other languages
English (en)
Inventor
김봉수
이강윤
박동건
윤재만
서형원
김성구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050095044A priority Critical patent/KR100675285B1/ko
Priority to US11/450,936 priority patent/US7781285B2/en
Application granted granted Critical
Publication of KR100675285B1 publication Critical patent/KR100675285B1/ko
Priority to US12/840,599 priority patent/US8174065B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Abstract

본 발명은 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법을 제공한다. 이 방법은 셀 영역 및 주변회로 영역을 구비하는 반도체기판을 준비하는 것을 포함한다. 상기 셀 영역의 기판에 행 방향 및 열 방향을 따라 2차원적으로 배열된 아일랜드 형태의 수직 게이트 구조체들을 형성한다. 이때, 상기 수직 게이트 구조체들의 각각은 반도체기둥 및 상기 반도체기둥의 중앙부를 둘러싸는 게이트 전극으로 구성된다. 상기 수직 게이트 구조체들 사이의 갭영역 하부의 상기 반도체기판 내에 제공된 비트라인 격리 트렌치 및 상기 주변회로 영역의 상기 반도체기판 내에 주변회로 활성영역을 한정하는 주변회로 트렌치를 형성하되, 상기 비트라인 격리 트렌치는 상기 수직 게이트 구조체들의 상기 열 방향과 평행하게 달리도록 형성한다. 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치 내에 각각 비트라인 격리 절연막 및 주변회로 소자분리막을 형성한다.

Description

수직 트랜지스터를 갖는 반도체소자 및 그 제조방법{Semiconductor device having vertical transistor and method of fabricating the same}
도 1은 본 발명의 실시예들에 따른 반도체소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2l은 도 1의 절단선 I-I', II-II' 및 III-III'에 따른 단면도들이다.
도 3은 본 발명의 다른 실시예들에 따른 반도체소자를 설명하기 위한 평면도이다.
도 4a 내지 도 4e는 도 3의 절단선 IV-IV', V-V' 및 VI-VI'에 따른 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 웨이퍼 상에 집적되는 기억소자의 면적이 축소되고, 트랜지스터와 커패시터가 차지하는 면적도 일정한 비율로 축소되고 있다. 반도체 기억소자의 기본적인 구성요소는 1비트의 정 보가 저장될 수 있는 하나의 기억소자, 즉 셀(cell)이다. 디램은 1개의 트랜지스터와 1개의 커패시터로 구성된 여러 개의 셀과 이 셀에 정보를 저장하기 위해 읽기 쓰기를 할 수 있는 주변회로로 구성된다.
현재 디램 소자의 트랜지스터들은 평판형 트랜지스터를 사용하고 있다. 반도체 기억소자의 집적도가 증가함에 따라, 디램 소자에서 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 따라서, 상기 평판형 트랜지스터의 채널길이가 감소하여 단채널 효과를 발생시킬 수 있게 된다. 그 결과, 상기 디램 셀의 누설전류가 증가되어 상기 디램소자의 리프레쉬 특성을 저하시킬 수 있게 된다.
이에 따라, 디램 소자의 집적도를 더욱 증가시키면서 트랜지스터의 단채널 효과 현상을 방지할 수 있는 수직 트랜지스터를 갖는 디램 셀에 대해 "초고밀도 LSI에 대한 둘러싸는 게이트 트랜지스터의 영향(Impact of Surrounding Gate Transistor(SGT) for Ultra-high Density LSI's, IEEE Transactions on Electron Devices, March 1991, pp.573-577)"이라는 제목으로 H. Takato 등의 의해 개시된 바 있다.
상기 논문에 따르면, 상기 둘러싸는 게이트 트랜지스터는 반도체기판으로부터 수직으로 배치된다. 상기 둘러싸는 게이트 트랜지스터는 반도체기판으로부터 돌출된 반도체기둥이 배치되며, 상기 반도체기둥의 상부 및 하부 영역에 각각 소오스 및 드레인 영역이 배치된다. 상기 반도체기둥을 둘러싸는 게이트 전극이 배치되고, 상기 게이트 전극 및 상기 반도체기둥 사이에 게이트 절연막이 배치된다. 상기 반도체기둥 내부에 수직으로 채널영역이 배치된다. 상기 둘러싸는 게이트 트랜지스터 를 수직 트랜지스터라고 칭할 수 있다.
또한, 수직 트랜지스터를 갖는 디램 셀의 제조방법에 대해 미국 등록특허 제 6,027,975호에 "수직 트랜지스터들의 제조방법"이라는 제목으로 개시된바 있다.
그러나, 상기 논문 및 상기 미국 등록특허 제 6,027,975호에는 셀 영역의 수직 트랜지스터(둘러싸는 게이트 트랜지스터)에 대해서만 언급하고 있다. 상기 수직 트랜지스터를 이용하여 디램 소자를 제조하기 위해서는 앞서 설명한 바와 같이 1개의 트랜지스터와 1개의 커패시터로 구성된 여러 개의 셀과 이 셀에 정보를 저장하기 위해 읽기 쓰기를 할 수 있는 주변회로로 구성된다. 따라서, 주변회로 영역의 소자들의 제조방법이 고려되어야 한다.
상기 주변회로 영역의 소자들 중 주변회로 트랜지스터의 경우, 상기 셀 영역의 수직 트랜지스터와 동시에 형성되어 주변회로 수직 트랜지스터로 형성될 경우 공정이 단축되어 생산비용을 절감할 수 있다. 그러나, 상기 주변회로 수직 트랜지스터는 평판형 트랜지스터에 비해 소자 특성이 떨어지게 되므로, 소자 특성이 중요시 되는 주변회로 트랜지스터의 특성 상 요구되는 성능을 보장할 수 없게 된다.
따라서, 셀 영역은 수직 트랜지스터를 형성하고, 주변회로 영역은 평판형 트랜지스터를 유지해야할 필요가 있다. 이 경우, 셀 영역의 수직 트랜지스터를 먼저 형성하고, 이어, 주변회로 영역의 평판형 트랜지스터를 형성할 수 있으나 공정횟수가 많아지는 문제점이 있다. 따라서, 셀 영역 및 주변회로 영역에 각각 수직 트랜지스터 및 평판형 트랜지스터를 형성함에 있어 공정횟수를 단축할 수 있는 방법에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 영역 및 주변회로 영역에 각각 수직 트랜지스터 및 평판형 트랜지스터를 형성함에 있어 공정횟수를 단축하는데 적합한 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 수직 트랜지스터를 갖는 반도체소자를 제공한다. 상기 반도체소자는 셀 영역 및 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 셀 영역의 상기 반도체기판에 수직 트랜지스터(vertical transistor)가 배치된다. 상기 수직 트랜지스터 상에 콘택패드가 배치된다. 상기 주변회로 영역의 상기 반도체기판 상에 상기 콘택패드와 동일한 물질로 이루어진 주변회로 게이트 전극이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 콘택패드 및 상기 주변회로 게이트 전극은 차례로 적층된 폴리실리콘막 및 금속 실리사이드막일 수 있다.
다른 실시예들에서, 상기 수직 트랜지스터는 상기 반도체기판으로부터 연장된 반도체기둥, 상기 반도체기둥의 상부 및 하부 영역 내에 각각 배치된 소오스 영역 및 드레인 영역, 상기 반도체기둥의 중앙부를 둘러싸는 셀 게이트 전극, 및 상기 반도체기둥과 상기 셀 게이트 전극 사이에 개재된 셀 게이트 절연막을 포함할 수 있다.
또 다른 실시예들에서, 상기 주변회로 게이트 전극 양측의 상기 반도체기판 내에 주변회로 소오스 및 드레인 영역들이 배치될 수 있다.
또 다른 실시예들에서, 상기 콘택패드 및 상기 주변회로 게이트 전극을 갖는 기판 상에 층간절연막이 배치되고, 상기 층간절연막을 관통하여 상기 콘택패드 및 상기 주변회로 소오스 및 드레인 영역들에 각각 전기적으로 접촉하는 베리드 콘택플러그 및 주변회로 콘택플러그들이 배치될 수 있다. 상기 베리드 콘택플러그를 갖는 기판 상에 상기 베리드 콘택플러그와 전기적으로 연결된 셀 커패시터가 배치될 수 있다.
본 발명의 다른 일 양태에 따르면, 수직 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 셀 영역 및 주변회로 영역을 구비하는 반도체기판을 준비하는 것을 포함한다. 상기 셀 영역의 기판에 행 방향 및 열 방향을 따라 2차원적으로 배열된 아일랜드 형태의 수직 게이트 구조체들을 형성한다. 이때, 상기 수직 게이트 구조체들의 각각은 반도체기둥 및 상기 반도체기둥의 중앙부를 둘러싸는 게이트 전극으로 구성된다. 상기 수직 게이트 구조체들 사이의 갭영역 하부의 상기 반도체기판 내에 제공된 비트라인 격리 트렌치 및 상기 주변회로 영역의 상기 반도체기판 내에 주변회로 활성영역을 한정하는 주변회로 트렌치를 형성하되, 상기 비트라인 격리 트렌치는 상기 수직 게이트 구조체들의 상기 열 방향과 평행하게 달리도록 형성한다. 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치 내에 각각 비트라인 격리 절연막 및 주변회로 소자분리막을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 수직 게이트 구조체들을 형성하는 것은 상기 셀 영역의 반도체기판을 일정깊이로 식각하여 상기 셀 영역 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 아일랜드 형태의 예비 반도체기둥을 형 성하는 것을 포함할 수 있다. 이어, 상기 예비 반도체기둥의 하부 영역을 선택적으로 등방성 식각하여 반도체기둥을 형성하되, 상기 반도체기둥의 상부 폭은 그것의 하부 폭 보다 크게 형성할 수 있다. 상기 반도체기둥들 사이의 갭영역을 채우는 셀 게이트 전극막을 형성한다. 상기 셀 게이트 전극막을 이방성 식각하여 상기 반도체기둥의 측벽을 둘러싸는 셀 게이트 전극을 형성할 수 있다.
다른 실시예들에서, 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하기 전에, 상기 셀 영역의 상기 수직 게이트 구조체들 사이의 상기 갭영역 하부의 상기 반도체기판 내에 불순물 영역을 형성할 수 있다. 이때, 상기 불순물 영역은 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하는 동안에 상기 비트라인 격리 트렌치에 의해 분리되어 드레인 영역을 형성할 수 있다.
또 다른 실시예들에서, 상기 수직 게이트 구조체들을 형성하기 전에 상기 셀 영역의 상기 반도체기판 표면에 표면 불순물 영역을 형성할 수 있다. 이때, 상기 표면 불순물 영역은 상기 수직 게이트 구조체들을 형성하는 동안 분리되어 상기 수직 게이트 구조체들의 상부 영역 내에 잔존하고 소오스 영역의 역할을 할 수 있다.
또 다른 실시예들에서, 상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성한 후, 상기 반도체기둥의 상부 영역 내에 소오스 영역을 형성할 수 있다.
또 다른 실시예들에서, 상기 수직 게이트 구조체들 사이의 상기 갭영역은 상기 행 방향을 따라 배열된 상기 수직 게이트 구조체들 사이의 제 1 갭영역 및 상기 열 방향을 따라 배열된 상기 수직 게이트 구조체들 사이의 제 2 갭영역으로 구성되 되, 상기 제 1 갭영역이 상기 제 2 갭영역 보다 더 넓도록 형성될 수 있다. 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하는 것은, 상기 제 1 갭영역의 측벽들을 덮는 스페이서 및 상기 제 2 갭영역을 채우는 스페이서막 패턴을 형성하는 것을 포함할 수 있다. 상기 스페이서가 형성된 상기 제 1 갭영역 하부의 상기 반도체기판 및 상기 주변회로 영역의 상기 반도체기판의 소정영역을 식각할 수 있다. 상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성하는 것은, 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 갖는 기판 상에 소자분리 절연막을 형성하는 것을 포함할 수 있다. 상기 수직 게이트 구조체들의 상부면 및 상기 주변회로 영역의 상기 반도체기판의 상부면이 노출될 때까지 상기 소자분리 절연막을 평탄화시켜 상기 주변회로 영역에 주변회로 소자분리막을 형성할 수 있다. 이어, 상기 비트라인 격리 트렌치 상부의 상기 평탄화된 소자분리 절연막 및 상기 스페이서를 선택적으로 식각하여 상기 비트라인 격리 트렌치를 덮고, 상기 수직 게이트 구조체들 사이의 일부영역까지 연장하여 채우는 비트라인 격리 절연막을 형성할 수 있다.
또 다른 실시예들에서, 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하는 것은, 상기 수직 게이트 구조체들 사이를 채우는 마스크 절연막을 형성하는 것을 포함할 수 있다. 이어, 상기 마스크 절연막을 선택적으로 식각하여 상기 수직 게이트 구조체들 사이의 상기 갭영역 하부의 상기 반도체기판을 열 방향으로 노출시키는 마스크 절연막 그루브를 형성할 수 있다. 상기 마스크 절연막 그루브에 노출된 반도체기판 및 상기 주변회로 영역의 상기 반도체기판의 소정영역을 식각할 수 있다. 상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성하는 것은, 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 갖는 기판 상에 소자분리 절연막을 형성하는 것을 포함할 수 있다. 상기 수직 게이트 구조체들의 상부면 및 상기 주변회로 영역의 상기 반도체기판의 상부면이 노출될 때까지 상기 소자분리 절연막을 평탄화시켜 상기 주변회로 영역에 주변회로 소자분리막을 형성할 수 있다. 상기 비트라인 격리 트렌치 상부의 상기 평탄화된 소자분리 절연막 및 상기 마스크 절연막을 선택적으로 식각하여 상기 비트라인 격리 트렌치를 덮고, 상기 수직 게이트 구조체들 사이의 일부영역까지 연장하여 채우는 비트라인 격리 절연막을 형성할 수 있다.
또 다른 실시예들에서, 상기 비트라인 격리 트렌치는 상기 행 방향을 따라 배열된 상기 수직 게이트 구조체들 사이의 간격 보다 좁은 폭을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성한 후, 상기 수직 게이트 구조체들 사이의 상기 갭영역을 채우는 절연막을 형성할 수 있다. 이어, 상기 절연막을 갖는 기판 상에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 수직 게이트 구조체들 각각의 상부를 덮는 콘택패드들 및 상기 주변회로 영역의 상기 반도체기판 상에 상기 주변회로 활성영역을 가로지르는 주변회로 게이트 전극을 형성할 수 있다. 상기 수직 게이트 구조체들 사이의 상기 갭영역을 채우는 절연막을 형성하기 전에, 상기 수직 게이트 구조체들 사이에 상기 비트라인 격리 절연막을 가로지르고, 상기 게이트 전극과 전기적으로 접 촉하는 워드라인을 형성할 수 있다. 상기 콘택패드들 및 상기 주변회로 게이트 전극을 이온 주입 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 주변회로 영역의 상기 반도체기판 내에 주변회로 소오스 및 드레인 영역들을 형성할 수 있다. 상기 주변회로 소오스 및 드레인 영역들을 갖는 기판 상에 층간절연막을 형성할 수 있다. 이어, 상기 층간절연막을 관통하여 상기 콘택패드들 및 상기 주변회로 소오스 및 드레인 영역들에 각각 전기적으로 접촉하는 베리드 콘택플러그들 및 주변회로 콘택플러그들을 형성할 수 있다. 상기 베리드 콘택플러그들을 갖는 기판 상에 상기 베리드 콘택플러그들과 각각 전기적으로 연결되는 셀 커패시터들을 형성할 수 있다.
본 발명의 또 다른 일 양태에 따르면, 수직 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 셀 영역 및 주변회로 영역을 구비하는 반도체기판을 준비하는 것을 포함한다. 상기 셀 영역의 상기 반도체기판에 아일랜드 형태의 수직 트랜지스터들을 형성한다. 상기 수직 트랜지스터들 상에 콘택패드 및 상기 주변회로 영역의 상기 반도체기판 상에 주변회로 게이트 전극을 형성하되, 상기 주변회로 게이트 전극은 상기 콘택패드와 동일한 물질로 형성한다.
본 발명의 몇몇 실시예들에서, 상기 수직 트랜지스터들의 각각은 상기 반도체기판으로부터 연장된 반도체기둥, 상기 반도체기둥의 상부 및 하부 영역 내에 각각 배치된 소오스 영역 및 드레인 영역, 상기 반도체기둥의 중앙부를 둘러싸는 셀 게이트 전극, 및 상기 반도체기둥과 상기 셀 게이트 전극 사이에 개재된 셀 게이트 절연막을 포함하도록 형성될 수 있다.
다른 실시예들에서, 상기 콘택패드 및 상기 주변회로 게이트 전극을 형성하는 것은, 상기 수직 트랜지스터들 사이의 갭영역을 채우는 절연막을 형성하는 것을 포함할 수 있다. 이어, 상기 절연막을 갖는 기판 상에 도전막을 형성할 수 있다. 상기 도전막을 패터닝하여 상기 수직 트랜지스터들 각각의 상부를 덮는 콘택패드들 및 상기 주변회로 영역의 상기 반도체기판 상에 주변회로 게이트 전극을 형성할 수 있다.
또 다른 실시예들에서, 상기 콘택패드들 및 상기 주변회로 게이트 전극을 이온 주입 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 주변회로 영역의 상기 기판 내에 주변회로 소오스 및 드레인 영역들을 형성할 수 있다. 상기 주변회로 소오스 및 드레인 영역들을 갖는 기판 상에 층간절연막을 형성할 수 있다. 상기 층간절연막을 관통하여 상기 콘택패드들 및 상기 주변회로 소오스 및 드레인 영역들에 각각 전기적으로 접촉하는 베리드 콘택플러그들 및 주변회로 콘택플러그들을 형성할 수 있다. 상기 베리트 콘택플러그들을 갖는 기판 상에 상기 베리드 콘택플러그들과 각각 전기적으로 연결되는 셀 커패시터들을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께 는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 설명하기 위한 평면도이고, 도 2a 내지 도 2l은 도 1의 절단선 I-I', II-II' 및 III-III'에 따른 단면도들이다.
도 1의 참조부호 'CA' 및 'P'는 각각 셀 영역 및 주변회로 영역을 나타내며, 도 2의 참조부호 'CA1', 'CA2' 및 'P1'은 각각 도 1의 절단선 I-I', II-II' 및 III-III'에 따른 단면도들을 나타낸다.
도 1 및 도 2a를 참조하면, 셀 영역(CA) 및 주변회로 영역(P) 갖는 반도체기판(5)을 준비한다. 상기 반도체기판(5) 상에 마스크막을 형성한다. 상기 마스크막은 차례로 적층된 패드 산화막 및 패드 질화막으로 형성할 수 있다. 상기 마스크막을 패터닝하여 상기 셀 영역(CA)의 상기 반도체기판(5) 상에 행(X) 방향 및 열(Y) 방향을 따라 2차원적으로 배열된 아일랜드 형태의 패턴을 갖는 제 1 마스크 패턴(10)을 형성한다. 이때, 상기 주변회로 영역(P)의 상기 제 1 마스크 패턴(10)은 상기 주변회로 영역(P)의 상기 반도체기판(5)을 모두 덮도록 형성한다. 상기 제 1 마스크 패턴(10)을 식각 마스크로 이용하여 상기 셀 영역(CA)의 상기 반도체기판(5)을 1차 식각하여 제 1 트렌치(15t)를 형성한다. 이어, 상기 1차 식각된 반도체기판(5) 상에 콘포말한 보호막(17)을 형성한다. 상기 보호막(17)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 1 및 도 2b를 참조하면, 상기 보호막(17)을 에치백하여 보호 스페이서 (17')를 형성할 수 있다. 이어, 상기 제 1 마스크 패턴(10) 및 상기 보호 스페이서(17')를 식각 마스크로 이용하여 상기 반도체기판(5)을 2차 식각하여 상기 제 1 트렌치(15t)가 더 깊이 식각된 제 2 트렌치(15t')를 형성한다. 이때, 상기 제 2 트렌치(15t')에 의해 상기 셀 영역(CA)의 상기 제 1 마스크 패턴(10) 하부에 예비 반도체기둥(20)이 형성되게 된다.
도 1 및 도 2c를 참조하면, 상기 예비 반도체기둥(20)을 갖는 기판을 등방성 식각한다. 그 결과 상기 예비 반도체기둥(20)의 상기 보호 스페이서(17') 하부 영역이 등방성 식각되어 반도체기둥(20')이 형성되고, 하부가 더 넓어진 폭을 갖는 제 3 트렌치(15t")가 형성된다. 이어, 상기 보호 스페이서(17')를 제거할 수 있다.
상기 반도체기둥(20')을 갖는 기판을 열산화시켜 상기 제 3 트렌치(15t") 내벽을 둘러싸는 셀 게이트 절연막(22)을 형성할 수 있다. 상기 셀 게이트 절연막(22)을 갖는 기판 상에 셀 게이트 전극막을 형성한 후, 상기 제 1 마스크 패턴(10)의 상부면이 노출될 때 까지 평탄화시켜 평탄화된 셀 게이트 전극막(25)을 형성한다. 상기 셀 게이트 전극막(25)은 폴리실리콘막일 수 있다.
도 1 및 도 2d를 참조하면, 상기 제 1 마스크 패턴(10)을 식각마스크로 이용하여 상기 제 3 트렌치(15t") 바닥이 노출될 때 까지 상기 평탄화된 셀 게이트 전극막(25)을 이방성 식각한다. 그 결과, 상기 반도체기둥(20')의 측벽을 둘러싸는 셀 게이트 전극(25')이 형성된다. 이때, 상기 셀 게이트 절연막(22)이 동시에 패터닝되어 패터닝된 셀 게이트 절연막(22')으로 형성될 수 있다. 상기 반도체기둥(20') 및 상기 셀 게이트 전극(25')은 수직 게이트 구조체를 구성할 수 있다.
상기 셀 게이트 전극(25')을 갖는 기판 상에 불순물 이온들을 주입하여 상기노출된 제 3 트렌치(15t") 하부의 상기 반도체기판(5) 내에 불순물 영역(26)을 형성한다. 상기 불순물 영역(26)을 갖는 기판 상에 상기 제 3 트렌치(15t")을 채우는 마스크 절연막(27)을 형성한다. 이어, 상기 마스크 절연막(27)을 갖는 기판 상에 제 1 포토레지스트막을 형성한다. 상기 제 1 포토레지스트막을 패터닝하여 상기 마스크 절연막(27)을 열 방향으로 선택적으로 노출시킴과 아울러 상기 주변회로 영역(P)의 상기 제 1 마스크 패턴(10)의 소정영역을 노출시키는 제 1 포토레지스트 패턴(30)을 형성한다. 상기 셀 영역(CA) 상부에 형성된 상기 제 1 포토레지스트 패턴(30)의 폭(PW1)은 상기 제 1 마스크 패턴(10)의 행 방향 폭(PW2)보다 넓은 것이 바람직하다.
도 1 및 도 2e를 참조하면, 상기 제 1 포토레지스트 패턴(30)을 식각마스크로 이용하여 상기 셀 영역(CA)의 상기 마스크 절연막(27) 및 상기 주변회로 영역(P)의 상기 제 1 마스크 패턴(10)을 식각한다. 이때, 하나의 상기 제 1 포토레지스트 패턴(30)을 이용하여 식각 가스를 달리하여 상기 마스크 절연막(27) 및 상기 제 1 마스크 패턴(10)을 식각하게 된다. 그 결과, 상기 셀 영역(CA)에 상기 제 3 트렌치(15t")의 바닥 일부를 노출시키는 마스크 절연막 그루부(27g)가 형성되게 되며, 상기 마스크 절연막 그루부(27g) 측벽 및 상기 열 방향의 상기 반도체기둥들 사이를 채우는 마스크 절연막 패턴(27')이 형성되게 된다. 또한, 상기 주변회로 영역(P)의 상기 반도체기판(5)의 소정영역을 노출시키는 제 2 마스크 패턴(10')이 형성되게 된다.
도 1 및 도 2f를 참조하면, 상기 제 1 포토레지스트 패턴(30)을 제거할 수 있다. 이어, 상기 제 2 마스크 패턴(10') 및 상기 마스크 절연막 패턴(27')을 식각마스크로 이용하여 상기 반도체기판(5)을 식각한다. 그 결과, 상기 셀 영역(CA)에 비트라인 격리 트렌치(32)가 형성되고, 상기 주변회로 영역(P)에 주변회로 트렌치(35)가 형성된다. 이때, 상기 셀 영역(CA)의 상기 불순물 영역(26)이 상기 비트라인 격리 트렌치(32)에 의해 격리되어 드레인 영역들(26')을 형성한다. 상기 드레인 영역들(26')은 비트라인 역할을 수행하게 된다.
상기 드레인 영역들(26')을 갖는 기판 상에 소자분리 절연막을 형성한 후, 상기 제 2 마스크 패턴(10')의 상부면이 노출될 때 까지 상기 소자분리 절연막을 평탄화시킨다. 그 결과, 상기 비트라인 격리 트렌치(32) 및 상기 마스크 절연막 그루브(27g) 내부에 평탄화된 소자분리 절연막(37)이 형성되게 된다. 또한, 상기 주변회로 트렌치(35) 내부에 주변회로 소자분리막(37p)이 형성되게 된다. 상기 소자분리 절연막은 상기 마스크 절연막 패턴(27')과 동일한 물질막일 수 있다. 상기 소자분리 절연막은 실리콘 산화막일 수 있다.
도 1 및 도 2g를 참조하면, 상기 평탄화된 소자분리 절연막(37)을 갖는 기판 상에 제 2 포토레지스트막을 형성한다. 이어, 상기 제 2 포토레지스트막을 패터닝하여 상기 셀 영역(CA)의 상기 드레인 영역들(26')을 가로지르면서 상기 제 2 마스크 패턴들(10'), 상기 마스크 절연막 패턴(27') 및 상기 평탄화된 소자분리 절연막(37)을 노출시키는 제 2 포토레지스트 패턴을 형성할 수 있다. 이어, 상기 제 2 포토레지스트 패턴 및 상기 제 2 마스크 패턴들(10')을 식각 마스크로 이용하여 상기 마스크 절연막 패턴(27') 및 상기 평탄화된 소자분리 절연막(37)을 일정깊이로 식각하여 상기 셀 게이트 전극(25')의 측벽을 노출시키는 워드라인 트렌치들(38)을 형성한다. 이때, 상기 마스크 절연막 패턴(27')이 적어도 일부 잔존하도록 형성한다. 상기 워드라인 트렌치들(38)이 형성됨에 따라, 상기 비트라인 격리 트렌치(32) 내부에 비트라인 격리 절연막(37')이 형성된다. 이어, 상기 제 2 포토레지스트 패턴을 제거할 수 있다.
도 1 및 도 2h를 참조하면, 상기 워드라인 트렌치들(38)을 갖는 기판 상에 상기 워드라인 트렌치들(38) 내부의 소정깊이를 채워 상기 셀 게이트 전극(25')의 측벽과 전기적으로 접하는 워드라인(40)을 형성한다. 상기 워드라인(40)을 갖는 기판 상에 절연막을 형성한다. 이어, 상기 제 2 마스크 패턴(10')이 노출될 때 까지 상기 절연막을 평탄화시켜 평탄화된 절연막(42)을 형성할 수 있다.
도 1 및 도 2i를 참조하면, 상기 평탄화된 절연막(42)을 갖는 반도체기판을 상기 반도체기둥(20')의 상부면 및 상기 주변회로 영역(P)의 상기 반도체기판(5)의 상부면이 노출될 때 까지 평탄화시킨다. 상기 평탄화 공정으로 화학기계적 연마 공정 및 건식식각을 차례로 진행할 수 있다. 이때, 상기 주변회로 영역(P)의 상기 주변회로 소자분리막(37p)이 동시에 평탄화되어 주변회로 활성영역(A1)을 한정하는 최종 주변회로 소자분리막(37p')이 형성되게 된다. 또한, 상기 제 2 마스크 패턴(10')이 제거되게 되며, 상기 평탄화된 절연막(42)은 상기 반도체기둥(20')의 상부면과 동일한 높이를 갖는 절연막(42')이 된다.
상기 평탄화된 반도체기판 상에 게이트 절연막(45)을 형성한다. 상기 게이트 절연막(45)은 열산화막일 수 있다. 상기 게이트 절연막(45)을 갖는 기판 상에 상기 주변회로 영역(P)을 덮는 제 3 포토레지스트 패턴을 형성한다. 이어, 상기 제 3 포토레지스트 패턴을 마스크로 이용하여 상기 게이트 절연막(45)을 갖는 기판 상에 불순물 이온들을 주입한다. 그 결과, 상기 셀 영역(CA)의 상기 반도체기둥(20') 내부에 소오스 영역들(46)이 형성될 수 있다. 이어, 상기 제 3 포토레지스트 패턴을 제거한다.
또는 이와 달리, 상기 소오스 영역들(46)을 도 2b 단계에서 예비 반도체기둥(20)을 형성하는 동안에 형성할 수 있다. 구체적으로 설명하면, 도 2a 단계에서 상기 마스크막을 형성하기 전에 상기 셀 영역(CA)의 상기 반도체기판(5) 표면에 불순물 이온들을 주입하여 표면 불순물 영역을 형성할 수 있다. 이어, 도 2b 단계에서 예비 반도체기둥(20)을 형성하는 동안 상기 표면 불순물 영역이 분리되어 상기 소오스 영역들(46)이 형성될 수 있다.
상기 반도체기둥(20'), 상기 셀 게이트 절연막(22'), 상기 셀 게이트 전극(25'), 상기 드레인 영역(26') 및 상기 소오스 영역(46)은 수직 트랜지스터(VT1)를 구성할 수 있다. 상기 셀 게이트 전극(25')은 상기 워드라인(40)을 통해 전압이 인가되며, 상기 셀 게이트 절연막(22')을 사이에 두고 상기 셀 게이트 전극(25')과 인접한 상기 소오스 및 드레인 영역(46,26') 사이의 상기 반도체기둥(20') 내에 수직으로 채널이 형성되게 되어 상기 수직 트랜지스터(VT1)의 소자특성을 나타내게 된다.
도 1 및 도 2j를 참조하면, 상기 수직 트랜지스터들(VT1)을 갖는 기판 상에 상기 주변회로 영역(P)을 덮고, 상기 셀 영역(CA)을 노출시키는 제 4 포토레지스트 패턴을 형성할 수 있다. 이어, 상기 제 4 포토레지스트 패턴을 식각마스크로 이용하여 상기 셀 영역(CA)에 노출된 상기 게이트 절연막(45)을 제거하여 상기 반도체기둥(20')의 상부면을 노출시킨다. 이어, 상기 제 4 포토레지스트 패턴을 제거한다.
상기 반도체기둥(20')의 상부면이 노출된 기판 상에 도전막(51) 및 게이트 마스크막(52)을 차례로 형성할 수 있다. 상기 도전막(51)은 폴리실리콘막(47) 및 금속 실리사이드막(50)을 차례로 적층시켜 형성할 수 있다. 상기 금속 실리사이드막(50)은 텅스텐 실리사이드막일 수 있다.
도 1 및 도 2k를 참조하면, 상기 게이트 마스크막(52) 및 상기 도전막(51)을 차례로 패터닝하여 상기 수직 트랜지스터들(VT1) 각각의 상부를 차례로 덮는 콘택패드(51') 및 콘택 마스크 패턴(52')을 형성함과 동시에, 상기 주변회로 영역(P)의 상기 반도체기판(5) 상에 상기 주변회로 활성영역(A1)을 가로지르는 차례로 적층된 주변회로 게이트 전극(51") 및 게이트 마스크 패턴(52")을 형성할 수 있다. 상기 콘택패드(51')는 차례로 적층된 폴리실리콘 패턴(47') 및 금속 실리사이드 패턴(50')일 수 있다. 또한, 상기 주변회로 게이트 전극(51")은 차례로 적층된 폴리실리콘 패턴(47") 및 금속 실리사이드 패턴(50")일 수 있다. 또한, 상기 게이트 마스크막(52) 및 상기 도전막(51)을 차례로 패터닝하는 동안, 상기 주변회로 영역(P)의 상기 게이트 절연막(45)이 패터닝될 수 있다. 그 결과, 주변회로 게이트 절연막(45')이 형성될 수 있다.
상기 콘택패드들(51') 및 상기 주변회로 게이트 전극들(51")을 갖는 기판 상에 게이트 스페이서막을 형성할 수 있다. 이때, 상기 차례로 적층된 상기 콘택패드(51') 및 콘택 마스크 패턴(52')들 사이가 상기 게이트 스페이서막에 의해 채워질 수 있다. 상기 게이트 스페이서막을 에치백하여 상기 차례로 적층된 주변회로 게이트 전극(51") 및 게이트 마스크 패턴(52")의 측벽을 덮는 게이트 스페이서(55") 및 상기 차례로 적층된 상기 콘택패드(51') 및 콘택 마스크 패턴(52')들 사이를 채우는 게이트 스페이서막 패턴(55')을 형성할 수 있다.
상기 게이트 스페이서(55"), 게이트 스페이서막 패턴(55'), 상기 콘택 마스크 패턴(52') 및 상기 게이트 마스크 패턴(52")을 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입할 수 있다. 그 결과, 상기 주변회로 영역(P)의 상기 반도체기판(5) 내에 주변회로 소오스 및 드레인 영역들(53)이 형성될 수 있다.
도 1 및 도 2l을 참조하면, 상기 주변회로 소오스 및 드레인 영역들(53)을 갖는 기판 상에 평탄화된 층간절연막(57)을 형성할 수 있다. 상기 셀 영역(CA)의 상기 평탄화된 층간 절연막(57) 및 상기 콘택 마스크 패턴(52')을 차례로 관통하여 상기 콘택패드들(51')의 각각의 상부면을 노출시키는 베리드 콘택홀들(60h')을 형성함과 동시에 상기 주변회로 영역(P)의 상기 평탄화된 층간 절연막(57)을 관통하여 상기 주변회로 소오스 및 드레인 영역들(53)을 노출시키는 주변회로 콘택홀들(60h")을 형성할 수 있다. 또한 이와 동시에, 도 1에 나타낸 바와 같이, 상기 주변회로 영역(P)의 상기 평탄화된 층간 절연막(57) 및 상기 게이트 마스크 패턴(52")을 차례로 관통하여 상기 주변회로 게이트 전극들(51")의 각각의 상부면을 노출시 키는 주변회로 게이트 콘택홀들(60h''')을 형성할 수 있다.
이어, 상기 베리드 콘택홀들(60h'), 상기 주변회로 콘택홀들(60h") 및 상기 주변회로 게이트 콘택홀들(60h''')을 각각 채우는 베리드 콘택플러그들(60'), 주변회로 콘택플러그들(60") 및 주변회로 게이트 콘택플러그들(60''')을 형성한다. 상기 콘택플러그들을 갖는 기판 상에 상기 베리드 콘택플러그들(60')과 각각 전기적으로 연결되는 셀 커패시터들(65)을 형성할 수 있다.
도 3은 본 발명의 다른 실시예들에 따른 반도체소자를 설명하기 위한 평면도이고, 도 4a 내지 도 4e는 도 3의 절단선 IV-IV', V-V' 및 VI-VI'에 따른 단면도들이다.
도 3의 참조부호 'CA' 및 'P'는 각각 셀 영역 및 주변회로 영역을 나타내며, 도 4의 참조부호 'CA3', 'CA4' 및 'P2'은 각각 도 3의 절단선 IV-IV', V-V' 및 VI-VI'에 따른 단면도들을 나타낸다.
도 3 및 도 4a를 참조하면, 셀 영역(CA) 및 주변회로 영역(P) 갖는 반도체기판(105)을 준비한다. 상기 반도체기판(105) 상에 마스크막을 형성한다. 상기 마스크막은 실리콘 질화막 일 수 있다. 상기 마스크막을 패터닝하여 상기 셀 영역(CA)의 상기 반도체기판(105) 상에 행 방향(X) 및 열 방향(Y)을 따라 2차원적으로 배열된 아일랜드 형태의 패턴을 갖는 제 1 마스크 패턴(110)을 형성한다. 상기 주변회로 영역(P)의 상기 제 1 마스크 패턴(110)은 상기 주변회로 영역(P)의 상기 반도체기판(5)을 모두 덮도록 형성한다.
이때, 상기 열 방향의 상기 제 1 마스크 패턴(110)들 사이의 거리(W2) 및 상 기 행 방향의 상기 제 1 마스크 패턴(110)들 사이의 거리(W4) 거리가 서로 다를 수 있다. 예를 들어, 상기 행 방향의 상기 제 1 마스크 패턴(110)들 사이의 거리(W4)가 상기 열 방향의 상기 제 1 마스크 패턴(110)들 사이의 거리(W2)의 두 배일 수 있다. 또한, 상기 제 1 마스크 패턴(110)의 상기 열 방향 폭(W1)과 상기 행 방향 폭(W3)이 서로 다를 수 있다. 예를 들어, 상기 제 1 마스크 패턴(110)의 상기 열 방향 폭(W1)이 상기 행 방향 폭(W3)의 1.5배일 수 있다.
상기 제 1 마스크 패턴(110)을 식각 마스크로 이용하여 상기 셀 영역(CA)의 상기 반도체기판(105)을 1차 식각하여 제 1 트렌치(115t)를 형성한다. 이어, 상기 1차 식각된 반도체기판 상에 콘포말한 보호막(117)을 형성한다. 상기 보호막(117)은 실리콘 질화막 일 수 있다.
도 3 및 도 4b를 참조하면, 상기 도 2b 내지 도 2d에서 설명한 바와 동일한 방법으로 공정을 진행하여 반도체기둥(120'), 제 3 트렌치(115t"), 셀 게이트 절연막(122'), 셀 게이트 전극(125') 및 불순물 영역(126)을 형성한다. 이때, 상기 반도체기둥(120') 및 상기 셀 게이트 전극(125')은 수직 게이트 구조체(VG)를 구성할 수 있다. 상기 수직 게이트 구조체들(VG) 사이의 갭영역은 상기 행 방향을 따라 배열된 상기 수직 게이트 구조체들(VG) 사이의 제 1 갭영역(128g') 및 상기 열 방향을 따라 배열된 상기 수직 게이트 구조체들(VG) 사이의 제 2 갭영역(128g")으로 구성될 수 있다.
이어, 상기 제 1 갭영역(128g'), 상기 제 2 갭영역(128g") 및 상기 제 1 마스크 패턴들(110) 사이를 채우는 마스크 절연막(127)을 형성할 수 있다. 상기 마스 크 절연막(127)을 갖는 기판 상에 제 1 포토레지스트막을 형성한다. 상기 제 1 포토레지스트막을 패터닝하여 상기 셀 영역(CA)을 덮고, 상기 주변회로 영역(P)의 상기 제 1 마스크 패턴(110)의 소정영역을 노출시키는 제 1 포토레지스트 패턴(130)을 형성한다.
도 3 및 도 4c를 참조하면, 상기 제 1 포토레지스트 패턴(130)을 식각마스크로 이용하여 노출된 상기 제 1 마스크 패턴(110)을 식각한다. 그 결과, 상기 주변회로 영역(P)의 상기 반도체기판(105)의 소정영역을 노출시키는 제 2 마스크 패턴(110')이 형성되게 된다. 이어, 상기 제 1 포토레지스트 패턴(130) 및 상기 마스크 절연막(127)을 차례로 제거할 수 있다.
상기 마스크 절연막(127)이 제거된 기판 상에 스페이서막을 형성하되, 상기 스페이서막이 상기 제 2 갭영역(128g")을 채우도록 형성한다. 이어, 상기 스페이서막을 갖는 기판을 에치백하여 적어도 상기 제 1 갭영역(128g')의 측벽들을 덮는 스페이서(128) 및 적어도 상기 제 2 갭영역(128g")을 채우는 스페이서막 패턴(128')을 형성한다. 또한 이와 동시에 상기 주변회로 영역의 상기 제 2 마스크 패턴(110') 측벽에 마스크 스페이서(128")가 형성되게 된다.
도 3 및 도 4d를 참조하면, 상기 제 2 마스크 패턴(110'), 상기 스페이서들(128), 상기 스페이서막 패턴(128') 및 상기 마스크 스페이서(128")를 식각마스크로 이용하여 노출된 상기 반도체기판(105)을 식각한다. 그 결과, 상기 제 1 갭영역(128g') 하부의 상기 반도체기판 내에 비트라인 격리 트렌치들(132)이 형성되고, 상기 주변회로 영역(P)에 주변회로 트렌치(135)가 형성된다. 이때, 상기 셀 영역 (CA)의 상기 불순물 영역(126)이 상기 비트라인 격리 트렌치들(132)에 의해 격리되어 드레인 영역들(126')을 형성한다. 상기 드레인 영역들(126')은 비트라인 역할을 수행할 수 있다.
상기 드레인 영역들(126')을 갖는 기판 상에 소자분리 절연막을 형성한 후, 상기 제 2 마스크 패턴(110')의 상부면이 노출될 때 까지 상기 소자분리 절연막을 평탄화시킨다. 그 결과, 셀 영역(CA)은 평탄화된 소자분리 절연막(137)이 형성되게 되고, 상기 주변회로 영역(P)에는 적어도 상기 주변회로 트렌치(135)를 채우는 주변회로 소자분리막(137p)이 형성된다. 상기 소자분리 절연막은 상기 스페이서들(128)과 동일한 물질막일 수 있다. 상기 소자분리 절연막은 실리콘 산화막 일 수 있다.
도 3 및 도 4e를 참조하면, 도 2g 내지 도 2l과 동일한 방법으로 공정을 진행하여 비트라인 격리 절연막(137'), 워드라인(140), 평탄화된 절연막(142'), 주변회로 활성영역(A2)을 한정하는 최종 주변회로 소자분리막(137p') 및 소오스 영역들(146)을 형성할 수 있다. 이때, 제 2 마스크 패턴(110')은 제거되게 된다.
상기 반도체기둥(120'), 상기 셀 게이트 절연막(122'), 상기 셀 게이트 전극(125'), 상기 드레인 영역(126') 및 상기 소오스 영역(146)은 수직 트랜지스터(VT2)를 구성할 수 있다. 상기 셀 게이트 전극(125')은 상기 워드라인(140)을 통해 전압이 인가되며, 상기 셀 게이트 절연막(122')을 사이에 두고 상기 셀 게이트 전극(125')과 인접한 상기 소오스 및 드레인 영역(146,126') 사이의 상기 반도체기둥(120') 내에 수직으로 채널이 형성되게 되어 상기 수직 트랜지스터(VT2)의 소자특 성을 나타내게 된다.
이어, 상기 수직 트랜지스터들(VT2) 각각의 상부를 차례로 덮는 콘택패드(151') 및 콘택 마스크 패턴(152')을 형성함과 동시에, 상기 주변회로 영역(P)의 상기 반도체기판(105) 상에 차례로 적층된 주변회로 게이트 절연막(145'), 주변회로 게이트 전극(151") 및 게이트 마스크 패턴(152")을 형성할 수 있다. 상기 콘택패드(151')는 차례로 적층된 폴리실리콘 패턴(147') 및 금속 실리사이드 패턴(150')으로 형성할 수 있다. 금속 실리사이드 패턴(150')은 텅스텐 실리사이드 패턴으로 형성할 수 있다. 상기 주변회로 게이트 전극(151")은 차례로 적층된 폴리실리콘 패턴(147") 및 금속 실리사이드 패턴(150")으로 형성할 수 있다. 금속 실리사이드 패턴(150")은 텅스텐 실리사이드 패턴으로 형성할 수 있다.
상기 차례로 적층된 상기 주변회로 게이트 전극(151") 및 상기 게이트 마스크 패턴(152")의 측벽을 덮는 게이트 스페이서(155") 및 상기 차례로 적층된 상기 콘택패드(151') 및 상기 콘택 마스크 패턴(152')들 사이를 채우는 상기 게이트 스페이서막 패턴(155')을 형성할 수 있다. 상기 주변회로 영역(P)의 상기 주변회로 게이트 전극(151") 양측의 상기 주변회로 활성영역(A2) 내에 주변회로 소오스 및 드레인 영역들(153)이 형성될 수 있다. 상기 주변회로 소오스 및 드레인 영역들(153)을 갖는 기판 상에 평탄화된 층간절연막(157)을 형성할 수 있다.
상기 셀 영역(CA)의 상기 평탄화된 층간 절연막(157) 및 상기 콘택 마스크 패턴(152')을 차례로 관통하여 상기 콘택패드들(151')의 각각의 상부면을 노출시키는 베리드 콘택홀들(160h')을 형성함과 동시에 상기 주변회로 영역(P)의 상기 평탄 화된 층간 절연막(157)을 관통하여 상기 주변회로 소오스 및 드레인 영역들(153)을 노출시키는 주변회로 콘택홀들(160h")을 형성할 수 있다. 이와 동시에, 도 3에 나타낸 바와 같이 상기 주변회로 영역(P)의 상기 평탄화된 층간 절연막(157) 및 상기 게이트 마스크 패턴(152")을 차례로 관통하여 상기 주변회로 게이트 전극들(151")의 각각의 상부면을 노출시키는 주변회로 게이트 콘택홀들(160h''')을 형성할 수 있다.
이어, 상기 베리드 콘택홀들(160h'), 상기 주변회로 콘택홀들(160h") 및 상기 주변회로 게이트 콘택홀들(160h''')을 각각 채우는 베리드 콘택플러그들(160'), 주변회로 콘택플러그들(60") 및 주변회로 게이트 콘택플러그들(160''')을 형성한다. 상기 콘택플러그들을 갖는 기판 상에 상기 베리드 콘택플러그들(160')과 각각 전기적으로 연결되는 셀 커패시터들(165)을 형성할 수 있다.
도 1 및 도 2l을 다시 참조하여 본 발명의 또 다른 실시예들에 따른 반도체소자를 설명하기로 한다. 도 1의 참조부호 'CA' 및 'P'는 각각 셀 영역 및 주변회로 영역을 나타내며, 도 2l의 참조부호 'CA1', 'CA2' 및 'P1'은 각각 도 1의 절단선 I-I', II-II' 및 III-III'에 따른 단면도들을 나타낸다.
도 1 및 도 2l을 참조하면, 상기 반도체소자는 셀 영역(CA) 및 주변회로 영역(P)을 갖는 반도체기판(5)을 구비한다. 상기 셀 영역(CA)의 상기 반도체기판(5)에 행 방향(X) 및 열 방향(Y)을 따라 2차원적으로 배열된 아일랜드 형태의 수직 트랜지스터들(VT1)이 배치된다. 상기 수직 트랜지스터들(VT1)의 각각은 반도체기둥(20'), 상기 반도체기둥(20')의 상부 및 하부 영역 내에 각각 배치된 소오스 및 드 레인 영역들(46,26'), 상기 반도체기둥(20')의 중앙부를 둘러싸는 셀 게이트 전극(25'), 및 상기 반도체기둥(20') 및 상기 셀 게이트 전극(25') 사이에 개재된 셀 게이트 절연막(22')으로 구성될 수 있다.
상기 열 방향의 상기 수직 트랜지스터들(VT1) 사이에 마스크 절연막 패턴(27')이 배치될 수 있다. 상기 수직 트랜지스터들(VT1) 사이의 갭영역 하부의 상기 반도체기판(5) 내에 비트라인 격리 트렌치(32)가 배치되되, 상기 비트라인 격리 트렌치(32)는 상기 수직 트랜지스터들(VT1)의 상기 열 방향과 평행하게 달리도록 배치된다. 상기 비트라인 격리 트렌치(32)를 채우면서 상기 비트라인 격리 트렌치(32) 상부로 연장된 비트라인 격리 절연막(37')이 배치될 수 있다. 상기 비트라인 격리 절연막(37') 및 상기 수직 트랜지스터들(VT1) 사이에 상기 마스크 절연막 패턴(27')이 일부 배치될 수 있다. 상기 드레인 영역들(26')은 상기 비트라인 격리 트렌치(32)에 의해 격리되어 배치될 수 있다. 상기 드레인 영역들(26')은 비트라인의 역할을 수행할 수 있다.
상기 비트라인 격리 절연막(37') 상부의 상기 수직 트랜지스터들(VT1)의 사이에 상기 셀 게이트 전극(25')의 측벽과 접하는 워드라인(40)이 배치될 수 있다. 상기 워드라인(40) 상부의 상기 수직 트랜지스터들(VT1)사이에 평탄화된 절연막(42')이 배치될 수 있다.
상기 수직 트랜지스터들(VT1) 각각의 상부에 차례로 적층된 콘택패드(51') 및 콘택 마스크 패턴(52')이 배치될 수 있다. 상기 콘택패드(51')는 차례로 적층된 폴리실리콘 패턴(47') 및 금속 실리사이드 패턴(50')일 수 있다. 상기 금속 실리사 이드 패턴은 텅스텐 실리사이드막일 수 있다. 상기 콘택 마스크 패턴(52')은 실리콘 질화막일 수 있다.
상기 주변회로 영역(P)의 기판 내에 주변회로 활성영역(A1)을 한정하는 주변회로 소자분리막(37")이 배치된다. 상기 주변회로 영역(P)의 기판 상에 상기 주변회로 활성영역(A1)을 가로지르면서 차례로 적층된 주변회로 게이트 전극(51") 및 게이트 마스크 패턴(52")이 배치될 수 있다. 상기 주변회로 게이트 전극(51")은 상기 콘택패드(51')와 동일한 물질로 배치된다. 상기 주변회로 게이트 전극(51")은 차례로 적층된 폴리실리콘 패턴(47") 및 금속 실리사이드 패턴(50")일 수 있다. 상기 금속 실리사이드 패턴(50")은 텅스텐 실리사이드막일 수 있다. 상기 게이트 마스크 패턴(52")은 실리콘 질화막일 수 있다. 상기 주변회로 영역(P)의 상기 주변회로 활성영역(A1) 및 상기 주변회로 게이트 전극(51") 사이에 주변회로 게이트 절연막(45')이 개재될 수 있다. 상기 주변회로 게이트 절연막(45')은 실리콘 산화막일 수 있다.
상기 차례로 적층된 주변회로 게이트 전극(51") 및 게이트 마스크 패턴(52") 측벽을 덮는 게이트 스페이서(55") 및 상기 차례로 적층된 콘택패드(51') 및 콘택 마스크 패턴(52')들 사이를 채우는 게이트 스페이서막 패턴(55')이 배치될 수 있다. 상기 주변회로 게이트 전극(51") 양측의 상기 주변회로 활성영역(A1) 내에 주변회로 소오스 및 드레인 영역들(53)이 배치될 수 있다.
상기 콘택패드(51') 및 상기 주변회로 게이트 전극(51")을 갖는 기판 상에 층간절연막(57)이 배치될 수 있다. 상기 셀 영역(CA)의 상기 층간절연막(57) 및 상 기 콘택 마스크 패턴(52')을 차례로 관통하여 상기 콘택패드들(51')의 각각의 상부면을 노출시키는 베리드 콘택홀들(60h')이 배치될 수 있다. 상기 주변회로 영역(P)의 상기 층간절연막(57)을 관통하여 상기 주변회로 소오스 및 드레인 영역들(53)을 노출시키는 주변회로 콘택홀들(60h")이 배치될 수 있다. 도 1에 나타낸 바와 같이, 상기 주변회로 영역(P)의 상기 층간 절연막(57) 및 상기 게이트 마스크 패턴(52")을 차례로 관통하여 상기 주변회로 게이트 전극들(51")의 각각의 상부면을 노출시키는 주변회로 게이트 콘택홀들(60h''')이 배치될 수 있다.
상기 베리드 콘택홀들(60h'), 상기 주변회로 콘택홀들(60h") 및 상기 주변회로 게이트 콘택홀들(60h''')을 각각 채우는 베리드 콘택플러그들(60'), 주변회로 콘택플러그들(60") 및 주변회로 게이트 콘택플러그들(60''')이 배치될 수 있다. 상기 콘택플러그들을 갖는 기판 상에 상기 베리드 콘택플러그들(60')과 각각 전기적으로 연결된 셀 커패시터들(65)이 배치될 수 있다.
상술한 바와 같이 본 발명에 따르면, 셀 영역 및 주변회로 영역에 각각 수직 트랜지스터 및 평면 트랜지스터를 형성함에 있어 셀 영역의 비트라인 격리 트렌치를 형성함과 동시에 주변회로 영역의 주변회로 활성영역을 한정하는 주변회로 트렌치를 동시에 형성하고, 또한, 셀 영역의 콘택패드를 형성함과 동시에 주변회로 영역의 주변회로 게이트 전극을 동시에 형성함으로써 공정횟수를 줄일 수 있게 된다. 이에 더하여, 셀 영역의 베리드 콘택플러그를 형성함과 동시에 주변회로 영역의 소오스 및 드레인 영역과 전기적으로 접촉하는 주변회로 콘택플러그들 및 주변회로 게이트 콘택플러그들을 동시에 형성할 수 있다. 따라서, 공정 단계를 단축할 수 있게 되어 반도체소자의 생산비용을 절감할 수 있게 된다.

Claims (28)

  1. 셀 영역 및 주변회로 영역을 구비하는 반도체기판;
    상기 셀 영역의 상기 반도체기판에 배치된 수직 트랜지스터(vertical transistor);
    상기 수직 트랜지스터 상에 배치된 콘택패드; 및
    상기 주변회로 영역의 상기 반도체기판 상에 배치되고, 상기 콘택패드와 동일한 물질로 이루어진 주변회로 게이트 전극을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 콘택패드 및 상기 주변회로 게이트 전극은 차례로 적층된 폴리실리콘막 및 금속 실리사이드막인 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 수직 트랜지스터는 상기 반도체기판으로부터 연장된 반도체기둥, 상기 반도체기둥의 상부 및 하부 영역 내에 각각 배치된 소오스 영역 및 드레인 영역, 상기 반도체기둥의 중앙부를 둘러싸는 셀 게이트 전극, 및 상기 반도체기둥과 상기 셀 게이트 전극 사이에 개재된 셀 게이트 절연막을 포함하는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 주변회로 게이트 전극 양측의 상기 반도체기판 내에 배치된 주변회로 소오스 및 드레인 영역들을 더 포함하는 것을 특징으로 하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 콘택패드 및 상기 주변회로 게이트 전극을 갖는 기판 상에 배치된 층간절연막; 및
    상기 층간절연막을 관통하여 상기 콘택패드 및 상기 주변회로 소오스 및 드레인 영역들에 각각 전기적으로 접촉하는 베리드 콘택플러그 및 주변회로 콘택플러그들을 더 포함하는 것을 특징으로 하는 반도체소자.
  6. 제 5 항에 있어서,
    상기 베리드 콘택플러그를 갖는 기판 상에 상기 베리드 콘택플러그와 전기적으로 연결되어 배치된 셀 커패시터를 더 포함하는 것을 특징으로 하는 반도체소자.
  7. 셀 영역 및 주변회로 영역을 구비하는 반도체기판을 준비하고,
    상기 셀 영역의 기판에 행 방향 및 열 방향을 따라 2차원적으로 배열된 아일랜드 형태의 수직 게이트 구조체들을 형성하되, 상기 수직 게이트 구조체들의 각각은 반도체기둥 및 상기 반도체기둥의 중앙부를 둘러싸는 게이트 전극으로 구성되고,
    상기 수직 게이트 구조체들 사이의 갭영역 하부의 상기 반도체기판 내에 제공된 비트라인 격리 트렌치 및 상기 주변회로 영역의 상기 반도체기판 내에 주변회로 활성영역을 한정하는 주변회로 트렌치를 형성하되, 상기 비트라인 격리 트렌치는 상기 수직 게이트 구조체들의 상기 열 방향과 평행하게 달리도록 형성하고,
    상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치 내에 각각 비트라인 격리 절연막 및 주변회로 소자분리막을 형성하는 것을 포함하는 반도체소자 제조방법.
  8. 제 7 항에 있어서,
    상기 수직 게이트 구조체들을 형성하는 것은
    상기 셀 영역의 반도체기판을 일정깊이로 식각하여 상기 셀 영역 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 아일랜드 형태의 예비 반도체기둥을 형성하고,
    상기 예비 반도체기둥의 하부 영역을 선택적으로 등방성 식각하여 반도체기둥을 형성하되, 상기 반도체기둥의 상부 폭은 그것의 하부 폭 보다 크게 형성하고,
    상기 반도체기둥들 사이의 갭영역을 채우는 셀 게이트 전극막을 형성하고,
    상기 셀 게이트 전극막을 이방성 식각하여 상기 반도체기둥의 측벽을 둘러싸는 셀 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제 7 항에 있어서,
    상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하기 전에,
    상기 셀 영역의 상기 수직 게이트 구조체들 사이의 상기 갭영역 하부의 상기 반도체기판 내에 불순물 영역을 형성하는 것을 더 포함하되, 상기 불순물 영역은 상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하는 동안에 상기 비트라인 격리 트렌치에 의해 분리되어 드레인 영역을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제 7 항에 있어서,
    상기 수직 게이트 구조체들을 형성하기 전에 상기 셀 영역의 상기 반도체기판 표면에 표면 불순물 영역을 형성하는 것을 더 포함하되, 상기 표면 불순물 영역은 상기 수직 게이트 구조체들을 형성하는 동안 분리되어 상기 수직 게이트 구조체들의 상부 영역 내에 잔존하고 소오스 영역의 역할을 하는 것을 특징으로 하는 반도체소자 제조방법.
  11. 제 7 항에 있어서,
    상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성한 후,
    상기 반도체기둥의 상부 영역 내에 소오스 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제 7 항에 있어서,
    상기 수직 게이트 구조체들 사이의 상기 갭영역은 상기 행 방향을 따라 배열된 상기 수직 게이트 구조체들 사이의 제 1 갭영역 및 상기 열 방향을 따라 배열된 상기 수직 게이트 구조체들 사이의 제 2 갭영역으로 구성되되, 상기 제 1 갭영역이 상기 제 2 갭영역 보다 더 넓도록 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  13. 제 12 항에 있어서,
    상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하는 것은,
    상기 제 1 갭영역의 측벽들을 덮는 스페이서 및 상기 제 2 갭영역을 채우는 스페이서막 패턴을 형성하고,
    상기 스페이서가 형성된 상기 제 1 갭영역 하부의 상기 반도체기판 및 상기 주변회로 영역의 상기 반도체기판의 소정영역을 식각하는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  14. 제 13 항에 있어서,
    상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성하는 것은,
    상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 갖는 기판 상에 소자분리 절연막을 형성하고,
    상기 수직 게이트 구조체들의 상부면 및 상기 주변회로 영역의 상기 반도체 기판의 상부면이 노출될 때까지 상기 소자분리 절연막을 평탄화시켜 상기 주변회로 영역에 주변회로 소자분리막을 형성하고,
    상기 비트라인 격리 트렌치 상부의 상기 평탄화된 소자분리 절연막 및 상기 스페이서를 선택적으로 식각하여 상기 비트라인 격리 트렌치를 덮고, 상기 수직 게이트 구조체들 사이의 일부영역까지 연장하여 채우는 비트라인 격리 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 7 항에 있어서,
    상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 형성하는 것은,
    상기 수직 게이트 구조체들 사이를 채우는 마스크 절연막을 형성하고,
    상기 마스크 절연막을 선택적으로 식각하여 상기 수직 게이트 구조체들 사이의 상기 갭영역 하부의 상기 반도체기판을 열 방향으로 노출시키는 마스크 절연막 그루브를 형성하고,
    상기 마스크 절연막 그루브에 노출된 반도체기판 및 상기 주변회로 영역의 상기 반도체기판의 소정영역을 식각하는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  16. 제 15 항에 있어서,
    상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성하는 것은,
    상기 비트라인 격리 트렌치 및 상기 주변회로 트렌치를 갖는 기판 상에 소자 분리 절연막을 형성하고,
    상기 수직 게이트 구조체들의 상부면 및 상기 주변회로 영역의 상기 반도체기판의 상부면이 노출될 때까지 상기 소자분리 절연막을 평탄화시켜 상기 주변회로 영역에 주변회로 소자분리막을 형성하고,
    상기 비트라인 격리 트렌치 상부의 상기 평탄화된 소자분리 절연막 및 상기 마스크 절연막을 선택적으로 식각하여 상기 비트라인 격리 트렌치를 덮고, 상기 수직 게이트 구조체들 사이의 일부영역까지 연장하여 채우는 비트라인 격리 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  17. 제 7 항에 있어서,
    상기 비트라인 격리 트렌치는 상기 행 방향을 따라 배열된 상기 수직 게이트 구조체들 사이의 간격 보다 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  18. 제 7 항에 있어서,
    상기 비트라인 격리 절연막 및 상기 주변회로 소자분리막을 형성한 후,
    상기 수직 게이트 구조체들 사이의 상기 갭영역을 채우는 절연막을 형성하고,
    상기 절연막을 갖는 기판 상에 도전막을 형성하고,
    상기 도전막을 패터닝하여 상기 수직 게이트 구조체들 각각의 상부를 덮는 콘택패드들 및 상기 주변회로 영역의 상기 반도체기판 상에 상기 주변회로 활성영역을 가로지르는 주변회로 게이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  19. 제 18 항에 있어서,
    상기 수직 게이트 구조체들 사이의 상기 갭영역을 채우는 절연막을 형성하기 전에,
    상기 수직 게이트 구조체들 사이에 상기 비트라인 격리 절연막을 가로지르고, 상기 게이트 전극과 전기적으로 접촉하는 워드라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  20. 제 18 항에 있어서,
    상기 콘택패드들 및 상기 주변회로 게이트 전극을 이온 주입 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 주변회로 영역의 상기 반도체기판 내에 주변회로 소오스 및 드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  21. 제 20 항에 있어서,
    상기 주변회로 소오스 및 드레인 영역들을 갖는 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하여 상기 콘택패드들 및 상기 주변회로 소오스 및 드레인 영역들에 각각 전기적으로 접촉하는 베리드 콘택플러그들 및 주변회로 콘택플러그들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  22. 제 21 항에 있어서,
    상기 베리드 콘택플러그들을 갖는 기판 상에 상기 베리드 콘택플러그들과 각각 전기적으로 연결되는 셀 커패시터들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  23. 셀 영역 및 주변회로 영역을 구비하는 반도체기판을 준비하고,
    상기 셀 영역의 상기 반도체기판에 아일랜드 형태의 수직 트랜지스터들을 형성하고,
    상기 수직 트랜지스터들 상에 콘택패드 및 상기 주변회로 영역의 상기 반도체기판 상에 주변회로 게이트 전극을 형성하되, 상기 주변회로 게이트 전극은 상기 콘택패드와 동일한 물질로 형성하는 것을 포함하는 반도체소자 제조방법.
  24. 제 23 항에 있어서,
    상기 수직 트랜지스터들의 각각은 상기 반도체기판으로부터 연장된 반도체기둥, 상기 반도체기둥의 상부 및 하부 영역 내에 각각 배치된 소오스 영역 및 드레인 영역, 상기 반도체기둥의 중앙부를 둘러싸는 셀 게이트 전극, 및 상기 반도체기 둥과 상기 셀 게이트 전극 사이에 개재된 셀 게이트 절연막을 포함하도록 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  25. 제 23 항에 있어서,
    상기 콘택패드 및 상기 주변회로 게이트 전극을 형성하는 것은,
    상기 수직 트랜지스터들 사이의 갭영역을 채우는 절연막을 형성하고,
    상기 절연막을 갖는 기판 상에 도전막을 형성하고,
    상기 도전막을 패터닝하여 상기 수직 트랜지스터들 각각의 상부를 덮는 콘택패드들 및 상기 주변회로 영역의 상기 반도체기판 상에 주변회로 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  26. 제 23 항에 있어서,
    상기 콘택패드들 및 상기 주변회로 게이트 전극을 이온 주입 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 주변회로 영역의 상기 기판 내에 주변회로 소오스 및 드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  27. 제 26 항에 있어서,
    상기 주변회로 소오스 및 드레인 영역들을 갖는 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하여 상기 콘택패드들 및 상기 주변회로 소오스 및 드레인 영역들에 각각 전기적으로 접촉하는 베리드 콘택플러그들 및 주변회로 콘택플러그들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  28. 제 27 항에 있어서,
    상기 베리트 콘택플러그들을 갖는 기판 상에 상기 베리드 콘택플러그들과 각각 전기적으로 연결되는 셀 커패시터들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
KR1020050095044A 2005-10-10 2005-10-10 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 KR100675285B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050095044A KR100675285B1 (ko) 2005-10-10 2005-10-10 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
US11/450,936 US7781285B2 (en) 2005-10-10 2006-06-09 Semiconductor device having vertical transistor and method of fabricating the same
US12/840,599 US8174065B2 (en) 2005-10-10 2010-07-21 Semiconductor device having vertical transistor and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050095044A KR100675285B1 (ko) 2005-10-10 2005-10-10 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100675285B1 true KR100675285B1 (ko) 2007-01-29

Family

ID=37910379

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050095044A KR100675285B1 (ko) 2005-10-10 2005-10-10 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US7781285B2 (ko)
KR (1) KR100675285B1 (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910228B1 (ko) 2007-09-10 2009-07-31 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
KR100924197B1 (ko) 2007-10-30 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100948093B1 (ko) 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101003495B1 (ko) * 2008-06-23 2010-12-30 주식회사 하이닉스반도체 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US7943978B2 (en) 2008-07-07 2011-05-17 Samsung Electronics Co., Ltd. Semiconductor device
KR101095772B1 (ko) 2007-10-17 2011-12-21 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8859363B2 (en) 2010-12-20 2014-10-14 Samsung Electronics Co., Ltd. Semiconductor devices including vertical channel transistors and methods of fabricating the same
US8981480B2 (en) 2010-08-27 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor device having low resistivity region under isolation layer
KR101576957B1 (ko) 2009-10-22 2015-12-14 삼성전자주식회사 수직형 반도체 소자, 메모리 소자, 및 그 제조 방법

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100734313B1 (ko) * 2006-02-09 2007-07-02 삼성전자주식회사 수직 채널을 갖는 반도체 소자 및 그 제조방법
TWI306288B (en) * 2006-08-18 2009-02-11 Promos Technologies Inc Memory structure and method for preparing the same
KR100869353B1 (ko) * 2007-06-26 2008-11-19 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100979360B1 (ko) * 2008-03-13 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2009260184A (ja) * 2008-04-21 2009-11-05 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101004506B1 (ko) * 2008-09-09 2010-12-31 주식회사 하이닉스반도체 공통 소스라인을 갖는 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법
KR101073073B1 (ko) * 2008-10-17 2011-10-12 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
KR101055749B1 (ko) * 2008-11-17 2011-08-11 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 제조 방법
KR101552971B1 (ko) * 2009-03-26 2015-09-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2011040421A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置およびその製造方法
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
KR101129029B1 (ko) 2010-06-11 2012-03-23 주식회사 하이닉스반도체 수직형 트랜지스터의 불순물영역 형성방법 및 이를 이용한 수직형 트랜지스터 제조방법
KR101068302B1 (ko) * 2010-07-06 2011-09-28 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
US8390062B2 (en) * 2010-07-20 2013-03-05 Powerchip Technology Corporation Vertical channel transistor array and manufacturing method thereof
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
KR101723864B1 (ko) * 2010-10-08 2017-04-07 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
TWI415247B (zh) * 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
US8598621B2 (en) * 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
WO2012121265A1 (en) 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
US8686486B2 (en) 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9673102B2 (en) * 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US9059254B2 (en) * 2012-09-06 2015-06-16 International Business Machines Corporation Overlay-tolerant via mask and reactive ion etch (RIE) technique
KR20140077500A (ko) * 2012-12-14 2014-06-24 에스케이하이닉스 주식회사 수직형 반도체 소자 및 그 제조 방법
WO2014115744A1 (ja) * 2013-01-23 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
KR20140148070A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 제조 방법
TWI518782B (zh) 2013-09-13 2016-01-21 元太科技工業股份有限公司 垂直電晶體及其製造方法
CN110383476A (zh) * 2017-03-31 2019-10-25 英特尔公司 垂直1t-1c dram阵列
US11201154B2 (en) 2019-12-27 2021-12-14 Micron Technology, Inc. Methods of forming an apparatus including device structures including pillar structures, and related memory devices, and electronic systems
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
CN115843183A (zh) * 2021-09-01 2023-03-24 长鑫存储技术有限公司 半导体结构及制备方法
US11626558B2 (en) 2021-09-01 2023-04-11 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof, and memory
CN116133393B (zh) * 2021-09-13 2023-12-08 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
TWI808525B (zh) * 2021-11-05 2023-07-11 力晶積成電子製造股份有限公司 動態隨機存取記憶體結構及其製造方法
US11848048B2 (en) * 2021-11-30 2023-12-19 Micron Technology, Inc. Memory device decoder configurations
CN117794232A (zh) * 2022-09-20 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003179161A (ja) 2001-12-11 2003-06-27 Toshiba Corp 半導体記憶装置とその製造方法
US6822301B2 (en) 2002-07-31 2004-11-23 Infineon Technologies Ag Maskless middle-of-line liner deposition
JP2005260228A (ja) 2004-03-10 2005-09-22 Internatl Business Mach Corp <Ibm> 垂直ｄｒａｍを含む集積回路デバイスとその製法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970005350B1 (ko) 1993-05-06 1997-04-15 최수부 간질환에 효과가 있는 노모균 추출물 및 그것을 유효성분으로 함유하는 약학적 제제
US5444007A (en) * 1994-08-03 1995-08-22 Kabushiki Kaisha Toshiba Formation of trenches having different profiles
KR0170728B1 (ko) 1995-12-30 1999-03-30 김광호 반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
JP3467416B2 (ja) * 1998-04-20 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors
KR100333541B1 (ko) 1998-10-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의제조방법
US5977579A (en) * 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
KR20000055217A (ko) 1999-02-04 2000-09-05 윤종용 반도체 장치의 셀프-얼라인 매몰형 비트라인의 제조 방법
US6429068B1 (en) * 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
KR100675285B1 (ko) 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003179161A (ja) 2001-12-11 2003-06-27 Toshiba Corp 半導体記憶装置とその製造方法
US6822301B2 (en) 2002-07-31 2004-11-23 Infineon Technologies Ag Maskless middle-of-line liner deposition
JP2005260228A (ja) 2004-03-10 2005-09-22 Internatl Business Mach Corp <Ibm> 垂直ｄｒａｍを含む集積回路デバイスとその製法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910228B1 (ko) 2007-09-10 2009-07-31 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
KR101095772B1 (ko) 2007-10-17 2011-12-21 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100924197B1 (ko) 2007-10-30 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100948093B1 (ko) 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7964914B2 (en) 2007-12-21 2011-06-21 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same including a gate insulation layer and conductive layer surrounding a pillar pattern
KR101003495B1 (ko) * 2008-06-23 2010-12-30 주식회사 하이닉스반도체 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US7943978B2 (en) 2008-07-07 2011-05-17 Samsung Electronics Co., Ltd. Semiconductor device
US8343831B2 (en) 2008-07-07 2013-01-01 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
KR101576957B1 (ko) 2009-10-22 2015-12-14 삼성전자주식회사 수직형 반도체 소자, 메모리 소자, 및 그 제조 방법
US8981480B2 (en) 2010-08-27 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor device having low resistivity region under isolation layer
US8859363B2 (en) 2010-12-20 2014-10-14 Samsung Electronics Co., Ltd. Semiconductor devices including vertical channel transistors and methods of fabricating the same

Also Published As

Publication number Publication date
US8174065B2 (en) 2012-05-08
US7781285B2 (en) 2010-08-24
US20070080385A1 (en) 2007-04-12
US20100283094A1 (en) 2010-11-11

Similar Documents

Publication Publication Date Title
KR100675285B1 (ko) 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
US9496383B2 (en) Semiconductor device and method of forming the same
US9087856B2 (en) Semiconductor device with buried bit line and method for fabricating the same
US9825146B2 (en) Dummy bit line MOS capacitor and device using the same
JP5520185B2 (ja) 半導体装置及びその製作方法
US9305924B2 (en) Semiconductor device having gate electrode embedded in gate trench
JP5073157B2 (ja) 半導体装置
JP2011129771A (ja) 半導体装置及びその製造方法
US20050194597A1 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
US9461049B2 (en) Semiconductor device
US8039895B2 (en) Transistors having a channel region between channel-portion holes and methods of forming the same
KR100673673B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
KR20090072795A (ko) ４ｆ２ 트랜지스터를 갖는 반도체 소자의 제조방법
KR100660891B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자 및 그제조방법
KR100423765B1 (ko) 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법
US20150371946A1 (en) Semiconductor device and method for manufacturing same
JP2012174790A (ja) 半導体装置及びその製造方法
KR100335121B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
KR20130023993A (ko) 반도체 소자 및 그 제조 방법
KR19980028402A (ko) 디램(dram) 셀의 구조 및 그 제조 방법
KR20090121475A (ko) 수직형 반도체 소자 및 그의 제조방법
KR20030032723A (ko) 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR20090050638A (ko) 제로 캐패시터 램 및 그의 제조방법
JPH0758214A (ja) 半導体記憶装置
KR20040009383A (ko) 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14