WO2014115744A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

　第１活性領域内に配置され第１方向に延在する第１～第３トレンチを埋設する第１～第３ゲート電極と、第１トレンチと第２トレンチとの間に位置する第１半導体ピラーと、第２トレンチと第３トレンチとの間に位置する第２半導体ピラーと、第１および第２ゲート電極をダブルゲート電極とする第１縦型トランジスタと、第２および第３ゲート電極をダブルゲート電極とする第２縦型トランジスタとを有し、第２ゲート電極は第１縦型トランジスタと第２縦型トランジスタに共有されることを特徴とする半導体装置。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　従来から、微細化に対応した半導体装置として、縦型トランジスタが用いられている。縦型トランジスタは、半導体基板の主面から垂直方向に伸びた半導体ピラーの側面上にゲート絶縁膜およびゲート電極を設け、半導体ピラーの上下にソースおよびドレインを設けたものである。
　縦型トランジスタは、ピラー径をある程度細くすることにより、完全空乏化型の半導体装置を実現することが可能となる。完全空乏化型の半導体装置はＳ係数が小さく、関値電圧Ｖtのバラツキを小さくすることができる。これによって、低電圧・高性能な半導体装置を実現することができる。また、二次元構造の為、その占有面積を小さくすることが可能で、装置の縮小化にも大変有利である。
　特許文献１（特開２０１２－８９７７２号公報）には、縦型トランジスタを用いた半導体装置が開示されている。この半導体装置では、半導体ピラーの近傍にダミーピラーが設けられており、半導体ピラーおよびダミーピラーの側面上に連続してゲート電極が設けられている。また、ダミーピラーの側面上のゲート電極に対して、ゲートコンタクトがとられている。
特開２０１２－８９７７２号公報
　従来から、縦型トランジスタは、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の周辺回路領域に用いられている。この縦型トランジスタの半導体ピラーは、平面視で略正方形となるように半導体基板を加工することにより形成する。このため、半導体ピラーの形成工程はＤＲＡＭのメモリセル領域の形成工程との整合性が悪く、メモリセル領域の形成工程とは別に、半導体ピラーの形成工程を設ける必要があった。特に、半導体装置の微細化が進展し、半導体ピラーの形成工程を別に設ける場合には、製造コストが大幅に増大し、大きなデメリットとなる。
　また、縦型トランジスタのゲート電極は、半導体基板上に導電膜を形成後、エッチバックして半導体ピラーの側面上に導電膜を残留させることで形成する。この時、縦型トランジスタの下部拡散層へのコンタクトや、素子分離領域との距離に応じて、任意のゲート間隔となる。このため、ゲート電極用の導電膜のエッチバックの均一性の制御が困難となる。この結果、エッチバック後の導電膜（ゲート電極）の上面の高さにばらつきが生じて、縦型トランジスタの装置特性を低下させる原因となっていた。
　一実施形態は、
　半導体基板内に配置される第１活性領域と、
　前記第１活性領域内に配置され、各々平行して第１方向に延在する第１側面と第２側面とを有する第１トレンチと、
　前記第１活性領域内に配置され、各々平行して第１方向に延在する第３側面と第４側面とを有する第２トレンチと、
　前記第１活性領域内に配置され、各々平行して第１方向に延在する第５側面と第６側面とを有する第３トレンチと、
　前記第１トレンチを埋設する第１ゲート電極と、
　前記第２トレンチを埋設する第２ゲート電極と、
　前記第３トレンチを埋設する第３ゲート電極と、
　前記第１トレンチと前記第２トレンチとの間に位置し、前記第２側面および前記第３側面を共有する第１半導体ピラーと、
　前記第２トレンチと前記第３トレンチとの間に位置し、前記第４側面および前記第５側面を共有する第２半導体ピラーと、
　を有し、
　前記第１半導体ピラーは前記第１ゲート電極と前記第２ゲート電極とをダブルゲート電極とする第１縦型トランジスタを構成し、
　前記第２半導体ピラーは前記第２ゲート電極と前記第３ゲート電極とをダブルゲート電極とする第２縦型トランジスタを構成し、
　前記第２ゲート電極は前記第１縦型トランジスタと前記第２縦型トランジスタに共有されることを特徴とする半導体装置に関する。
　他の実施形態は、
　第１領域と第２領域とを有する半導体装置であって、
前記第１領域は、
　半導体からなる第１活性領域と、
　前記第１活性領域内を第１方向に延在する３つ以上のトレンチＡと、
　隣り合う前記トレンチＡの内面上に順に設けられた２つの第１ゲート絶縁膜および２つのゲート電極Ａと、隣り合う前記トレンチＡの間に位置する前記第１活性領域で構成される半導体ピラーＡと、前記半導体ピラーＡの上部に設けられた上部拡散層と、隣り合う前記トレンチＡの下に位置する第１活性領域内に設けられた２つの下部拡散層と、を有する複数の縦型トランジスタと、
　を備え、
前記第２の領域は、
　前記第１方向と交差する第３方向に延在し、半導体からなる第２活性領域と、
　前記第２活性領域内を前記第１方向に延在するトレンチＢと、
　前記トレンチＢの内面上に順に設けられた第２ゲート絶縁膜およびゲート電極Ｂと、
　前記トレンチＢを挟んだ前記第２活性領域内の上部に設けられた１対のセル拡散層と、
　を有するセルトランジスタを備え、
　隣り合う縦型トランジスタの間に位置する前記ゲート電極Ａは、隣り合う縦型トランジスタに共有されることを特徴とする半導体装置に関する。
　他の実施形態は、
　第１領域に位置し半導体からなる第１活性領域と、第２領域に位置し第３方向に延在する半導体からなる第２活性領域と、を同時に形成する工程と、
　第１および第２領域の全面に不純物をイオン注入することにより、前記第１活性領域の表面に上部拡散層と、前記第２活性領域の表面にセル拡散層と、を同時に形成する工程と、
　前記第１活性領域内を前記第３方向に交差する第１方向に延在する３つ以上のトレンチＡと、隣り合う前記トレンチＡの間の前記第１活性領域からなる半導体ピラーＡと、前記第２活性領域内を第１方向に延在するトレンチＢと、前記トレンチＢを挟んだ前記第２活性領域からなる１対の半導体ピラーＢと、前記１対の半導体ピラーＢの上部に１対のセル拡散層と、を同時に形成する工程と、
　前記トレンチＡの底部に不純物を注入することにより下部拡散層を形成する工程と、
　前記トレンチＡの内面上に第１ゲート絶縁膜と、前記トレンチＢの内面上に第２ゲート絶縁膜と、を同時に形成する工程と、
　前記トレンチＡ内を埋設するゲート電極Ａと、前記トレンチＢ内を埋設するゲート電極Ｂと、を同時に形成する工程と、
　を有することを特徴とする半導体装置の製造方法に関する。
　予め限定された空間のトレンチを埋設した埋め込みゲート電極とすることにより、ゲート電極形成のための全面エッチバック法を用いる必要がない。従って、エッチバックに起因する加工の不均一性を回避して均一な高さのゲート電極を構成することができる。第１領域には、ダブルゲート構成の縦型トランジスタを実現できるのでトランジスタの特性を向上させることができる。また、第１領域のトランジスタおよび第２領域のトランジスタを共に埋め込みゲート電極を用いる構成としているので第１トレンチおよび第２トレンチを同時に形成することにより、半導体装置の製造工程を低減することができる。この結果、製造コストを低減させることができる。
第１実施例の半導体装置の第１領域である周辺回路領域を表す図である。 第１実施例の半導体装置の第２領域であるメモリセル領域を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第２実施例の半導体装置の製造方法を表す図である。 第２実施例の半導体装置の製造方法を表す図である。 第２実施例の半導体装置の製造方法を表す図である。 第３実施例の半導体装置およびその製造方法を表す図である。 第４実施例の半導体装置を表す図である。 第５実施例の半導体装置を表す図である。
　本実施形態は、ロジック回路を含む周辺回路領域（第１領域）とメモリセル領域（第２領域）を有する半導体装置、およびその製造方法に関する。本実施形態の半導体装置およびその製造方法では、周辺回路領域内の周辺トレンチ（トレンチＡ）と、メモリセル領域内のセルトレンチ（トレンチＢ）と、を互いに第１方向に平行に延在するように同時に形成する。従って、従来の製造方法のように、周辺回路領域とメモリセル領域とを別々に形成する必要がなく、半導体装置の製造工程を低減することができる。この結果、製造コストを低減させることができる。なお、周辺トレンチとセルトレンチは同時に形成されるため、典型的には、周辺トレンチとセルトレンチの深さは同じとなる。
　周辺トレンチは、周辺活性領域（第１活性領域）を第１方向の一方の端部から他方の端部まで延在するように設けられ、平面視では、周辺活性領域を第１方向に横切るように設けられる。周辺トレンチは３つ以上、設けられ、隣り合う周辺トレンチ間に位置する周辺活性領域は、周辺半導体ピラー（半導体ピラーＡ）を構成する。周辺半導体ピラーは縦型トランジスタを構成する。周辺半導体ピラーは、平面視で、周辺活性領域の第１方向における一方の端部から他方の端部までの領域で構成され、その第１方向の長さは周辺活性領域の第１方向の長さと一致する。典型的には、周辺半導体ピラーの平面視形状は、その第１方向の長さと比べて、第１方向と垂直な第２方向の長さが短くなっている。これに対して、従来の縦型トランジスタを構成する半導体ピラーは、平面視で、活性領域の内部（活性領域の端部を含まないよう）に形成されており、平面視で正方形または正方形に近い矩形となっている。すなわち、従来の半導体ピラーは、平面視で、活性領域の特定の方向における一方の端部から他方の端部までの領域から構成されていない。従って、この点において、本実施形態の半導体ピラーは、従来の半導体ピラーとは異なる。周辺トレンチの幅は、セルトレンチの幅の１倍以上、３倍以下であることが好ましい。また、周辺半導体ピラーの第２方向の幅は、周辺トレンチの深さの半分以下の長さであることが好ましい。周辺トレンチおよび周辺半導体ピラーの幅がこれらの範囲内にあることによって、微細化に十分に対応した半導体装置とすることができる。
　また、ゲート電極Ａは、周辺トレンチ内に導体を埋設して構成されるので、エッチバックにより導体の上面を下方に後退させる場合には、周辺トレンチ内の限定された空間に形成されている導体のみをエッチバックすることとなる。したがって、特許文献に記載されているような全面エッチバックを用いないので、エッチバックの均一性を容易に制御することができる。この結果、エッチバック後のゲート電極の上面高さのばらつきを低減して、縦型トランジスタの特性を向上させることができる。
　周辺トランジスタ（縦型トランジスタ）は、半導体からなる周辺活性領域と、隣接する２つの周辺トレンチと、２つの周辺トレンチの間に位置する半導体ピラーと、周辺トレンチの内面に順に設けられた周辺ゲート絶縁膜（第１ゲート絶縁膜）および周辺ゲート電極（ゲート電極Ａ）と、半導体ピラーの上部に設けられた上部拡散層と、半導体ピラーの下部に設けられた下部拡散層と、を有する。すなわち、周辺トランジスタは、半導体ピラーの互いに対向する両側面（隣り合うトレンチＡの互いに対向する内壁側面）上に設けられた周辺ゲート絶縁膜および周辺ゲート電極を有する、ダブルゲート構造となっている。周辺トランジスタがＯＮ状態の時には、半導体ピラーの垂直方向全体にチャネルが形成される。
　なお、本発明においては、周辺トレンチは３つ以上であれば、その数は特に限定されない。例えば、周辺トレンチをＮ個（Ｎは偶数）、設けた場合、隣り合う第２のトレンチの間に（Ｎ－１）個の半導体ピラーを形成することができる。また、（Ｎ－１）個の半導体ピラーの内、（Ｎ－２）個の半導体ピラーが縦型トランジスタを構成することとなる。
　一方、セルトランジスタは、第２方向に傾斜する第３方向に延在し半導体からなるセル活性領域（第２活性領域）と、第３方向と交差する第１方向に延在するようにセル活性領域内に設けられたセルトレンチ（トレンチＢ）と、セルトレンチの内面に順に設けられたセルゲート絶縁膜（第２ゲート絶縁膜）およびセルゲート電極（ゲート電極Ｂ）と、セルトレンチを挟んだセル活性領域の各々の上部に設けられた１対のセル拡散層と、を有する。セルトレンチ内に形成されたセルゲート電極は埋め込みゲート電極を構成する。セルトランジスタがＯＮ状態の時には、セルトレンチの内面に沿ってセルトレンチを挟んだ１対のセル拡散層のうち一方のセル拡散層から他方のセル拡散層までチャネルが形成される。
　本実施形態では、好ましくは、周辺およびセルゲート絶縁膜は同じ材料を用いて同時に形成され、周辺ゲート電極とセルゲート電極は同じ材料を用いて同時に形成されるのが良い。これにより、工程数を短縮して、半導体装置の製造コストを更に低減することができる。
　セルゲート電極は、更なる処理を行わずに周辺ゲート電極と同じ上面の高さとしても良いし、エッチバックを追加してその上面を周辺ゲート電極の上面よりも低くしても良い。
　本実施形態では、周辺回路領域は更に、周辺活性領域を囲むように設けられた周辺素子分離領域と、第１方向を周辺素子分離領域内にまで延在した各々の周辺ゲート電極に電気的に接続されたコンタクトプラグと、各々のコンタクトプラグに共通して接続された１つのゲート給電配線層と、を有する。この実施形態では、ダミーピラーの周囲に設けられたゲート電極上にコンタクトプラグが設けられる特許文献１の半導体装置とは異なり、素子分離領域上まで延在した周辺ゲート電極上にコンタクトプラグが設けられている。このようにゲート電極へのコンタクト部分を単純な構造とすることにより、歩留まりを向上させることができる。
　以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
　なお、以下の実施例では、「周辺回路領域」および「メモリセル領域」に形成される下記の各構造は、特許請求の範囲に記載の下記の用語に相当するものとして説明する。
　（１）周辺回路領域
・下記実施例の「周辺回路領域」は、特許請求の範囲に記載の「第１領域」に相当する。
・下記実施例の周辺回路領域に形成する活性領域は、特許請求の範囲に記載の「第１活性領域」に相当する。
・下記実施例の周辺回路領域に形成するトレンチは、特許請求の範囲に記載の「トレンチＡ」に相当する。
・下記実施例の周辺回路領域に形成する周辺第１トレンチ、周辺第２トレンチ、および周辺第３トレンチはそれぞれ、特許請求の範囲に記載の「第１トレンチ」、「第２トレンチ」、および「第３トレンチ」に相当する。
・下記実施例の周辺回路領域に形成する半導体ピラーは、特許請求の範囲に記載の「半導体ピラーＡ」に相当する。
・下記実施例の周辺回路領域に形成する周辺第１シリコンピラー、および周辺第２シリコンピラーはそれぞれ、特許請求の範囲に記載の「第１半導体ピラー」、および「第２半導体ピラー」に相当する。
・下記実施例の周辺回路領域に形成するゲート電極は、特許請求の範囲に記載の「ゲート電極Ａ」に相当する。
・下記実施例の周辺回路領域に形成する周辺第１ゲート電極、周辺第２ゲート電極、および周辺第３ゲート電極はそれぞれ、特許請求の範囲に記載の「第１ゲート電極」、「第２ゲート電極」、および「第３ゲート電極」に相当する。
　（２）メモリセル領域
・下記実施例の「メモリセル領域」は、特許請求の範囲に記載の「第２領域」に相当する。
・下記実施例のメモリセル領域に形成する活性領域は、特許請求の範囲に記載の「第２活性領域」に相当する。
・下記実施例のメモリセル領域に形成するトレンチは、特許請求の範囲に記載の「トレンチＢ」に相当する。
・下記実施例のメモリセル領域に形成する半導体ピラーは、特許請求の範囲に記載の「半導体ピラーＢ」に相当する。
・下記実施例のメモリセル領域に形成するゲート電極は、特許請求の範囲に記載の「ゲート電極Ｂ」に相当する。
　（３）方向
・下記実施例のＹ方向は、特許請求の範囲に記載の「第１方向」に相当する。
・下記実施例のＸ方向は、特許請求の範囲に記載の「第２方向」に相当する。
　・下記実施例のＸ1方向は、特許請求の範囲に記載の「第３方向」に相当する。
　（第１実施例）
　最初に本実施例の半導体装置について説明し、次に半導体装置の製造方法について説明する。
　（１）半導体装置
　本実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関するものである。本実施例のＤＲＡＭは、図１に示す周辺回路領域（第１領域）と、図２に示すメモリセル領域（第２領域）とから構成されており、メモリセル領域は６Ｆ２セル配置（Ｆは最少加工寸法）となっている。図１Ａは周辺回路領域の平面図、図１Ｂは図１ＡのＡ－Ａ方向の断面図を表す。図２Ａはメモリセル領域の平面図、図２Ｂの点線部分は図２ＡのＡ－Ａ’方向の断面図を表す。なお、図１Ａおよび図２Ａでは、主要な構造しか示しておらず、一部の構造を省略している。
　最初に、第１領域となる周辺回路領域について、図１Ａおよび図１Ｂを用いて説明する。第１領域となる周辺回路領域は、周辺素子分離領域２ａで囲まれた周辺活性領域（第１活性領域）１ａを含んで構成される。周辺活性領域１ａは、Ｙ方向（第１方向）に対向する２辺１ａ１、１ａ２と、Ｙ方向に垂直なＸ方向（第２方向）に対向する２辺と、を有する矩形で構成される。周辺活性領域１ａにおいて、Ｙ方向に対向する２辺１ａ１、１ａ２に跨って周辺素子分離領域２ａ上まで直線で縦断するように４本の周辺トレンチ（トレンチＡ）１２ａが配置される。周辺第１トレンチ１２ａ１は、Ｙ方向に平行に延在する第１側面１ａｊと第２側面１ａｆとを有している。周辺第１トレンチ１２ａ１に隣接して配置される周辺第２トレンチ１２ａ２は、Ｙ方向に平行に延在する第３側面１ａｇと第４側面１ａｈとを有している。さらに、周辺第２トレンチ１２ａ２に隣接して配置される周辺第３トレンチ１２ａ３は、Ｙ方向に平行に延在する第５側面１ａｉと第６側面１ａｋとを有している。
　４本の周辺トレンチ１２ａを配置することにより、周辺第１トレンチ１２ａ１と周辺第２トレンチ１２ａ２との間には、半導体基板１からなりＹ方向に延在する周辺第１シリコンピラー（半導体ピラーＡ；第１半導体ピラー）１ｃａが配置される。また、周辺第２トレンチ１２ａ２と周辺第３トレンチ１２ａ３との間には、半導体基板１からなりＹ方向に延在する周辺第２シリコンピラー（半導体ピラーＡ；第２半導体ピラー）１ｃｂが配置される。さらに、周辺第３トレンチ１２ａ３と周辺第４トレンチ１２ａ４との間には、半導体基板１からなりＹ方向に延在する周辺第３シリコンピラー１ｃｃが配置される。また、周辺トレンチと周辺素子分離領域２ａとの間には周辺第４シリコンピラー１ｃｄ、周辺第５シリコンピラー１ｃｅが配置される。後述するように、周辺第１シリコンピラー１ｃａと周辺第２シリコンピラー１ｃｂが縦型トランジスタを構成する周辺トランジスタとして機能するが、周辺第３シリコンピラー１ｃｃ、周辺第４シリコンピラー１ｃｄおよび周辺第５シリコンピラー１ｃｅは周辺トランジスタとしては機能しない構成となる。
　周辺第１シリコンピラー１ｃａを構成する２つの側面は、前記第２側面１ａｆと第３側面１ａｇに一致する。また、周辺第２シリコンピラー１ｃｂを構成する２つの側面は、前記第４側面１ａｈと第５側面１ａｉに一致する。各々の周辺トレンチ１２ａを埋設して、第１から第４の周辺ゲート電極（ゲート電極Ａ）１４ａ１、１４ａ２、１４ａ３、１４ａ４がＹ方向に垂直なＸ方向（第２方向）に等ピッチ間隔で配置される。周辺第４ゲート電極１４ａ４はトランジスタのゲート電極としては機能しない構成となる。
　図１Ａに示すように、周辺第１シリコンピラー１ｃａ、周辺第２シリコンピラー１ｃｂの平面形状は、Ｙ方向の長さがＸ方向の幅よりも長い矩形となっている。例えば、Ｙ方向の長さは、Ｘ方向の幅の２～２０倍の範囲で構成される。周辺トランジスタとして機能する周辺第１シリコンピラー１ｃａ、周辺第２シリコンピラー１ｃｂの各々の上面には配線コンタクトプラグ２０ｄ１、２０ｄ２が、例えば各々３個ずつ配置されている。３個の配線コンタクトプラグ２０ｄ１を介して周辺第１シリコンピラー１ｃａに接続する周辺第１配線２３ａ１と、３個の配線コンタクトプラグ２０ｄ２を介して周辺第２シリコンピラー１ｃｂに接続する周辺第２配線２３ａ２が配置される。
　従来技術の縦型トランジスタのゲート電極は、シリコンピラーの全周を囲むと共に、全面エッチバックによって形成される構成となっているが、本実施例の各々の周辺ゲート電極１４ａ１、１４ａ２、１４ａ３は、対応するシリコンピラーの側面に沿ってＹ方向に直線で延在している。したがって、シリコンピラーの全周を囲む構成にはなっていない。また、予め配置された周辺トレンチ１２ａに埋設されたゲート電極として構成される。
　さらに詳しく言えば、周辺第１シリコンピラー１ｃａを構成し、Ｘ方向に対向する２つの側面１ａｆ、１ａｇに沿って、周辺第１ゲート電極１４ａ１と周辺第２ゲート電極１４ａ２とが平行な２つの直線としてＹ方向に延在し周辺素子分離領域２ａ上のゲートコンタクト部２０ｄ３に達している。また、周辺第２シリコンピラー１ｃｂを構成し、Ｘ方向に対向する２つの側面１ａｈ、１ａｉに沿って、周辺第２ゲート電極１４ａ２と周辺第３ゲート電極１４ａ３とが平行な２つの直線としてＹ方向に延在し周辺素子分離領域２ａ上のゲートコンタクト部２３ｄ３に達している。いずれの周辺ゲート電極も一つのゲート給電配線２３ａ３に接続される。
　図１Ｂに示すように、周辺活性領域１ａには、４つの周辺トレンチ（トレンチＡ）１２ａ１、１２ａ２、１２ａ３、１２ａ４がＸ方向に均等配置される。各々の周辺トレンチ１２ａ内面には、周辺ゲート絶縁膜（第１ゲート絶縁膜）１３ａが配置される。周辺ゲート絶縁膜１３ａを覆い、各々の周辺トレンチ１２ａを埋設して周辺ゲート電極１４ａ１、１４ａ２、１４ａ３、１４ａ４が配置される。
　周辺活性領域１ａには、２つの縦型トランジスタが直列に接続された構成の周辺トランジスタＴｒ１が示されている。周辺トランジスタＴｒ１は、周辺第１シリコンピラー１ｃａをチャネルとする第１縦型トランジスタＴｒ１ａと、周辺第２シリコンピラー１ｃｂをチャネルとする第２縦型トランジスタＴｒ１ｂと、で構成される。
　第１縦型トランジスタＴｒ１ａは、周辺第１シリコンピラー１ｃａの一方の側面１ａｆに接する周辺第１トレンチ１２ａ１に周辺ゲート絶縁膜１３ａを介して埋設された周辺第１ゲート電極１４ａ１と、他方の側面１ａｇに接する周辺第２トレンチ１２ａ２に周辺ゲート絶縁膜１３ａを介して埋設された周辺第２ゲート電極１４ａ２と、周辺第１シリコンピラー１ｃａの上部に配置される周辺第１上部拡散層９ａａと、周辺第１トレンチ１２ａ１の底面に接する第１下部拡散層９ａｃおよび周辺第２トレンチ１２ａ２の底面に接する第２下部拡散層９ａｄと、で構成される。
　第２縦型トランジスタＴｒ１ｂは、周辺第２シリコンピラー１ｃｂの一方の側面１ａｈに接する周辺第２トレンチ１２ａ２に周辺ゲート絶縁膜１３ａを介して埋設された周辺第２ゲート電極１４ａ２と、他方の側面１ａｉに接する周辺第３トレンチ１２ａ３に周辺ゲート絶縁膜１３ａを介して埋設された周辺第３ゲート電極１４ａ３と、周辺第２シリコンピラー１ｃｂの上部に配置される周辺第２上部拡散層９ａｂと、周辺第２トレンチ１２ａ２の底面に接する第２下部拡散層９ａｄおよび周辺第３トレンチ１２ａ３の底面に接する第３下部拡散層９ａｅと、で構成される。
　また、第２下部拡散層９ａｄは、第１縦型トランジスタＴｒ１ａと第２縦型トランジスタＴｒ１ｂに共有されている。
　第１縦型トランジスタＴｒ１ａ、第２縦型トランジスタＴｒ１ｂは、いずれもシリコンピラーのＸ方向に対向する二つの側面にゲート電極を有するダブルゲート構造で構成される。周辺第２ゲート電極１４ａ２は、Ｘ方向に隣接する２つの縦型トランジスタの間に位置して共有される構成となる。周辺第１ゲート電極１４ａ１、周辺第２ゲート電極１４ａ２および周辺第３ゲート電極１４ａ３はＹ方向に延在して周辺素子分離領域２ａまで引き出され、ゲートコンタクトプラグ２０ｄ３（図１Ｂには示さず）を介してゲート給電配線２３ａ３（図１Ｂには示さず）に接続されている。図１Ａでは、同一ゲート給電配線２３ａ３に接続されているので、いずれの周辺ゲート電極も同電位となる。しかし、これに限るものではなく、例えば、周辺第１ゲート電極１４ａ１および周辺第３ゲート電極１４ａ３と、周辺第２ゲート電極１４ａ２と、を各々別のゲート給電配線に接続することもできる。この場合、一つのシリコンピラーに対して両側面から別々の電圧を印加することができるので、各々の縦型トランジスタの閾値電圧をより精密に制御することが可能となる。
　第１縦型トランジスタＴｒ１ａの第１上部拡散層９ａａには、周辺上部コンタクトプラグ（第１コンタクトプラグ）２０ａ１および第１層間絶縁膜２１を貫通する配線コンタクトプラグ２０ｄ１を介してソース（ドレイン）配線となる周辺第１配線２３ａ１が接続される。一方、第２縦型トランジスタＴｒ１ｂの第２上部拡散層９ａｂには、周辺上部コンタクトプラグ（第１コンタクトプラグ）２０ａ２および配線コンタクトプラグ２０ｄ２を介してドレイン（ソース）配線となる周辺第２配線２３ａ２が接続される。例えば、周辺第２配線２３ａ２に、周辺第１配線２３ａ１よりも相対的に高い電圧を印加した場合、図１Ｂに点線の矢印で示したように、第２縦型トランジスタＴｒ１ｂから第２下部拡散層９ａｄを経て第１縦型トランジスタＴｒ１ａに向かって電流が流れる。逆バイアスが印加された場合には、逆の方向に電流が流れる構成となる。本実施例の周辺トランジスタＴｒ１は、各々ダブルゲート構造で構成される２つの縦型トランジスタＴｒ１ａ、Ｔｒ１ｂを直列に接続した単体の直列トランジスタとして機能することとなる。
　この構成では一方の縦型トランジスタにおいて下向きに電流が流れるとすると、他方の縦型トランジスタでは必ず上向きに電流が流れることになる。これによって、シリコンピラーの上下方向の形状ばらつきに起因して発生する縦型トランジスタに特有の特性ばらつきをキャンセルアウトすることができる。また、各々の縦型トランジスタをダブルゲート構造で構成しているので、閾値電圧、Ｓ係数(サブスレッショルド特性)、駆動電流などのトランジスタ特性を向上させることが可能となる。
　各々の周辺ゲート電極１４ａ上にはシリコン窒化膜からなる周辺キャップ絶縁膜１５ａが設けられている。周辺ゲート電極１４ａおよび周辺キャップ絶縁膜１５ａの両側面上には、シリコン窒化膜からなるサイドウォール絶縁膜１６が設けられている。シリコン基板１の一部の領域上には、ハードマスク膜の一部となるシリコン酸化膜３、およびカバー膜となるシリコン窒化膜１９が設けられている。また、シリコン基板１を覆うように、シリコン酸化膜からなる第１層間絶縁膜２１が設けられている。第１層間絶縁膜２１上に配置される周辺第１配線２３ａ１および周辺第２配線２３ａ２を覆うように図示しない第２層間絶縁膜が配置される。さらに、その上層には図示しない他の層間絶縁膜や、ビアプラグ、上層配線などが配置される。
　本実施例の半導体装置は、半導体基板１内に配置される周辺活性領域１ａと、周辺活性領域１ａ内に配置され各々平行して第１方向に延在する第１側面１ａｊと第２側面１ａｆとを有する第１トレンチ１２ａ１と、各々平行して第１方向に延在する第３側面１ａｇと第４側面１ａｈとを有する第２トレンチ１２ａ２と、各々平行して第１方向に延在する第５側面１ａｉと第６側面１ａｋとを有する第３トレンチ１２ａ３とを有する。第１トレンチ１２ａ１を埋設する第１ゲート電極１４ａ１と、第２トレンチ１２ａ２を埋設する第２ゲート電極１４ａ２と、第３トレンチ１２ａ３を埋設する第３ゲート電極１４ａ３を有する。第１トレンチ１２ａ１と第２トレンチ１２ａ２との間に位置し第２側面１ａｆおよび第３側面１ａｇを共有する第１シリコンピラー１ｃａを有する。また、第２トレンチ１２ａ２と第３トレンチ１３ａ３との間に位置し第４側面１ａｈおよび第５側面１ａｉを共有する第２シリコンピラー１ｃｂを有する。第１シリコンピラー１ｃａは第１ゲート電極１４ａ１と第２ゲート電極１４ａ２とをダブルゲート電極とする第１縦型トランジスタＴｒ１ａを構成する。第２シリコンピラー１ｃｂは第２ゲート電極１４ａ２と第３ゲート電極１４ａ３とをダブルゲート電極とする第２縦型トランジスタＴｒ１ｂを構成する。第２ゲート電極１４ａ２は第１縦型トランジスタＴｒ１ａと第２縦型トランジスタＴｒ１ｂに共有される構成を含む半導体装置となっている。
　次に、第２領域となるメモリセル領域について、図２Ａ、図２Ｂを用いて説明する。
　図２Ａに示すように、本実施例のＤＲＡＭ（半導体装置）のメモリセル領域には、Ｘ方向に傾斜するＸ1方向（第３方向）に延在するセル第１素子分離領域２ｂとＹ方向（第１方向）に延在するセル第２素子分離領域２ｃａ、２ｃｂで囲まれるセル活性領域（第２活性領域）１ｂがＹ方向に所定間隔で複数、配置されている。セル活性領域１ｂはＸ1方向に延在する。複数のセル活性領域１ｂに跨って、ワード線となる２本のセルゲート電極（ゲート電極Ｂ）１４ｂａ、１４ｂｂがＹ方向に延在するセルトレンチ（トレンチＢ）１２ｂを埋設して配置される。また、セル第２素子分離領域２ｃａ、２ｃｂ上の重なる位置に素子分離用の埋め込み配線１４ｂ’が、Ｙ方向に延在するセルトレンチ１２ｂを埋設して配置される。セルトレンチ１２ｂは、Ｘ方向に一定の間隔で設けられている。さらに、セルゲート電極１４ｂａ、１４ｂｂおよび埋め込み配線１４ｂ’と直交するＸ方向（第２方向）に延在する複数のビットライン２３ｂが、Ｙ方向に所定の間隔で配置されている。一つのセル活性領域１ｂは、２つのセルトレンチ１２ｂによって、両端にそれぞれ位置する２つのセル第２拡散層（容量拡散層領域）９ｂｂと、中央に位置するセル第１拡散層（ビット線拡散層領域）９ｂａと、からなる３つの領域に分割される。そして、セルゲート電極１４ｂａ、１４ｂｂとセル活性領域１ｂとが交差する領域にそれぞれセルトランジスタＴｒ２ａ、Ｔｒ２ｂが配置されている。すなわち、一方のセル第２拡散層９ｂｂと、セル第１ゲート電極１４ｂａと、セル第１拡散層９ｂａと、でセル第１トランジスタＴｒ２ａが構成される。また、セル第１拡散層９ｂａと、セル第２ゲート電極１４ｂｂと、他方のセル第２拡散層９ｂｂと、でセル第２トランジスタＴｒ２ｂが構成される。
　セルゲート電極（ワード線）１４ｂａ、１４ｂｂと、埋め込み配線１４ｂ’は、同一の構造を有しているが、機能が異なっている。セルゲート電極１４ｂａ、１４ｂｂは、各々セルトランジスタＴｒ２ａ、Ｔｒ２ｂのゲート電極として用いられる。一方、埋め込み配線１４ｂ’は、セルトレンチ１２ｂの形成に伴って必然的に形成されるトレンチにゲート電極が埋設された単なるダミーゲート電極である。しかし、埋め込み配線１４ｂ’を浮遊状態にしておくと埋め込み配線１４ｂ’を挟んで隣接するセルトランジスタ同士が電気的に干渉してしまい、各々の動作が不安定となってしまう。これを回避するために、埋め込み配線１４ｂ’は、セルゲート電極１４ｂａ，１４ｂｂとは別の所定の電位に保持される。埋め込み配線１４ｂ’は、素子分離用のゲート電極として機能する。
　また、図２Ａおよび図２Ｂに示すように、メモリセル領域全体には、複数のメモリセル領域が形成されている。個々のメモリセル領域は、セルトランジスタＴｒ２ａおよびＴｒ２ｂの各々のセル第２拡散層９ｂｂに接続されたキャパシタ２９、および２つのトランジスタに共用されるセル第１拡散層９ｂａに接続されるビットライン２３ｂを含んで構成されている。
　セル第１トランジスタＴｒ２ａは、セル第１ゲート電極１４ｂａと、シリコン酸化膜等からなるセルゲート絶縁膜（第２ゲート絶縁膜）１３ｂと、セル第１ゲート電極１４ｂａを挟んだ両側の半導体基板１の表面に形成された１対のセル第１拡散層９ｂａ、セル第２拡散層９ｂｂと、から構成されている。セル第１拡散層９ｂａおよびセル第２拡散層９ｂｂは、各々ソースまたはドレインを構成する。セル第１ゲート電極１４ｂａは、セルトレンチ１２ｂの内面を覆うセルゲート絶縁膜１３ｂ上に設けられている。セル第１ゲート電極１４ｂａおよび埋め込み配線１４ｂ’上にはシリコン窒化膜からなるセルキャップ絶縁膜１５ｂが設けられている。セル第１ゲート電極１４ｂａ、埋め込み配線１４ｂ’、およびセルキャップ絶縁膜１５ｂの両側面上には、シリコン窒化膜からなるサイドウォール絶縁膜１６が設けられている。
　セル第２トランジスタＴｒ２ｂも同様の構成となっている。なお、図２Ｂの点線で囲まれた部分、すなわち一つのセル活性領域１ｂでは、２つのセルトランジスタＴｒ２ａ、Ｔｒ２ｂが示されており、セル第１拡散層９ｂａは２つのセルトランジスタＴｒ２ａ、Ｔｒ２ｂで共有されている。セル第１トランジスタＴｒ２ａおよびセル第２トランジスタＴｒ２ｂは、各々個別のキャパシタ２９に接続されており、それぞれ独立した埋め込みゲート型のトランジスタとして動作する構成となっている。
　セルトランジスタは、一見すると、周辺トランジスタと同様のダブルゲート構造を有しているように見えるが、ダブルゲート構造にはなっていない。すなわち、セル第２素子分離領域２ｃａ、２ｃｂ上に配置されている埋め込み配線１４ｂ’は、素子分離用ゲート電極であり、セルゲート電極１４ｂａ、１４ｂｂとは異なる電圧で保持される。したがって、埋め込み配線１４ｂ’はセルトランジスタのゲート電極としては機能しない。例えば、セル第１トランジスタＴｒａ１を動作させ得るゲート電極は、セル第１ゲート電極１４ｂａしか存在しない。この場合、チャネルはセル第１ゲート電極１４ｂａが埋設されたセルトレンチ１２ｂの両側面と底面に位置する半導体基板１の表面にしか形成されない。一方、ダブルゲート構造で構成される周辺トランジスタＴｒ１ａではシリコンピラー１ｃａ全体がチャネルとして機能する。
　シリコン基板１上には、シリコン酸化膜からなる第１および第２層間絶縁膜２１、２４が設けられている。セル第１拡散層９ｂａは、セル上部コンタクトプラグ２０ｂおよび第１層間絶縁膜２１を貫通するように設けられたビットコンタクトプラグ２０ｅを介して、ビットライン２３ｂに接続されている。セル第２拡散層９ｂｂは、セル上部コンタクトプラグ２０ｂおよび第１および第２層間絶縁膜２１、２４を貫通するように設けられた容量コンタクトプラグ２０ｃを介して、キャパシタ２９に接続されている。キャパシタ２９は、下部電極２９ａと、容量絶縁膜（図示していない）と、上部電極２９ｂとから構成されている。上部電極２９ｂを覆うようにして、第３層間絶縁膜、第３層間絶縁膜を貫通して上部電極２９ｂに達する配線コンタクト、配線コンタクトに接続された配線、配線を覆うように保護絶縁膜（何れも図示していない）が形成されている。
　（２）半導体装置の製造方法
　続いて、図３～１２を参照して、第１実施例の半導体装置の製造方法を説明する。なお、各図において、各々のＡ図はメモリセル領域の平面図を示す図２ＡのＡ－Ａ方向の断面に対応する図を表す。また、各々のＢ図は周辺回路領域の平面図を示す図１ＡのＡ－Ａ方向の断面に対応する図を表す。
　詳細を説明する前に本実施例の製造方法の概要を記載すると以下のようになる。
　前述のように、本実施例の半導体装置は、メモリセル領域に配置される埋め込みゲート型のトランジスタと周辺回路領域に配置される縦型トランジスタとを有し、各々異なる構造のトランジスタを有して構成されるものである。したがって、一般的に、例えばメモリセル領域を製造する工程の後に、周辺回路領域を製造する工程が実施される。本実施例の半導体装置の製造方法は、メモリセル領域と周辺回路領域とを各々、別に製造するのではなく、メモリセル領域に配置される埋め込みゲート型のトランジスタと周辺回路領域に配置される縦型トランジスタとを共通の製造工程を用い、両者をほぼ同時に製造する製造方法を有するものである。特に、本実施例の半導体装置は、メモリセル領域に形成されるトランジスタのゲート電極と、周辺回路領域に形成されるトランジスタのゲート電極と、がいずれも半導体基板に形成したトレンチを埋設する導体で形成される構成としているので製造工程の共通化を容易にしている。
　本実施例の半導体装置の製造方法においては、下記の構成要素はそれぞれ、同一の工程で形成される。
（１）周辺回路領域の周辺活性領域（第１活性領域）１ａと、メモリセル領域のセル活性領域（第２活性領域）１ｂ、
（２）周辺回路領域の周辺トレンチ（トレンチＡ）１２ａと、メモリセル領域のセルトレンチ（トレンチＢ）１２ｂ、
周辺回路領域の周辺シリコンピラー（半導体ピラーＡ）１ｃと、メモリセル領域のセルシリコンピラー（半導体ピラーＢ）１ｄａ、１ｄｂ、１ｄｃ、
（３）周辺回路領域の上部拡散層９ａａ、９ａｂと、メモリセル領域のセル拡散層（ビット線拡散層９ｂａおよび容量拡散層９ｂｂ）、
（４）周辺回路領域の周辺ゲート絶縁膜（第１ゲート絶縁膜）１３ａと、メモリセル領域のセルゲート絶縁膜（第２ゲート絶縁膜）１３ｂ、
（５）周辺回路領域の周辺ゲート電極（ゲート電極Ａ）１４ａと、メモリセル領域のセルゲート電極（ゲート電極Ｂ）１４ｂおよび埋め込み配線１４ｂ’、
（６）周辺回路領域の周辺キャップ絶縁膜１５ａと、メモリセル領域のセルキャップ絶縁膜１５ｂ、
（７）周辺回路領域の上部コンタクトプラグ２０ａと、メモリセル領域の上部コンタクトプラグ２０ｂ。
　従って、工程数の増加を最小限にして、製造コストの増加を抑えることができる。また、周辺トレンチ１２ａとセルトレンチ１２ｂは、互いに同じ深さとなっている。周辺ゲート絶縁膜１３ａとセルゲート絶縁膜１３ｂは同じ材料から構成される。周辺ゲート電極１４ａと、セルゲート電極１４ｂおよび埋め込み配線１４ｂ’は、同じ材料から構成される。周辺上部コンタクトプラグ２０ａとセル上部コンタクトプラグ２０ｂは、同じ材料から構成される。
　以下、図を参照しながら、本実施例の半導体装置の製造方法を詳細に説明する。
　まず、図３Ａ、図３Ｂに示すように、ｐ型の単結晶シリコン基板１のメモリセル領域１００および周辺回路領域２００内に、フォトリソグラフィ及びドライエッチング技術を用いて、周辺活性領域（第１活性領域）１ａおよびセル活性領域（第２活性領域）１ｂを区画するための素子分離領域を形成する。具体的には、シリコン基板１に素子分離領域パターンで形成した素子分離溝を酸化シリコン膜や窒化シリコン膜で埋設することにより素子分離領域を形成する。これにより、周辺回路領域２００には、図１Ａに示すように矩形の周辺活性領域１ａを囲む周辺素子分離領域２ａが形成される。また、メモリセル領域１００には、平行四辺形のセル活性領域１ｂを囲むように、Ｘ方向（第２方向）に傾斜するＸ1方向（第３方向）に延在するセル第１素子分離領域２ｂ（図３Ａには図示せず）とＸ方向に垂直なＹ方向（第１方向）に延在するセル第２素子分離領域２ｃａ、２ｃｂとが形成される。
　次に、全面に砒素等のｎ型不純物をイオン注入して、半導体基板１の表面に拡散層を形成する。これにより、周辺回路領域２００には周辺拡散層９ａが形成される。また、メモリセル領域１００にはセル拡散層９ｂが形成される。拡散層９ａ、９ｂの不純物濃度は１×１０17～１×１０19（ａｔｏｍｓ／ｃｍ3）とする。周辺拡散層９ａは、後に形成する縦型トランジスタの上部拡散層となり、セル拡散層９ｂは、後に形成する埋め込みゲート型トランジスタのソースおよびドレインとして機能する。
　次に、シリコン基板１の上面１ｅの全面に、ＣＶＤ法等により、シリコン酸化膜３、シリコン窒化膜４、アモルファスカーボン膜５からなるハードマスク膜５Ａ、および最上層にフォトレジストを有する反射防止膜（ＢＡＲＣ膜）などの第１有機膜６を、この順に形成する。フォトリソグラフィ及びドライエッチング技術を用いて第１有機膜６をパターニングする。これにより、メモリセル領域１００ではマスクパターン６ｂを形成し、周辺回路領域２００ではマスクパターン６ａを形成する。その後、フォトレジストを除去する。本実施例では、フォトリソグラフィの解像限界となる最小加工寸法をＦとして、メモリセル領域１００に形成される第１有機膜６ｂのＸ1方向の幅がＦ、スペース（セル第１開口）４０ｂの幅が３Ｆとなるように形成する。また、周辺回路領域２００の活性領域１ａ内に形成される第１有機膜６ａのＸ方向の幅が２Ｆ、スペース（周辺第１開口）４０ａの幅が４Ｆとなるように形成する。なお、図３Ａのメモリセル領域１００の断面図はＸ方向に傾斜するＸ1方向の断面であるため、実際のサイズはＦよりやや大きいサイズとなるが、ここでは説明の便宜上Ｆとして説明する。
　次に、図４Ａ、図４Ｂに示すように、ＣＶＤ法により、セル第１開口４０ｂを完全に埋設しない厚さがＦのシリコン酸化膜からなる犠牲膜１０を全面に形成する。これにより、メモリセル領域１００のセル第１開口４０ｂ内では、側壁に犠牲膜１０からなるセル第１側壁部１０ｂａ、セル第２側壁部１０ｂｂが形成され、Ｘ1方向の中央部には幅がＦのセル第２開口４０ｂａが形成される。また、周辺回路領域２００の周辺第１開口４０ａ内では、側壁に犠牲膜１０からなる周辺第１側壁部１０ａａ、周辺第２側壁部１０ａｂが形成され、Ｘ方向の中央部には幅が２Ｆの周辺第２開口４０ａａが形成される。次に、回転塗布法により反射防止膜（ＢＡＲＣ膜）などの第２有機膜１１を形成して、セル第２開口４０ｂａおよび周辺第２開口４０ａａを埋設する。
　次に、図５Ａ、図５Ｂに示すように、ドライエッチング法により第２有機膜１１をエッチバックして、犠牲膜１０の上面を露出させる。これにより第２開口４０ａａ、４０ｂａを埋設する第２有機膜１１の上面と、犠牲膜１０の上面と、は面一となる。
　次に、図６Ａ、図６Ｂに示すように、ドライエッチング法により第１有機膜６ａ、６ｂの上面に形成されている犠牲膜１０および第２開口４０ａａ、４０ｂａを埋設している第２有機膜１１をエッチバックして、セル第１側壁部１０ｂａ、セル第２側壁部１０ｂｂ、周辺第１側壁部１０ａａおよび周辺第２側壁部１０ａｂの上面を露出させる。これにより、セル側壁部１０ｂａ、１０ｂｂ、周辺側壁部１０ａａ、１０ａｂ、の上面と、第１有機膜６ａ、６ｂおよび第２有機膜１１の上面は面一となる。
　次に、図７Ａ、図７Ｂに示すように、第１有機膜６ａ、６ｂおよび第２有機膜１１をマスクに用いた異方性ドライエッチングより、上面が露出している犠牲膜１０を選択的に除去する。これにより、メモリセル領域１００および周辺回路領域２００のいずれにも、Ｘ（Ｘ1）方向の幅がＦとなるセル第３開口４０ｂｂおよび周辺第３開口４０ａｂが形成される。第３開口の底面にはアモルファスカーボン膜５の上面が露出する。
　次に、図８Ａ、図８Ｂに示すように、第１有機膜６ａ、６ｂおよび第２有機膜１１（何れも図８には示していない）をマスクに用いて、アモルファスカーボン膜５、シリコン窒化膜４およびシリコン酸化膜３を順次、異方性ドライエッチングする。これにより、メモリセル領域１００および周辺回路領域２００のいずれにおいても、ハードマスク膜５Ａにセル第３開口４０ｂｂおよび周辺第３開口４０ａｂが転写される。メモリセル領域１００に形成された一部のセル第３開口４０ｂｂの底面にはシリコン基板１の上面１ｅが露出し、他の一部のセル第３開口４０ｂｂの底面にはセル第２素子分離領域２ｃａ、２ｃｂの上面が露出する。また、周辺回路領域２００に形成された周辺第３開口４０ａｂの底面にはシリコン基板１の上面１ｅが露出する。また、この異方性ドライエッチングでは、第１有機膜６、第２有機膜１１および犠牲膜１０は除去される。
　次に、図９Ａ、図９Ｂに示すように、ハードマスク膜５Ａ（図９には示していない）をマスクに用いて、上面が露出しているシリコン基板１およびセル第２素子分離領域２ｃａ、２ｃｂを異方性ドライエッチングしてセルトレンチ（トレンチＢ）１２ｂおよび周辺トレンチ（トレンチＡ）１２ａを形成する。この際、アモルファスカーボン膜５およびシリコン窒化膜４は除去される。
　これにより、メモリセル領域１００における一つのセル活性領域１ｂには、Ｘ1方向の幅がＦとなるセルトレンチ１２ｂと、セルトレンチ１２ｂの間に位置してＸ1方向の幅がＦとなるシリコンピラーがＸ1方向に繰り返して形成される。より具体的に言えば、一つのセル活性領域１ｂには、セル第２素子分離領域２ｃａに隣接してセル第１シリコンピラー１ｄａ、セル第１トレンチ１２ｂａ、セル第２シリコンピラー１ｄｂ、セル第２トレンチ１２ｂｂ、セル第３シリコンピラー１ｄｃがＸ1方向に順次配置されるように形成される。また、セル拡散層９ｂは、セル第２シリコンピラー１ｄｂの上部に位置するセル第１拡散層９ｂａと、セル第１シリコンピラー１ｄａおよびセル第３シリコンピラー１ｄｃの各々の上部に位置するセル第２拡散層９ｂｂと、に３分割される。
　一方、周辺回路領域２００の周辺活性領域１ａには、Ｘ方向に対向する第１側面１ａｊ、第２側面１ａｆを有する周辺第１トレンチ１２ａ１と、周辺第１シリコンピラー１ｃａと、Ｘ方向に対向する第３側面１ａｇ、第４側面１ａｈを有する周辺第２トレンチ１２ａ２と、周辺第２シリコンピラー１ｃｂ、Ｘ方向に対向する第５側面１ａｉ、第６側面１ａｋを有する周辺第３トレンチ１２ａ３、周辺第３シリコンピラー１ｃｃ、周辺第４トレンチ１２ａ４がＸ方向に順次隣接して配置されるように形成される。第２側面１ａｆおよび第３側面１ａｇは周辺第１シリコンピラー１ｃａの側面を共有する。第４側面１ａｈおよび第５側面１ａｉは周辺第２シリコンピラー１ｃｂの側面を共有する構成となる。また。周辺拡散層９ａは、周辺第１シリコンピラー１ｃａの上部に位置する周辺第１上部拡散層９ａａと、周辺第２シリコンピラー１ｃｂの上部に位置する周辺第２上部拡散層９ａｂと、の少なくとも２つの拡散層に分割される。
　各々のセルトレンチ１２ｂと各々の周辺トレンチ１２ａは、は同一の工程で形成されるため、その深さは同一となる。また、両者のＸ（Ｘ1）方向の幅は、図４で形成する犠牲膜１０の膜厚で規定されるので、同じ幅で形成される。本実施例では、犠牲膜の膜厚をＦとしているので、メモリセル領域１００および周辺回路領域２００に形成される全てのトレンチのＸ方向の幅はＦとなっている。犠牲膜１０はＣＶＤ法などの堆積法を用いて形成されるので、その膜厚を任意に選択することができる。すなわち、リソグラフィに依存する寸法限界が発生しない。したがって、各々のセルトレンチ１２ｂと各々の周辺トレンチ１２ａのＸ（Ｘ1）方向の幅をＦより小さく形成することもできる。
　また、本実施例では、セルシリコンピラー１ｄのＸ1方向の幅がＦとなり、周辺シリコンピラー１ｃのＸ方向の幅が２Ｆとなっている。これは、図３の段階でセル第１開口４０ｂの幅を３Ｆ、周辺第１開口４０ａの幅を４Ｆとしている結果である。例えば、セル第１開口４０ｂの幅を２．５Ｆとし、犠牲膜１０の膜厚をＦとすれば、セルシリコンピラー１ｄのＸ1方向の幅を０．５Ｆとすることができる。また、周辺第１開口４０ａの幅を３Ｆとし、犠牲膜１０の膜厚をＦとすれば、周辺シリコンピラー１ｃのＸ方向の幅をＦとすることができる。すなわち、最初のリソグラフィで第１有機膜６に形成される第１開口パターンの幅と、犠牲膜１０の膜厚を制御することにより、セルトレンチ１２ｂ、セルシリコンピラー１ｄ、周辺トレンチ１２ａ、周辺シリコンピラー１ｃのＸ（Ｘ1）方向の幅をリソグラフィに依存することなくＦより小さいサイズで形成することができる。
　次に、メモリセル領域１００を覆う図示しないマスク膜（図示せず）を形成した後、全面に、イオン注入法を用いて、砒素などのｎ型不純物を注入する。これにより、周辺トレンチ１２ａ１、１２ａ２、１２ａ３の底面に相当する半導体基板１の表面に第１下部拡散層９ａｃ、第２下部拡散層９ａｄ、第３下部拡散層９ａｅを形成する。その後、マスク膜を除去する。
　次に、図１０Ａ、図１０Ｂに示すように、周辺トレンチ１２ａ、セルトレンチ１２ｂの内面を覆うようにそれぞれ、第１および第２のゲート絶縁膜１３ａ、１３ｂを形成する。第１および第２のゲート絶縁膜１３ａ、１３ｂとしては、例えば、シリコン基板１の表面を熱酸化することで形成したシリコン酸化膜やシリコン酸窒化膜等を利用することができる。次に、第１および第２のゲート絶縁膜１３ａ、１３ｂ上を覆い、周辺トレンチ１２ａ、セルトレンチ１２ｂ内を埋め込むように、ゲート電極材料を全面に堆積する。具体的には、ゲート電極材料として、例えば、窒化チタン（ＴｉＮ）単層膜や、窒化チタンとタングステン（Ｗ）の積層膜を用いることができる。次に、全面に形成されているゲート電極材料をエッチバックして、各々のトレンチ内に位置するように上面を掘り下げる。本実施例では、シリコン酸化膜３の側面に接する位置に下部電極材料の上面が配置されるように形成する。
　これにより、セル活性領域１ｂには、シリコン基板１に設けられたセルトレンチ１２ｂ内に埋設されたセル第１ゲート電極１４ｂａおよびセル第２ゲート電極１４ｂｂが形成され、セル第２素子分離領域２ｃａ、２ｃｂ上には素子分離用の埋め込み配線１４ｂ’が形成される。また、周辺活性領域１ａには、シリコン基板１に設けられた周辺トレンチ１２ａ１、１２ａ２、１２ａ３内にそれぞれ、縦型トランジスタ用の周辺第１ゲート電極１４ａ１、周辺第２ゲート電極１４ａ２、周辺第３ゲート電極１４ａ３が形成される。周辺第４ゲート電極１４ａ４も同時に形成されるが、これは周辺トランジスタの構成に寄与しないゲート電極である。本実施例では、図３Ｂの段階で、周辺活性領域１ａ内に二つの第１開口４０ａを形成しているので、このような構成となる。しかし、後述の第３～第５実施例で示すように、周辺活性領域１ａの端部の位置と第１開口の形成位置を調整することにより、Ｘ方向の端部に形成される周辺第４ゲート電極１４ａ４を周辺素子分離領域２ａ内に形成することもできる。
　なお、図１０では、エッチバック後の積層膜の上面は、シリコン基板１の主面よりも高くなるように、エッチバックを行ったが、メモリセル領域の積層膜だけ追加のエッチバックを行って、積層膜の上面がシリコン基板１の主面（好ましくは、セル拡散層９ｂａ、９ｂｂの底面）よりも低くなるようにしても良い。
　次に、ＣＶＤ法により、シリコン基板１上の全面にシリコン窒化膜を形成した後、エッチバックまたはＣＭＰにより、平坦化を行う。これにより、掘り下げられた各々のゲート電極の上面を覆い、各々のトレンチを埋設するキャップ絶縁膜１５ａ、１５ｂが形成される。この段階では、キャップ絶縁膜１５ａ、１５ｂの上面とシリコン酸化膜３の上面とは面一となって露出している。
　次に、図１１Ａ、図１１Ｂに示すように、全面にシリコン窒化膜１９を形成した後、リソグラフィーとドライエッチング法により、メモリセル領域１００の全面と、周辺回路領域２００の縦型トランジスタが形成される周辺第１シリコンピラー１ｃａおよび周辺第２シリコンピラー１ｃｂの上面と、が開口されるようにカバーマスク膜１９を形成する。これにより、周辺回路領域２００内の一部のシリコン酸化膜３の上面を露出させる開口１９ａを有するカバーマスク膜１９が形成される。
　次に、フッ酸含有溶液を用いるウエットエッチングにより、メモリセル領域１００および周辺回路領域２００内で上面が露出しているシリコン酸化膜３を除去する。これにより、メモリセル領域１００内に位置する各々のセル拡散層９ｂａ、９ｂｂの上面が露出されると共に、周辺回路領域２００の開口１９ａ内に位置する各々の周辺拡散層９ａａ、９ａｂの上面が露出される。
　次に、上面が露出したセル拡散層９ｂａ、９ｂｂおよび周辺拡散層９ａａ、９ａｂを構成するシリコン基板１の表面に、選択エピタキシャル成長法により、不純物を含有するシリコン層を形成する。シリコン層中への不純物の導入は、例えば、不純物を含有する原料ガスを用いて選択エピタキシャル成長を行っても良いし、シリコン層を形成した後にシリコン層中へ不純物を注入することによって行っても良い。これにより、セル第１拡散層９ｂａ、セル第２拡散層９ｂｂに接続するセル上部コンタクトプラグ２０ｂと、周辺回路領域に位置する第１上部拡散層９ａａ、第２上部拡散層９ａｂに接続する周辺上部コンタクトプラグ２０ａ１、２０ａ２が形成される。
　次に、図１２および図１Ｂに示すように、シリコン基板１上の全面に、シリコン酸化膜からなる第１層間絶縁膜２１を形成した後、平坦化する。次に、フォトリソグラフィーおよびドライエッチング法を利用して、図１２に示すように、メモリセル領域には第１層間絶縁膜２１を貫通してセル第１拡散層９ｂａ上に位置するセル上部コンタクトプラグ２０ｂに接続するビットコンタクトプラグ２０ｅを形成する。また、図１Ｂに示すように、周辺回路領域には第１層間絶縁膜２１を貫通して第１および第２上部コンタクトプラグ２０ａ１、２０ａ２に接続する配線コンタクトプラグ２０ｄ１、２０ｄ２が形成される。次に、第１層間絶縁膜２１上の全面に、スパッタ法により、導電膜（例えば、タングステン膜）を形成した後、導電膜のパターニングを行う。これにより、メモリセル領域および周辺回路領域内にそれぞれ、ビットライン２３ｂ、ソース配線となる周辺第１配線２３ａ１、ドレイン配線となる周辺第２配線２３ａ２を形成する。
　次に、図２Ｂに示すように、シリコン基板１上の全面に、シリコン酸化膜からなる第２層間絶縁膜２４を形成した後、平坦化する。
　次に、メモリセル領域に、第１層間絶縁膜２１および第２層間絶縁膜２４を貫通して、セル第２拡散層上に位置するセル上部コンタクトプラグ２０ｂに接続する容量コンタクトプラグ２０ｃを形成する。次に、第２層間絶縁膜２４上に、周知の方法により、王冠構造の下部電極２９ａ、図示しない容量絶縁膜と、上部電極２９ｂからなるキャパシタ２９を形成する。
　次に、キャパシタ２９を覆うように、シリコン酸化膜等からなる第４層間絶縁膜（図示していない）を形成する。フォトリソグラフィー技術とドライエッチング技術を用いて、第４層間絶縁膜を貫通して上部電極２９ｂに達する配線コンタクト、配線コンタクトに接続された配線、配線を覆うように保護絶縁膜（何れも図示していない）を形成する。これにより、本実施例のＤＲＡＭのメモリセルが完成する。
　（第２実施例）
　第１実施例では、図１１Ａ、図１１Ｂの工程で、セル第１拡散層９ｂａ、セル第２拡散層９ｂｂに接続するセル上部コンタクトプラグ２０ｂと、周辺回路領域に位置する第１上部拡散層９ａａ、第２上部拡散層９ａｂに接続する周辺上部コンタクトプラグ２０ａ１、２０ａを、選択エピタキシャル成長法を用いたシリコン膜で形成した。本実施例では、各々の上部コンタクトプラグの形成を省略して製造工程の簡略化を図った半導体装置の製造方法について説明する。
　まず、図１０Ａ、図１０Ｂの段階で、各々のトレンチＡおよびＢを埋設して全面に形成したゲート電極材料をエッチバックして掘り下げる際に、図１３Ａ、図１３Ｂに示すように、その上面がセル拡散層９ｂａ、９ｂｂおよび周辺上部拡散層９ａａ、９ａｂの各々の底面と同じ深さの位置となるように形成する。これによりセルゲート電極（ゲート電極Ｂ）１４ｂａ、１４ｂｂ、素子分離用の埋め込み配線１４ｂ'と、周辺ゲート電極（ゲート電極Ａ）１４ａ１、１４ａ２、１４ａ３、１４ａ４が同時に形成される。さらに、シリコン窒化膜を全面に形成した後、全面エッチバックして上記各々のゲート電極の上面を覆うと共に、各々のトレンチ上部を埋設するようにキャップ絶縁膜１５ｂ、１５ａを同時に形成する。この段階で、トレンチ形成のマスクとして用いたシリコン酸化膜３の上面と各々のキャップ絶縁膜１５ｂ、１５ａの上面とは面一になっている。
　次に、図１４Ａ、図１４Ｂに示すように、フォトリソグラフィと異方性ドライエッチング法により、シリコン酸化膜３の一部をエッチングする。これにより、メモリセル領域１００にはセル第１拡散層９ｂａの上面を露出させるビットコンタクトホール２３ｂａと、周辺回路領域２００には周辺上部拡散層９ａａ、９ａｂの上面を露出させる配線コンタクトホール１２ａａと、を同時に形成する。
　次に、図１５Ａ、図１５Ｂに示すように、各々のコンタクトホールを埋設するように全面に、金属シリサイド膜、窒化チタン膜などのバリヤ膜、タングステン膜からなる導電膜をＣＶＤ法等により形成する。次に、フォトリソグラフィと異方性ドライエッチング法を用いて導電膜をパターニングする。これにより、メモリセル領域１００には、ビットコンタクトホール２３ｂａを埋設するビットコンタクトプラグ２０ｅとビットライン２３ｂが同時に形成されると共に、周辺回路領域２００には、配線コンタクトホール１２ａａを埋設する配線コンタクトプラグ２０ｄ１、２０ｄ２と周辺第１配線２３ａ１、周辺第２配線２３ａ２とが形成される。
　ここでは、各々のコンタクトプラグと対応する各々の配線とを同じ材料で同時に形成しているが、これに限るものではない。最初に、各々のコンタクトプラグをｎ型不純物含有シリコン膜で形成した後、その上に各々の配線を別途の工程で形成しても良い。
　以下、第１実施例と同様に、全面に第２層間絶縁膜２４を形成した後、容量コンタクトプラグ２０ｃの形成、キャパシタ２９の形成を実施する。本実施例によれば、各々のゲートトレンチ内に埋設する各々のゲート電極の上面を半導体基板内まで、すなわち各拡散層の底面と同じ位置まで掘り下げているので、ゲート電極とビットコンタクトプラグ、配線コンタクトプラグとが短絡する危険を回避することができる。これにより、カバー絶縁膜１９の形成工程、コンタクトホールの形成工程、サイドウォール絶縁膜１６の形成工程、選択エピタキシャル成長法による上部コンタクトプラグの形成工程、層間絶縁膜２１の形成工程を不要として省略することができる。従って、工程の簡略化が図れる。
　（第３実施例）
　本実施例では、第１および第２実施例に示した周辺トランジスタにさらに複数の縦型トランジスタを組み合わせる構成について図１６を用いて説明する。各々の構成要素の配置等は第２実施例と同じである。図１６において、Ｂ図は平面図、Ａ図およびＣ図はＢ図のＡ－Ａ線における断面図である。
　第１実施例の図３Ｂの段階で、３つの周辺第１開口４０ａ１、４０ａ２、４０ａ３を形成する。図１６Ａはこの状態を表す断面図である。なお、本実施例では周辺第１開口４０ａ３は、周辺活性領域１ａと周辺素子分離領域２ａとに跨る境界部分に配置する。これにより、後の工程で形成される周辺第６ゲート電極１４ａ６は周辺素子分離領域２ａ内に位置することとなる。
　以下、第１実施例と同様に図４～図１０までの工程を実施した後、第２実施例と同様に図１３～図１５の工程を実施する。すなわち、個々の縦型トランジスタの基本構成が第２実施例と同一の構成になっている。
　図１６Ａ、図１６Ｂ、図１６Ｃに示すように、本実施例の周辺トランジスタＴｒ１は、周辺回路領域２００に周辺素子分離領域２ａによって区画される周辺活性領域１ａ上に、３つの周辺第１開口４０ａ１、４０ａ２、４０ａ３を有するマスクパターン６ｂを形成することにより、周辺活性領域１ａ内に形成される４つの縦型トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ｃ、Ｔｒ１ｄが形成されるものである。すなわち、上記３つの周辺第１開口４０ａを形成することにより、周辺活性領域１ａ内にはＸ方向に隣接する５つの周辺トレンチ（トレンチＡ）が形成され、さらに周辺トレンチを埋設する周辺第１ゲート電極１４ａ１から周辺第５ゲート電極１４ａ５が配置される。周辺第６ゲート電極１４ａ６は周辺素子分離領域２ａ内に形成され、トランジスタのゲート電極としては機能しない。
　また、各々の周辺トレンチを形成することにより周辺活性領域１ａ内には４つの周辺シリコンピラー１ｃａ、１ｃｂ、１ｃｃ、１ｃｄが配置される。各々の周辺シリコンピラー１ｃａ、１ｃｂ、１ｃｃ、１ｃｄは、各々の縦型トランジスタのチャネルを構成する。
　すなわち、第１縦型トランジスタＴｒ１ａは、周辺第１シリコンピラー１ｃａと、周辺ゲート絶縁膜（第１ゲート絶縁膜）１３ａと、Ｘ方向に対向する２つの周辺第１ゲート電極（ゲート電極Ａ）１４ａ１および周辺第２ゲート電極（ゲート電極Ａ）１４ａ２と、上部拡散層９ａａと、下部拡散層９ａｃおよび９ａｄと、で構成される。他の第２縦型トランジスタＴｒ１ｂ、第３縦型トランジスタＴｒ１ｃ、第４縦型トランジスタＴｒ１ｄも同様の構成となっている。いずれの縦型トランジスタも、チャネルとなるシリコンピラーのＸ方向の両側面にゲート電極が配置されるダブルゲート構成となっている。いずれのゲート電極も周辺素子分離領域２ａに引き出されゲート給電コンタクトプラグ２０ｄ３を介して同一のゲート給電配線２３ａ３に接続されている。
　本実施例では、各々の縦型トランジスタに接続する上層配線を以下のように配置する。第１縦型トランジスタＴｒ１ａには上部コンタクトプラグ２０ｄ１を介してソース配線となる周辺第１配線２３ａ１が配置される。第４縦型トランジスタＴｒ１ｄには上部コンタクトプラグ２０ｄ５を介してドレイン配線となる周辺第２配線２３ａ２が配置される。一方、第２縦型トランジスタＴｒ１ｂおよび第３縦型トランジスタＴｒ１ｃは各々の上部コンタクトプラグ２０ｄ２および２０ｄ４を介して周辺第３配線２３ａ４に接続される。すなわち、４つの縦型トランジスタは、直列に接続された一つの周辺トランジスタＴｒ１を構成する。周辺第１配線２３ａ１に、周辺第２配線２３ａ２よりも相対的に高い電圧が印加されると、図１６Ｃに示した点線矢印のように電流が流れることとなる。この構成は、実効的にチャネル長が長くなった一つのトランジスタと等価であり、ソース／ドレイン間の高耐圧化が可能となる。
　本実施例では、４つのダブルゲート構成の縦型トランジスタを直列に接続する例を示したが、図１６Ａの周辺第１開口４０ａの数を増やせば、さらに多くの直列接続を実現することができる。
　（第４実施例）
　本実施例では、別々の周辺活性領域に配置された２つの周辺トランジスタに対して共通のゲート電極を配置する構成について図１７の平面図を用いて説明する。前実施例と同様に、各々の縦型トランジスタの基本構成は第２実施例と同じである。
　図１７に示すように、周辺素子分離領域２ａによって区画された周辺活性領域１ａａ、周辺活性領域１ａｂがＹ方向に整列して配置される。周辺活性領域１ａａには、第１縦型トランジスタＴｒ１ａおよび第２縦型トランジスタＴｒ１ｂからなる周辺第１トランジスタＴｒ１ａｂが配置される。周辺第１トランジスタＴｒ１ａ、Ｔｒ１ｂには、周辺第１配線２３ａ１および周辺第２配線２３ａ２が各々独立して接続され、一つの直列トランジスタを構成している。
　また、周辺活性領域１ａｂには、第３縦型トランジスタＴｒ１ｅおよび第４縦型トランジスタＴｒ１ｆからなる周辺第２トランジスタＴｒ１ｅｆが配置される。周辺第２トランジスタＴｒ１ｅ、Ｔｒ１ｆには、周辺第３配線２３ａ６および周辺第４配線２３ａ７が各々独立して接続され、一つの直列トランジスタを構成している。
　周辺第１トレンチ１２ａ１、周辺第２トレンチ１２ａ２、周辺第３トレンチ１２ａ３はそれぞれ、周辺活性領域１ａａおよび周辺活性領域１ａｂ内をＹ方向に延在している。各々のトレンチ１２ａ１、１２ａ２、１２ａ３に設けられた第１から第３の周辺ゲート電極１４ａ１、１４ａ２、１４ａ３はそれぞれ、周辺第１トランジスタＴｒ１ａｂおよび周辺第２トランジスタＴｒ１ｅｆに共有されたゲート電極となっている。すなわち、第１から第２の周辺ゲート電極１４ａ１、１４ａ２は、共通化したゲート電極として、Ｙ方向に並んだ第１縦型トランジスタＴｒ１ａと第３縦型トランジスタＴｒ１ｅに共有されている。また、第２から第３の周辺ゲート電極１４ａ２、１４ａ３は、共通化したゲート電極として、Ｙ方向に並んだ第２縦型トランジスタＴｒ１ｂと第４縦型トランジスタＴｒ１ｆに共有されている。各々のゲート電極はゲート給電コンタクトプラグ２０ｄ３を介して同一のゲート給電配線２３ａ３に接続される。
　第１実施例で説明したように、本実施例においても周辺トレンチを埋設することによって構成されるゲート電極を用いているので、異なる周辺活性領域に配置されたダブルゲート構成の別々の縦型トランジスタであってもゲート電極の共有化を容易に実現することができ、同時に動作させることが可能となる。
　特許文献に記載されたような、エッチバック法を用いてゲート電極を形成する方式では、本実施例の構成を実現することは困難である。
　（第５実施例）
　本実施例では、ｐチャネル型トランジスタとｎチャネル型トランジスタとを組み合わせて相補型回路（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ　Ｃｉｒｃｕｉｔ：ＣＭＯＳ）を構成する例について、図１８を用いて説明する。Ａ図は平面図、Ｂ図はＡ図のＡ－Ａ線における断面図である。
　図１８Ａ、図１８Ｂに示すように、本実施例では、ｐ型単結晶シリコン基板１内に配置されるｐ型の周辺活性領域１ＡＡと、周辺活性領域１ＡＡとは別の領域に設けられるｎウェル基板１ＡＣ内に配置されるｎ型の周辺活性領域１ＡＢを有する。ｎウェル基板１ＡＣは、周辺素子分離領域２ａを形成した後、リンなどのｎ型不純物を、イオン注入法を用いて形成される。
　ｐ型の周辺活性領域１ＡＡ内には、前述の実施例と同様にｎチャネル型のＭＯＳトランジスタが配置される。すなわち、いずれもｎ型の周辺第１縦型トランジスタＴｒ１ａと周辺第２縦型トランジスタＴｒ１ｂとで構成されるｎ型の周辺第１トランジスタＴｒ１ａｂが配置される。
　一方、ｎ型の周辺活性領域１ＡＢ内には、ｐチャネル型のＭＯＳトランジスタが配置される。すなわち、いずれもｐ型の周辺第３縦型トランジスタＴｒ１ｇと周辺第４縦型トランジスタＴｒ１ｈとで構成されるｐ型の周辺第２トランジスタＴｒ１ｇｈが配置される。
　ｎ型の周辺第１トランジスタＴｒ１ａｂを構成する上部拡散層９ａａ、９ａｂおよび下部拡散層９ａｃは砒素やリンなどのｎ型不純物を含有するシリコンで構成される。また、ゲート電極１４ａ１は、ｎ型不純物含有シリコン膜または第１実施例に記載した金属膜で構成される。一方、ｐ型の周辺第２トランジスタＴｒ１ｇｈを構成する上部拡散層９ａｆ、９ａｇおよび下部拡散層９ａｈはボロンなどのｐ型不純物を含有するシリコンで構成される。また、ゲート電極１４ａ５は、ｐ型不純物含有シリコン膜または第１実施例に記載した金属膜で構成される。上部拡散層９ａａ、９ａｂと、上部拡散層９ａｆ、９ａｇは、同時に形成することはできないので、別々のマスク膜を用いた別のイオン注入工程で形成する。また、各々のゲート電極に異なる不純物を含有するシリコン膜を用いる場合は、ゲートトレンチの形成工程から別々に形成する。すなわち、メモリセルのセルトレンチとｎ型の周辺第１トランジスタＴｒ１ａｂを構成する周辺トレンチを先に形成してｎ型不純物含有シリコン膜をＣＶＤ法により埋設してｎ型ゲート電極を形成した後、周辺活性領域１ＡＢを開口するハードマスク膜を形成し、ｐ型の周辺第２トランジスタＴｒ１ｇｈを構成する周辺トレンチの形成とボロン含有シリコン膜の埋設工程を実施することにより形成する。
　ｎ型の周辺第１縦型トランジスタＴｒ１ａ上には配線コンタクトプラグ２０ｄ１を介して周辺第１配線２３ａ１が配置され、例えば接地電位とする。また、ｐ型の周辺第４縦型トランジスタＴｒ１ｈ上には配線コンタクトプラグ２０ｄ２を介して周辺第２配線２３ａ２が配置され、例えば電源電圧ＶDDが印加される。一方、ｎ型の周辺第２縦型トランジスタＴｒ１ｂおよびｐ型の周辺第３縦型トランジスタＴｒ１ｇ上には、各々配線コンタクトプラグ２０ｄ４および２０ｄ５を介して共通配線となる周辺第３配線２３ａ４に接続される。周辺第３配線２３ａ４は出力端子Ｖｏｕｔに接続される。また、各々のゲート電極は各々のゲート給電コンタクトプラグ２０ｄ３を介して共通するゲート給電配線２３ａ３に接続される。ゲート給電配線２３ａ３は入力端子Ｖｉｎに接続される。
　上記の構成により、ｎ型の周辺第１トランジスタＴｒ１ａｂと、ｐ型の周辺第２トランジスタＴｒ１ｇｈと、はＣＭＯＳ回路を構成し、基本的なインバーター回路を構成する。すなわち、入力端子Ｖｉｎに“１”が入力されると出力端子には“０”が出力され、逆に“０”が入力されると“１”が出力される。本実施例によれば、いずれもダブルゲート構成のｎ型の周辺第１トランジスタＴｒ１ａｂとｐ型の周辺第２トランジスタＴｒ１ｇｈとによりＣＭＯＳインバーター回路を構成することができる。
１　半導体基板
１ａ、１ａａ、１ａｂ、１ＡＡ、１ＡＢ　周辺活性領域（第１活性領域）
１ａ１、１ａ２　周辺活性領域の辺
１ａｊ、１ａｆ、１ａｇ、１ａｈ、１ａｉ、１ａｊ、１ａｋ　周辺トレンチの側面
１ＡＣ　ｎウェル基板
１ｂ　セル活性領域（第２活性領域）
１ｃ、１ｃａ、１ｃｂ、１ｃｃ、１ｃｄ、１ｃｅ　周辺シリコンピラー（半導体ピラー）
１ｄａ、１ｄｂ、１ｄｃ　セルシリコンピラーセル
１ｅ　シリコン基板の上面
２ａ　周辺素子分離領域
２ｂ　セル第１素子分離領域
２ｃａ、２ｃｂ　セル第２素子分離領域
３　シリコン酸化膜
４　シリコン窒化膜
５　アモルファスカーボン膜
５Ａ　ハードマスク膜
６　第１有機膜
６ａ、６ｂ　マスクパターン
９ａ　周辺拡散層
９ａａ、９ａｂ、９ａｈ、９ａｉ　上部拡散層
９ａｃ、９ａｄ、９ａｅ、９ａｆ、９ａｇ　下部拡散層
９ｂ　セル拡散層
９ｂａ　セル第１拡散層（ビット線拡散層領域）
９ｂｂ　セル第２拡散層（容量拡散層領域）
１０　犠牲膜
１０ａ、１０ａａ、１０ａｂ　周辺側壁部
１０ｂ、１０ｂａ、１０ｂｂ　セル側壁部
１１　第２有機膜
１２ａ、１２ａ１、１２ａ２、１２ａ３、１２ａ４　周辺トレンチ（トレンチＡ）
１２ａａ　配線コンタクトホール
１２ｂ、１２ｂａ、１２ｂｂ　セルトレンチ（トレンチＢ）
１３ａ　周辺ゲート絶縁膜（第１ゲート絶縁膜）
１３ｂ　セルゲート絶縁膜（第２ゲート絶縁膜）
１４ａ、１４ａ１、１４ａ２、１４ａ３、１４ａ４、１４ａ５、１４ａ６　周辺ゲート電極（ゲート電極Ａ）
１４ｂ、１４ｂａ、１４ｂｂ　セルゲート電極（ゲート電極Ｂ）
１４ｂ’　埋め込み配線
１５　シリコン窒化膜
１５ａ　周辺キャップ絶縁膜
１５ｂ　セルキャップ絶縁膜
１６　サイドウォール絶縁膜
１９　シリコン窒化膜
１９ａ　開口
２０ａ、２０ａ１、２０ａ２　周辺上部コンタクトプラグ（第１コンタクトプラグ）
２０ｂ　セル上部コンタクトプラグ
２０ｃ　容量コンタクトプラグ
２０ｄ１、２０ｄ２　配線コンタクトプラグ
２０ｄ３　ゲートコンタクト部
２０ｄ４、２０ｄ５　上部コンタクトプラグ
２０ｅ　ビットコンタクトプラグ
２１　第１層間絶縁膜
２３ａ１、２３ａ２、２３ａ４、２３ａ６、２３ａ７　周辺配線
２３ａ３　ゲート給電配線
２３ｂ　ビットライン
２３ｂａ　ビットコンタクトホール
２４　第２層間絶縁膜
２９　キャパシタ
２９ａ　下部電極
２９ｂ　上部電極
４０ａ、４０ａａ、４０ａｂ、４０ａｃ、４０ａ１、４０ａ２、４０ａ３　周辺開口
４０ｂ、４０ｂａ、４０ｂｂ　セル開口
１００　メモリセル領域
２００　周辺回路領域
Ｔｒ１、Ｔｒ１ａ、Ｔｒ１ｂ、Ｔｒ１ａｂ、Ｔｒ１ｃ、Ｔｒ１ｄ、Ｔｒ１ｅ、Ｔｒ１ｆ、Ｔｒ１ｅｆ、Ｔｒ１ｇ、Ｔｒ１ｈ、Ｔｒ１ｇｈ　周辺トランジスタ（第１トランジスタ）
Ｔｒ２ａ、Ｔｒ２ｂ　セルトランジスタ

Claims (20)

  1. 　半導体基板内に配置される第１活性領域と、
    　前記第１活性領域内に配置され、各々平行して第１方向に延在する第１側面と第２側面とを有する第１トレンチと、
    　前記第１活性領域内に配置され、各々平行して第１方向に延在する第３側面と第４側面とを有する第２トレンチと、
    　前記第１活性領域内に配置され、各々平行して第１方向に延在する第５側面と第６側面とを有する第３トレンチと、
    　前記第１トレンチを埋設する第１ゲート電極と、
    　前記第２トレンチを埋設する第２ゲート電極と、
    　前記第３トレンチを埋設する第３ゲート電極と、
    　前記第１トレンチと前記第２トレンチとの間に位置し、前記第２側面および前記第３側面を共有する第１半導体ピラーと、
    　前記第２トレンチと前記第３トレンチとの間に位置し、前記第４側面および前記第５側面を共有する第２半導体ピラーと、
    　を有し、
    　前記第１半導体ピラーは前記第１ゲート電極と前記第２ゲート電極とをダブルゲート電極とする第１縦型トランジスタを構成し、
    　前記第２半導体ピラーは前記第２ゲート電極と前記第３ゲート電極とをダブルゲート電極とする第２縦型トランジスタを構成し、
    　前記第２ゲート電極は前記第１縦型トランジスタと前記第２縦型トランジスタに共有されることを特徴とする半導体装置。
  2. 　前記第１半導体ピラーの上部に設けられた第１上部拡散層と、
    　前記第２半導体ピラーの上部に設けられた第２上部拡散層と、
    　前記第２トレンチの下に位置する前記第１活性領域内に設けられた第２下部拡散層と、
    　前記第１上部拡散層に電気的に接続された第１配線と、
    　前記第２上部拡散層に電気的に接続された第２配線と、
    　を更に有し、
    　前記第２下部拡散層は、前記第１縦型トランジスタと第２縦型トランジスタに共有され、
    　前記第１縦型トランジスタと第２縦型トランジスタは直列に接続されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１～第３ゲート電極の上面は、前記半導体基板の主面よりも高いことを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記第１～第３ゲート電極の上面は、前記第１および第２上部拡散層の底面と略同じ高さであることを特徴とする請求項２に記載の半導体装置。
  5. 　前記第１方向に順に並んだ複数の前記第１活性領域を有し、
    　１つの前記第１トレンチが、前記複数の第１活性領域内を前記第１方向に延在し、
    　１つの前記第２トレンチが、前記複数の第１活性領域内を前記第１方向に延在し、
    　１つの前記第３トレンチが、前記複数の第１活性領域内を前記第１方向に延在し、
    　各々の第１活性領域には、前記第１～第２縦型トランジスタが設けられ、
    　前記第１および第２ゲート電極は、各々の第１活性領域に設けられた第１縦型トランジスタに共有され、
    　前記第２および第３ゲート電極は、各々の第１活性領域に設けられた第２縦型トランジスタに共有されることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 　前記第１方向と異なる方向に順に並んだ複数の前記第１活性領域を有し、
    　各々の第１活性領域内には、前記第１方向に延在する前記第１～第３トレンチが配置され、
    　各々の第１活性領域には、前記第１～第３ゲート電極、前記第１～第２半導体ピラー、および前記第１～第２縦型トランジスタが設けられることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  7. 　第２活性領域と、
    　前記第２活性領域内を前記第１方向に延在するトレンチＢと、
    　前記トレンチＢを埋設するゲート電極Ｂと、
    　前記第２活性領域内の、前記トレンチＢを挟んだ両側の領域に設けられた１対のセル拡散層と、
    　を更に有することを特徴とする請求項１～６の何れか１項に記載の半導体装置。
  8. 　前記１対のセル拡散層の何れか一方に電気的に接続されたキャパシタを更に有することを特徴とする請求項７に記載の半導体装置。
  9. 　平面視において、前記第１および第２半導体ピラーの前記第１方向の幅は、前記第１方向と直交する第２方向の幅の２～２０倍であることを特徴とする請求項１～８の何れか１項に記載の半導体装置。
  10. 第１領域と第２領域とを有する半導体装置であって、
    前記第１領域は、
    　半導体からなる第１活性領域と、
    　前記第１活性領域内を第１方向に延在する３つ以上のトレンチＡと、
    　隣り合う前記トレンチＡの内面上に順に設けられた２つの第１ゲート絶縁膜および２つのゲート電極Ａと、隣り合う前記トレンチＡの間に位置する前記第１活性領域で構成される半導体ピラーＡと、前記半導体ピラーＡの上部に設けられた上部拡散層と、隣り合う前記トレンチＡの下に位置する第１活性領域内に設けられた２つの下部拡散層と、を有する複数の縦型トランジスタと、
    　を備え、
    前記第２の領域は、
    　前記第１方向と交差する第３方向に延在し、半導体からなる第２活性領域と、
    　前記第２活性領域内を前記第１方向に延在するトレンチＢと、
    　前記トレンチＢの内面上に順に設けられた第２ゲート絶縁膜およびゲート電極Ｂと、
    　前記トレンチＢを挟んだ前記第２活性領域内の上部に設けられた１対のセル拡散層と、
    　を有するセルトランジスタを備え、
    　隣り合う縦型トランジスタの間に位置する前記ゲート電極Ａは、隣り合う縦型トランジスタに共有されることを特徴とする半導体装置。
  11. 　前記第１活性領域内に４つ以上の前記トレンチＡを有し、
    　３つ以上の前記縦型トランジスタを有し、
    　隣り合う半導体ピラーＡ内の各々の前記上部拡散層が電気的に接続されるか、または、隣り合う半導体ピラーＡの間に位置する下部拡散層は前記隣り合う半導体ピラーＡをそれぞれ有する各々の縦型トランジスタに共有され、
    　前記３つ以上の縦型トランジスタは、直列に接続されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１領域は、
    　前記第１方向に順に並んだ複数の前記第１活性領域を有し、
    　各々の前記トレンチＡは、複数の前記第１活性領域内を前記第１方向に延在し、
    　各々の第１活性領域には、前記縦型トランジスタが設けられ、
    　複数の第１活性領域に設けられ前記第１方向に並んだ複数の縦型トランジスタは、前記２つのゲート電極Ａを共有していることを特徴とする請求項１０または１１に記載の半導体装置。
  13. 　前記第１方向と異なる方向に順に並んだ複数の前記第１活性領域を有し、
    　各々の前記第１活性領域内には、前記３つ以上のトレンチＡが第１方向に延在し、
    　各々の前記第１活性領域内には、前記ゲート電極Ａ、前記半導体ピラーＡ、前記上部拡散層、前記下部拡散層、および前記複数の縦型トランジスタが設けられることを特徴とする請求項１０または１１に記載の半導体装置。
  14. 　第１領域に位置し半導体からなる第１活性領域と、第２領域に位置し第３方向に延在する半導体からなる第２活性領域と、を同時に形成する工程と、
    　第１および第２領域の全面に不純物をイオン注入することにより、前記第１活性領域の表面に上部拡散層と、前記第２活性領域の表面にセル拡散層と、を同時に形成する工程と、
    　前記第１活性領域内を前記第３方向に交差する第１方向に延在する３つ以上のトレンチＡと、隣り合う前記トレンチＡの間の前記第１活性領域からなる半導体ピラーＡと、前記第２活性領域内を第１方向に延在するトレンチＢと、前記トレンチＢを挟んだ前記第２活性領域からなる１対の半導体ピラーＢと、前記１対の半導体ピラーＢの上部に１対のセル拡散層と、を同時に形成する工程と、
    　前記トレンチＡの底部に不純物を注入することにより下部拡散層を形成する工程と、
    　前記トレンチＡの内面上に第１ゲート絶縁膜と、前記トレンチＢの内面上に第２ゲート絶縁膜と、を同時に形成する工程と、
    　前記トレンチＡ内を埋設するゲート電極Ａと、前記トレンチＢ内を埋設するゲート電極Ｂと、を同時に形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  15. 前記ゲート電極ＡおよびＢを形成する工程において、
    　前記ゲート電極ＡおよびＢの上面は、前記第１および第２領域の主面よりも高くなるように、前記ゲート電極ＡおよびＢを形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記ゲート電極ＡおよびＢを形成する工程の後に更に、
    　前記ゲート電極Ａの上面が前記上部拡散層の底面と略同じ高さとなり、前記ゲート電極Ｂの上面が前記セル拡散層の底面と略同じ高さとなるように、前記ゲート電極ＡおよびＢの上面を後退させる工程を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 前記第１および第２活性領域を形成する工程において、
    　前記第１方向に順に並んだ複数の前記第１活性領域を形成し、
    前記上部拡散層およびセル拡散層を形成する工程において、
    　各々の前記第１活性領域内に上部拡散層を形成し、
    前記トレンチＡおよびＢ、前記半導体ピラーＡおよびＢ、ならびにセル拡散層を形成する工程において、
    　各々の前記トレンチＡが前記複数の第１活性領域内を共通して前記第１方向に延在するように、前記トレンチＡを形成し、
    前記下部拡散層を形成する工程において、
    　各々の前記第１活性領域内に位置する前記トレンチＡの底部に下部拡散層を形成し、
    前記第１および第２ゲート絶縁膜を形成する工程において、
    　各々の前記トレンチＡの内面上に、前記第１ゲート絶縁膜を形成し、
    前記ゲート電極ＡおよびＢを形成する工程において、
    　各々の前記トレンチＡを埋設する前記ゲート電極Ａを形成することを特徴とする請求項１４～１６の何れか１項に記載の半導体装置の製造方法。
  18. 前記第１および第２活性領域を形成する工程において、
    　前記第１方向と異なる方向に順に並んだ複数の前記第１活性領域を形成し、
    前記上部拡散層およびセル拡散層を形成する工程において、
    　各々の前記第１活性領域内に上部拡散層を形成し、
    前記トレンチＡおよびＢ、前記半導体ピラーＡおよびＢ、ならびにセル拡散層を形成する工程において、
    　各々の第１活性領域内を第１方向に前記３つ以上のトレンチＡが延在するように、前記トレンチＡを形成し、
    前記下部拡散層を形成する工程において、
    　各々の前記第１活性領域内に位置する前記トレンチＡの底部に下部拡散層を形成し、
    前記第１および第２ゲート絶縁膜を形成する工程において、
    　各々の前記トレンチＡの内面上に、前記第１ゲート絶縁膜を形成し、
    前記ゲート電極ＡおよびＢを形成する工程において、
    　各々の前記トレンチＡを埋設する前記ゲート電極Ａを形成することを特徴とする請求項１４～１６の何れか１項に記載の半導体装置の製造方法。
  19. 前記トレンチＡおよびＢ、前記半導体ピラーＡおよびＢ、ならびに、セル拡散層を形成する工程の後に更に、
    　前記１対のセル拡散層の何れか一方に電気的に接続されたキャパシタを形成する工程を有することを特徴とする請求項１４～１８の何れか１項に記載の半導体装置の製造方法。
  20. 　平面視において、前記半導体ピラーＡの前記第１方向の幅は、前記第１方向と直交する第２方向の幅の２～２０倍であることを特徴とする請求項１４～１９の何れか１項に記載の半導体装置の製造方法。
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