KR100673012B1 - 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법 - Google Patents

이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법 Download PDF

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박병국
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Abstract

이중 게이트형 수직 채널 트랜지스터들을 구비하는 다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체기판에 접하여 형성되는 소오스 영역, 소오스 영역의 상부에 형성되는 드레인 영역, 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역을 포함하는 기둥 모양의 활성 패턴들을 구비한다. 활성 패턴들은 반도체기판의 셀 어레이 영역에 배치되고, 활성 패턴들 상에는 드레인 영역들을 일 방향으로 연결하는 비트 라인들이 배치되고, 활성 패턴들의 사이에는 비트 라인들을 가로지르는 워드 라인들이 배치되고, 워드 라인들과 활성 패턴들 사이에는 게이트 절연막이 개재된다.

Description

이중 게이트형 수직 채널 트랜지스터들을 구비하는 다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법{Double-gate Type Dynamic Random Access Memory Device Having Vertical Channel Transistors And Method Of Fabricating The Same}
도 1a 내지 도 5a는 본 발명의 제 1 실시예에 따른 디램 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 1b 내지 도 5b는 본 발명의 제 1 실시예에 따른 디램 장치의 제조 방법을 설명하기 위해, 각각 도 1a 내지 도 5a의 점선 I-I'을 따라 보여지는 단면을 도시하는 공정단면도들이다.
도 1c 내지 도 5c는 본 발명의 제 1 실시예에 따른 디램 장치의 제조 방법을 설명하기 위해, 각각 도 1a 내지 도 5a의 점선 II-II'을 따라 보여지는 단면을 도시하는 공정단면도들이다.
도 6a 내지 도 6c는 본 발명에 따른 워드 라인 형성 방법을 설명하기 위한 공정단면도들이다.
도 7은 본 발명의 변형된 실시예에 따른 워드 라인 형성 방법을 설명하기 위한 공정단면도이다.
도 8a 내지 도 12a는 본 발명의 제 2 실시예에 따른 디램 장치의 제조 방법 을 설명하기 위한 사시도들이다.
도 8b 내지 도 12b는 본 발명의 제 2 실시예에 따른 디램 장치의 제조 방법을 설명하기 위해, 각각 도 8a 내지 도 12a의 점선 I-I'을 따라 보여지는 단면을 도시하는 공정단면도들이다.
도 8c 내지 도 12c는 본 발명의 제 2 실시예에 따른 디램 장치의 제조 방법을 설명하기 위해, 각각 도 8a 내지 도 12a의 점선 II-II'을 따라 보여지는 단면을 도시하는 공정단면도들이다.
도 13a 내지 도 13c는 본 발명의 변형된 실시예에 따른 디램 장치의 제조 방법을 설명하기 위한 공정단면도들이다.
도 14a 및 도 14b는 본 발명의 또다른 변형된 실시예에 따른 디램 장치의 제조 방법을 설명하기 위한 공정단면도들이다.
도 15는 본 발명의 또다른 변형된 실시예에 따른 디램 장치의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, 이중 게이트형 수직 채널 트랜지스터를 구비하는 다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적인 메모리 반도체 장치의 단위 셀은 적어도 한 개의 트랜지스터와 적 어도 한 개의 정보 저장 장치를 구비한다. 예를 들면, 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM)의 단위 셀은 상기 정보 저장 장치로 한 개의 커패시터를 구비하고, 플래시 메모리의 단위 셀은 상기 정보 저장 장치로 부유 게이트 전극을 구비하고, 스태틱 랜덤 억세스 메모리(Static Random Access Memory; SRAM)의 단위 셀은 트랜지스터들에 의해 구성되는 플립-플롭 회로(flip-flop circuit)를 상기 정보 저장 장치로 이용한다.
한편, 반도체장치들의 집적도가 증가함에 따라, 다양한 기술적 문제들이 대두되고 있다. 특히, DRAM은 단위 셀의 면적이 감소함에 따라 충분한 정전 용량(capacitance)을 확보하기가 점점 어려워지고 있다. 이에 따라, 최근에는 별도의 커패시터없이 반도체기판(즉, body)을 스토리지 노드로 사용하는 "커패시터없는 디램(capacitor-less DRAM) 구조"가 제안되고 있다. 상기 커패시터없는 디램은 단위 셀의 면적을 줄일 수 있을 뿐만 아니라 커패시터 형성 공정이 없기 때문에 공정이 단순하다는 장점을 갖는다. Fumio Horiguchi 등에 의해 쓰여진 "Semiconductor Memory Device"라는 제목의 미국특허번호 제6,548,848호에는 이러한 커패시터없는 디램과 관련된 기술이 자세하게 개시되고 있다.
이러한 커패시터없는 디램은 반도체기판에 존재하는 과잉 홀(excess hole)에 의한 문턱 전압(Vth)의 변화를 이용하며, 에스오아이(silicon on insulator; SOI) 기판을 이용하는 단일 게이트 구조와 두 개의 게이트 전극들 사이에 개재된 기판을 이용하는 이중 게이트 구조로 구분될 수 있다. 하지만, 다나카의 연구(T. Tanaka, "Scalability Study on a Capacitorless 1T-DRAM: From Single-gate PD-SOI to Double-gate FinDRAM", IEDM, 2004)에 따르면, 상기 단일 게이트 구조는 리텐션 시간(retention time)의 감소 및 문턱 전압의 변동(fluctuation) 확대와 같은 문제를 갖기 때문에, 대략 100nm 이상의 게이트 선폭이 요구된다. 보다 구체적으로는, 100nm 이하의 게이트 선폭을 갖는 단일 게이트 구조는 쇼트 채널 효과(short channel effect)를 예방하기 위해 채널의 불순물 농도를 증가시켜야 하지만, 이러한 채널 불순물 농도의 증가는 누설 전류의 증가를 수반하기 때문에 상술한 것처럼 리텐션 시간(retention time)의 감소를 초래한다. 또한, 그러한 게이트 선폭의 감소는 에스오아이 기판 내에 존재하는 스토리지 전하의 개수를 감소시키기 때문에, 상술한 것처럼 문턱 전압의 변동(fluctuation)이 확대된다.
단일 게이트 구조에서의 이러한 게이트 선폭의 한계로 인해, 높은 집적도를 요구하는 차세대 디램으로는 상기 이중 게이트 구조가 주목받고 있다. 하지만, 알려진 이중 게이트 구조의 디램들은 소오스 전극과 드레인 전극이 수평하게 배치되는 구조를 갖기 때문에, 칩 크기를 줄이는 데 한계를 갖는다. 예를 들면, 앞서 설명한 다나카의 논문에서 제시되는 디램 구조의 레이아웃 효율(layout efficiency)은 9F2로서, 낸드 플래시 메모리와 비교할 때 비효율적이다. (이때, F는 통상적으로 사진 공정을 통해 형성될 수 있는 최소 선폭을 나타낸다.) 물론, 상기 레이아웃 효율을 증대시키기 위한 다양한 기술들이 제안되고 있지만, 이러한 기술들 역시 복잡한 공정을 채택함으로써 제조 비용이 크다는 문제를 갖는다.
본 발명이 이루고자 하는 기술적 과제는 레이아웃 효율이 큰 디램 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이중 게이트 구조의 디램 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 제조 과정이 단순한 이중 게이트 구조의 디램 장치를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 소오스 영역 및 드레인 영역이 수직하게 배치되는 디램 장치를 제공한다. 이 장치는 반도체기판에 접하여 형성되는 소오스 영역, 상기 소오스 영역의 상부에 형성되는 드레인 영역, 상기 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역을 포함하는 기둥 모양의 활성 패턴들을 구비한다. 상기 활성 패턴들은 반도체기판의 셀 어레이 영역에 배치된다. 상기 활성 패턴들 상에는 상기 드레인 영역들을 일 방향으로 연결하는 비트 라인들이 배치되고, 상기 활성 패턴들의 사이에는 상기 비트 라인들을 가로지르는 워드 라인들이 배치되고, 상기 워드 라인들과 상기 활성 패턴들 사이에는 게이트 절연막이 개재된다.
본 발명의 일 실시예에 따르면, 상기 비트 라인과 상기 활성 패턴이 접촉하는 면적은 적어도 상기 활성 패턴의 상부면의 면적과 같다.
본 발명의 다른 실시예에 따르면, 상기 워드 라인들의 아래에는 상기 소오스 영역들에 접속하는 도전 패턴들이 더 배치된다.
본 발명의 또다른 실시예에 따르면, 상기 활성 패턴들 사이에는 상기 워드 라인들을 가로지르는 도전 패턴들이 더 배치된다. 이때, 상기 도전 패턴들은 상기 워드 라인의 아래에 배치되어 상기 소오스 영역들에 접속한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 별도의 콘택홀 형성 공정없이 비트라인을 형성하는 단계를 포함하는 디램 장치의 제조 방법을 제공한다. 이 방법은 반도체기판을 준비한 후, 상기 반도체기판을 패터닝하여, 바(bar) 형태의 활성영역들을 정의하는 제 1 트렌치들을 형성하는 단계, 상기 제 1 트렌치의 내벽에 게이트 절연막을 형성한 후, 상기 게이트 절연막이 형성된 상기 제 1 트렌치의 내벽에 워드 라인들을 형성하는 단계, 상기 워드 라인들이 형성된 상기 제 1 트렌치를 채우는 제 1 절연막 패턴들을 형성한 후, 상기 제 1 절연막 패턴들 상에 상기 제 1 트렌치들을 가로지르는 마스크 패턴들을 형성하는 단계 및 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 활성영역들을 패터닝함으로써 기둥(pillar) 모양의 활성 패턴들을 형성한 후, 상기 마스크 패턴들을 제거하여 상기 활성 패턴들의 상부면을 노출시키는 개구부들을 형성하는 단계를 포함한다. 이후, 상기 노출된 활성 패턴들의 상부면에 직접 접촉하면서, 상기 워드 라인들을 가로지르는 비트라인을 형성한다.
본 발명의 일 실시예에 따르면, 상기 반도체기판을 준비하는 단계는 하부 기판의 상부에 상기 워드 라인들이 형성될 영역에 배치되는 도전 패턴들을 형성한 후, 상기 도전 패턴들 사이에 노출된 하부 기판을 씨드층으로 사용하는 에피택시얼 공정을 실시하는 단계를 포함한다. 이에 따라, 상기 도전 패턴들을 덮는 에피택시얼층이 형성된다. 이때, 상기 제 1 트렌치들은 상기 도전 패턴들의 상부면을 노출시키도록 상기 도전 패턴들의 상부에 배치된 상기 에피택시얼층의 식각을 통해 형성된다. 또는, 상기 제 1 트렌치들의 깊이는 상기 도전 패턴들의 상부에 형성된 상기 에피택시얼층의 두께보다 작을 수도 있다.
본 발명의 다른 실시예에 따르면, 반도체기판을 패터닝하여 바(bar) 형태의 활성영역들을 정의하는 제 1 트렌치들을 형성한 후, 상기 제 1 트렌치들의 바닥면에 도전 패턴들을 형성하는 단계, 상기 제 1 트렌치들을 가로지르는 방향으로 상기 활성 영역들을 패터닝하여 기둥(pillar) 모양의 활성 패턴들을 정의하는 제 2 트렌치들을 형성하는 단계, 상기 제 1 트렌치들을 가로지르면서 상기 제 2 트렌치의 내벽에 배치되는 워드 라인들을 형성한 후, 상기 워드 라인들을 가로지르면서 상기 활성 패턴들의 상부에 직접 접촉하는 비트 라인들을 형성하는 단계를 포함한다. 이때, 상기 워드 라인이 상기 도전 패턴들로부터 이격되도록, 상기 제 2 트렌치들의 깊이는 적어도 상기 도전 패턴의 두께만큼 상기 제 1 트렌치의 깊이보다 작다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1a 내지 도 5a는 본 발명의 제 1 실시예에 따른 디램 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 1b 내지 도 5b 및 도 1c 내지 도 5c는 각각 도 1a 내지 도 5a의 점선 I-I' 및 점선 II-II'을 따라 보여지는 단면을 도시하는 공정단면도들이다.
도 1a 내지 도 1c를 참조하면, 반도체기판(100) 상에 제 1 마스크 패턴들(110)을 형성한다. 상기 제 1 마스크 패턴들(110)은 실리콘 산화막, 실리콘 질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지로 형성되며, 바람직하게는 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 이루어진다. 상기 제 1 마스크 패턴들(110)은, 메모리 셀 트랜지스터들이 형성되는 셀 어레이 영역에서, 바(bar) 형태를 가지면서 서로 평행하게 배치된다.
이어서, 상기 제 1 마스크 패턴들(110)을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각한다. 이에 따라, 상기 제 1 마스크 패턴들(110) 사이에는 활성 영역들(102)을 정의하는 제 1 트렌치들(120)이 형성된다. 한편, 이 실시예에 따르면, 메모리 셀 트랜지스터들의 소오스 전극, 드레인 전극 및 채널 영역은 상기 활성 영역들(102) 내에 형성되기 때문에, 트랜지스터들의 전기적 특성은 상기 활성 영역(102)의 물리적 특성에 크게 영향을 받는다. 이런 점에서, 상기 활성영역(102)의 물리적 특성을 향상시키기 위한 추가적인 공정 단계들이 상기 제 1 트렌치들(120)이 형성된 결과물에 대해 실시될 수도 있다.
본 발명의 변형된 실시예에 따르면, 이러한 추가적 공정들에는 열산화 공정 및 라이너 형성 공정이 포함될 수 있다. 상기 열산화 공정은 상기 제 1 트렌치(120) 내벽의 식각 손상을 치유한다. 이러한 식각 손상은 상기 제 1 트렌치들(120)을 형성하기 위한 이방성 식각 공정에서 발생할 수 있다. 상기 라이너 형성 공정은 소정의 불순물 차단막(예를 들면, 실리콘 질화막)을 증착하는 단계를 포함할 수 있으며, 이를 통해 형성되는 라이너막(130)은 후속 공정에서 불순물들이 상기 활성 영역(102)으로 침투하는 것을 차단한다. 간략함을 위해(for brevity's sake), 열산화 공정을 통해 형성되는 열산화막은 도면들에 도시하지 않았으며, 상기 라이너막(130) 역시 도 1a에서 생략되었다.
도 2a 내지 도 2c를 참조하면, 상기 제 1 트렌치들(120)을 채우는 제 1 절연막 패턴들(140)을 형성한다. 상기 제 1 절연막 패턴들(140)을 형성하는 단계는 상기 제 1 트렌치들(120)을 채우는 제 1 절연막을 형성한 후, 상기 제 1 마스크 패턴 들(110)의 상부면이 노출될 때까지 상기 제 1 절연막을 식각하는 단계를 포함한다. 상기 제 1 절연막은 상기 제 1 마스크 패턴들(110)에 대해 식각 선택성을 갖는 절연막으로 형성한다. (이때, '막 A가 막 B에 대해 식각 선택성은 갖는다'라는 표현은 막 A의 식각 속도에 비해 막 B의 식각 속도가 충분히 큰 식각 공정이 가능함을 의미한다.) 본 발명의 실시예들에 따르면, 상기 제 1 절연막은 실리콘 산화막이 사용될 수 있다. 상기 제 1 절연막을 식각하는 단계는 화학-기계적 연마 공정(chemical-mechanical polishing process; CMP process)이 사용될 수 있다. 이 경우, 상기 제 1 절연막 패턴들(140)은 도시한 것처럼 상기 제 1 마스크 패턴들(110)과 같은 높이의 상부면을 갖는다.
한편, 상술한 변형된 실시예에 따르면, 상기 제 1 트렌치들(120)의 바닥에는 상기 반도체기판(100)에 직접 접촉하는 소정의 도전 패턴들(150)이 배치될 수 있다. 보다 구체적으로 설명하면, 상기 제 1 절연막을 형성하기 전에, 상기 제 1 트렌치들(120)의 바닥면이 노출되도록 상기 라이너막(130)을 이방성 식각한다. 이에 따라, 상기 제 1 트렌치(120)의 측벽에는, 상기 제 1 트렌치(120)의 바닥면(즉, 상기 반도체기판(100)의 표면)을 노출시키는 라이너 패턴들(135)이 배치된다. 이후, 상기 제 1 트렌치(120)의 바닥에, 상기 제 1 트렌치(120)의 깊이보다 얇은 두께를 갖는 상기 도전 패턴들(150)을 형성한다.
이때, 상기 도전 패턴들(150)을 형성하는 단계는 상기 제 1 트렌치들(120)을 채우는 도전막을 형성한 후, 이를 리세스하는 단계를 포함할 수 있다. 또는, 상기 도전 패턴들(150)은 실리사이드 형성 공정을 통해 형성되는 실리사이드 패턴일 수 도 있다. 상기 실리사이드 형성 공정은 상기 노출된 반도체기판(100)과 반응하여 실리사이드화될 수 있는 소정의 금속성 물질들 중의 한가지를 상기 도전막으로 사용하는 단계를 포함한다. 이러한 금속성 물질들에는 코발트 또는 텅스텐 등이 가능하다. 상기 실리사이드 형성 공정에서 실리사이드로 변환되지 않는 도전막은 소정의 식각 공정을 통해 제거된다. 이에 따라, 상기 실리사이드 패턴 만이 상기 제 1 트렌치(120)의 하부 영역에 잔존한다. 상기 도전막의 제거 공정은 상기 실리사이드 패턴(150) 및 상기 라이너 패턴들(135)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 습식 식각 공정을 포함할 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 제 1 절연막 패턴(140) 상에 제 2 마스크 패턴들(160)을 형성한다. 상기 제 2 마스크 패턴들(160)은 상기 제 1 트렌치들(120)을 가로지르는 방향으로 배치되며, 상기 제 1 마스크 패턴들(110)과 마찬가지로, 셀 어레이 영역에서 바(bar) 형태를 갖고 서로 평행하다. 또한, 상기 제 2 마스크 패턴들(160)은 상기 제 1 절연막 패턴(140), 상기 제 1 마스크 패턴(110) 및 상기 반도체기판(100)에 대해 식각 선택성을 갖는 물질인 것이 바람직하다. 예를 들면, 상기 제 2 마스크 패턴들(160)은 차례로 적층된 실리콘 질화막 및 다결정 실리콘막일 수 있다.
이어서, 상기 제 2 마스크 패턴들(160)을 식각 마스크로 사용하여, 상기 제 1 절연막 패턴(140), 상기 제 1 마스크 패턴(110) 및 상기 활성영역(102)을 이방성 식각함으로써, 상기 제 1 트렌치들(120)을 가로지르는 제 2 트렌치들(170)을 형성한다. 상기 활성 영역들(102)은 이 식각 공정에 의해 패터닝되어, 상기 제 1 및 제 2 트렌치들(120, 170)에 의해 정의되는 활성 패턴들(104)이 된다. 상기 활성 패턴들(104)은 상기 제 1 및 제 2 마스크 패턴들(110, 160)이 교차하는 영역에 형성되며, 상기 제 2 트렌치들(170)에 의해 일 방향의 측벽들이 노출된다.
한편, 상기 제 2 마스크 패턴들(160)이 차례로 적층된 실리콘 질화막 및 다결정 실리콘막인 경우, 상기 제 2 트렌치들(170)을 형성하는 단계는 제 1 식각 단계 및 제 2 식각 단계로 구분될 수 있다. 상기 제 1 식각 단계는 상기 활성영역(102)의 상부면이 노출될 때까지 상기 제 1 마스크 패턴(110) 및 상기 제 1 절연막 패턴(140)을 식각하는 단계이고, 상기 제 2 식각 단계는 상기 노출된 활성영역(102) 및 상기 제 1 절연막 패턴(140)을 식각하는 단계이다. 상기 제 1 식각 단계는 다결정 실리콘에 대해 식각 선택성을 갖는 식각 레서피를 사용하고, 상기 제 2 식각 단계는 실리콘 질화막에 대해 식각 선택성을 갖는 식각 레서피를 사용한다. 이 경우, 상기 제 2 식각 단계에서는 상기 제 2 마스크 패턴(160)을 구성하는 다결정 실리콘막은 제거될 수 있지만, 그 하부의 실리콘 질화막이 식각 마스크로 사용된다.
상기 도전 패턴(150)을 형성하는 단계를 포함하는 상술한 변형된 실시예에 따르면, 상기 제 2 트렌치(170)의 바닥면은 상기 제 1 트렌치(120)의 바닥면보다 높다. 이를 위해, 상기 제 2 식각 단계는 실리콘 산화막에 비해 실리콘의 식각 속도가 큰 식각 특성을 제공할 수 있는 식각 레서피를 사용할 수 있다. 이 경우, 상기 도전 패턴(150)의 상부면은 상기 제 2 트렌치(170)의 바닥면으로부터 이격된다. (즉, 상기 도전 패턴(150)의 상부면은 상기 제 2 트렌치(170)에 의해 노출되지 않 는다.)
도 4a 내지 도 4c를 참조하면, 상기 제 2 트렌치들(170)을 통해 노출되는 상기 활성 패턴들(104)의 측벽에 게이트 절연막(180)을 형성한다. 상기 게이트 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5, MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지로 형성될 수 있다. 상기 게이트 절연막(180)을 형성하는 단계는 실리콘 산화막일 경우 열산화 공정을 이용하는 것이 바람직하며, 다른 막들일 경우에는 증착 공정을 이용할 수 있다.
이어서, 상기 게이트 절연막(180)이 형성된 제 2 트렌치(170)의 내벽에 워드 라인들(195)을 형성한다. 본 발명에 따르면, 상기 워드 라인들(195)의 상부면은 상기 활성 패턴들(104)의 상부면보다 낮다. 보다 구체적으로 설명하면, 상기 워드 라인들(195)을 형성하는 단계는, 도 6a에 도시된 것처럼, 상기 게이트 절연막(180)이 형성된 결과물 상에 게이트 도전막(190)을 콘포말한 두께로 형성하는 단계를 포함한다. 이때, 상기 제 2 트렌치(170)의 상부에서 상기 게이트 도전막(190)이 만나는 오버행(over-hang) 현상이 발생하지 않도록, 상기 게이트 도전막(190)은 상기 제 2 트렌치(170) 폭의 절반보다 얇은 두께로 형성한다.
이후, 도 6b 및 도 6c에 도시된 것처럼, 상기 게이트 절연막(180)의 상부면 이 노출될 때까지 상기 게이트 도전막(190)을 이방성 식각함으로써, 상기 제 2 트렌치(170)의 측벽에 배치되는 스페이서 형태의 게이트 패턴들을 형성한다. 이렇게 형성되는 게이트 패턴들은 상기 워드 라인(195)으로 사용된다. 하지만, 이 단계에서, 상기 게이트 패턴들(195)의 상부면은 상기 활성 패턴(104)의 상부면보다 높기 때문에, 상기 게이트 패턴(195)의 높이를 낮추는 리세스 공정이 더 필요하다. 상기 리세스 공정은 상기 게이트 패턴들(195)이 형성된 상기 제 2 트렌치(170)를 채우는 보호막(197)을 형성한 후, 상기 게이트 패턴(195)의 상부면이 상기 활성 패턴(104)의 상부면보다 낮아질 때까지 상기 보호막(197)과 함께 상기 게이트 패턴(195)을 식각하는 단계를 포함한다(도 6c 참조). 상기 보호막(197)은 상기 워드 라인들(195) 사이의 전기적 절연을 위해 잔존할 수 있다. 하지만, 본 발명의 다른 실시예에 따르면, 상기 보호막(197)은 제거될 수 있다.
상술한 실시예들에 따르면, 한 개의 제 2 트렌치(170) 내에는 전기적으로 분리되는 두 개의 게이트 패턴들(195)이 배치된다. 하지만, 본 발명의 또다른 변형된 실시예에 따르면, 도 7에 도시한 것처럼, 상기 제 2 트렌치들(170) 중의 일부에는 단지 한 개의 게이트 패턴(195)이 배치될 수 있다. 이러한 변형된 실시예는 상기 게이트 도전막(190)을 이방성 식각하는 단계에서, 상기 제 2 트렌치(170) 내에 형성된 상기 게이트 도전막(190)이 식각되는 것을 방지하는 소정의 식각 마스크를 형성하는 단계를 포함할 수 있다. 이 변형된 실시예에 따르면, 분리되지 않은 게이트 패턴들(195')은 상기 활성 패턴들(104)에 역방향 전압을 인가하는 후 게이트 전극(back gate electrode)로 사용된다. 이러한 후 게이트 전극들(195') 사이에는 셀 선택에 사용되는 일반적인 전 게이트 전극들(front gate electrode, 195)이 배치된다. 결과적으로, 이 변형된 실시예에 따르면, 후 게이트 전극들(195')과 전 게이트 전극들(195)은 도 7에 도시된 것처럼 교대로 배치된다. 이러한 구조적 특징은 이후 다시 설명될 것이다.
한편, 상기 게이트 절연막(180)을 형성하기 전에, 상기 제 2 마스크 패턴들(160)을 이온 주입 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 제 2 트렌치들(170)을 통해 노출된 반도체기판(100)에 하부 불순물 영역(220)을 형성할 수 있다. 상기 하부 불순물 영역(220)은 상기 반도체기판(100)과 다른 도전형을 갖는 불순물들을 포함하며, 이들 불순물들은 후속 열공정들(예를 들면, 상기 게이트 절연막(180) 형성을 위한 열산화 공정)에서 상기 활성 패턴(104)의 하부영역으로 확산될 수 있다. 이에 따라, 상기 하부 불순물 영역들(220)은 트랜지스터의 소오스 전극으로 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하부 불순물 영역(220)을 형성하는 단계는 상기 워드 라인들(195)을 형성한 후 실시될 수도 있다. 또한, 상기 도전 패턴들(150)은 고농도의 불순물들을 포함하는 다결정 실리콘막으로 형성할 수도 있다. 이 경우, 도전 패턴들(150)에 포함된 불순물들은 상기 활성 패턴들(104)의 하부 영역으로 확산되어, 소오스 전극으로 사용되는 하부 불순물 영역(220)을 형성할 수도 있다.
도 5a 내지 도 5c를 참조하면, 상기 워드 라인들(195)이 형성된 결과물 상에 제 2 절연막을 형성한다. 상기 제 2 절연막은 상기 제 1 마스크 패턴들(110) 및 상 기 제 2 마스크 패턴들(160)에 대해 식각 선택성을 갖는 절연막이다. 이에 더하여, 상기 제 2 절연막은 상기 제 1 절연막 패턴(140)에 대해서는 식각 선택성을 갖지 않는 절연막인 것이 바람직하다. 예를 들면, 상기 제 2 절연막은 실리콘 산화막이다. 이후, 상기 제 1 마스크 패턴(110)의 상부면이 노출될 때까지 상기 제 2 절연막을 평탄화 식각함으로써, 상기 제 2 트렌치들(170)을 채우는 제 2 절연막 패턴들(200)을 형성한다. 상기 잔존한 제 2 마스크 패턴들(160)은 이 과정에서 제거된다. 결과적으로, 이 단계에서는, 상기 제 1 마스크 패턴(110), 상기 제 1 절연막 패턴(140) 및 상기 제 2 절연막 패턴(200)의 상부면이 노출된다.
이어서, 상기 노출된 제 1 마스크 패턴(110)을 제거하여, 상기 활성 패턴들(104)의 상부면을 노출시키는 개구부들(210)을 형성한다. 상기 제 1 마스크 패턴(110)을 제거하는 단계는 상기 제 1 및 제 2 절연막 패턴들(140, 200)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 습식 식각의 단계를 포함한다. 본 발명의 실시예들에 따르면, 상기 제 1 마스크 패턴들(110)은 상기 활성 패턴(104)을 형성하기 위한 식각 마스크로 사용되기 때문에, 상기 개구부들(210)의 크기는 상기 활성 패턴들(104)의 상부면의 크기와 동일하다.
상기 개구부들(210)이 형성된 결과물에 대해 이온 주입 공정을 실시하여, 상기 노출된 활성 패턴(104)의 상부 영역에 상부 불순물 영역들(225)을 형성한다. 상기 상부 불순물 영역들(225)은 트랜지스터의 드레인 전극으로 사용될 수 있고, 상기 활성 패턴(104)의 상기 상부 불순물 영역(225)과 상기 하부 불순물 영역(220) 사이의 영역은 트랜지스터의 채널 영역으로 사용된다. 상기 상부 불순물 영역들 (225)을 형성하는 단계는 확산 또는 실리콘막의 에피택시얼 공정 등을 사용할 수도 있다. 상기 상부 불순물 영역들(225)이 형성된 결과물 상에, 상기 개구부들(210)을 채우는 비트라인 도전막을 형성한다. 상기 비트라인 도전막은 알루미늄과 같은 금속성 물질인 것이 바람직하다. 이후, 상기 비트라인 도전막을 패터닝하여, 상기 활성 패턴들(104) (특히, 상기 상부 불순물 영역(225))에 직접 접촉하는 비트라인들(230)을 형성한다. 상기 비트라인들(230)은 상기 워드라인들(195)을 가로지르는 방향으로 배치된다. 이때, 상기 제 1 마스크 패턴들(110)을 제거함으로써 형성되는 상기 개구부들(210)은 상기 비트라인(230)과 상기 활성 패턴(104)을 연결하는 콘택홀로 사용된다. 이에 따라, 본 발명에 따른 반도체 장치의 제조 방법은 별도의 층간절연막 형성 공정 및 콘택홀 형성을 위한 사진/식각 공정없이 가능하다.
도 8a 내지 도 12a는 본 발명의 제 2 실시예에 따른 디램 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 8b 내지 도 12b 및 도 8c 내지 도 12c는 각각 도 8a 내지 도 12a의 점선 I-I' 및 점선 II-II'을 따라 보여지는 단면을 도시하는 공정단면도들이다. 본 발명의 제 2 실시예에 따르면, 제 1 트렌치들을 워드라인 방향으로 형성하고, 제 2 트렌치들을 형성하기 전에 워드라인을 형성한다. 이런 점에서, 본 발명의 제 2 실시예는 상술한 제 1 실시예와 차이를 갖는다. 간략함을 위해, 아래에서는 상술한 제 1 실시예와 중복되는 내용에 대한 설명은 생략하고, 기술적으로 차이를 갖는 내용에 대해 주로 설명할 것이다.
도 8a 내지 도 8c를 참조하면, 제 1 마스크 패턴들(110)을 사용하여, 활성 영역들(102)을 정의하는 제 1 트렌치들(120)을 형성한다. 상술한 제 1 실시예에 따 르면, 상기 제 1 트렌치들(120)은 워드라인들(195)을 가로지르는 방향으로 배치되었다(도 4a 참조). 하지만, 이 실시예에 따르면, 상기 제 1 마스크 패턴들(110) 및 상기 제 1 트렌치들(120)은 후속 공정에서 형성될 워드라인(195)에 평행한 방향으로 형성된다.
도 9a 내지 도 9c를 참조하면, 상기 제 1 트렌치(120)의 내벽에 게이트 절연막(180) 및 워드라인들(195)을 형성한다. 상기 게이트 절연막(180) 및 상기 워드라인들(195)은 상술한 제 1 실시예 및 그 변형예들과 동일한 방법을 통해 형성될 수 있다. 하지만, 이 실시예에 따르면, 상기 게이트 절연막(180)은 상기 제 1 트렌치(120)의 내벽 전체에 형성될 수 있다.
상기 게이트 절연막(180)을 형성하기 전 또는 상기 워드라인들(195)을 형성한 후, 상기 활성영역(102)의 하부에 하부 불순물 영역(220)을 형성한다. 상술한 제 1 실시예에서와 마찬가지로, 상기 하부 불순물 영역(220)은 트랜지스터의 소오스 전극으로 사용된다. 이를 형성하는 구체적인 과정은 상술한 제 1 실시예와 동일하다.
도 10a 내지 도 10c를 참조하면, 상기 워드라인들(195)이 형성된 결과물 상에 제 1 절연막을 형성한다. 이후, 상기 제 1 마스크 패턴들(110)이 노출될 때까지 이를 평탄화 식각함으로써, 상기 워드라인들(195)이 형성된 상기 제 1 트렌치들(120)을 채우는 제 1 절연막 패턴들(140)을 형성한다.
이어서, 상기 제 1 절연막 패턴들(140) 및 상기 제 1 마스크 패턴들(110)의 상부에 배치되어, 이들을 가로지르는 제 2 마스크 패턴들(160)을 형성한다. 상기 제 2 마스크 패턴들(160)을 식각 마스크로 사용하여, 제 1 마스크 패턴(110) 및 상기 활성 영역(102)을 차례로 식각함으로써, 활성 패턴들(104)을 정의하는 제 2 트렌치들(170)을 형성한다. 이 실시예에 따르면, 상기 제 2 트렌치들(170)은 도시한 것처럼 상기 활성 패턴들(104) 및 상기 제 1 절연막 패턴들(140)에 의해 둘러싸인 홀 형태를 갖는다. 이를 위해, 상기 제 2 트렌치들(170)을 형성하는 식각 공정은 상기 제 1 절연막 패턴(140) 및 상기 게이트 절연막(180)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다.
도 11a 내지 도 11c를 참조하면, 상기 제 2 마스크 패턴들(160)을 제거한 후, 상기 제 2 트렌치들(170)을 채우는 제 2 절연막 패턴들(200)을 형성한다. 상기 제 2 절연막 패턴들(200)을 형성하는 단계는 상기 제 2 트렌치들(170)을 채우는 제 2 절연막을 형성한 후, 상기 제 1 마스크 패턴들(110)의 상부면이 노출될 때까지, 상기 제 2 절연막을 평탄화 식각하는 단계를 포함한다. 한편, 변형된 실시예에 따르면, 상기 제 2 마스크 패턴들(160)은 상기 평탄화 식각하는 단계에서 제거될 수 있다. 상기 제 2 절연막 패턴들(200)은 상기 제 1 절연막 패턴(140)과 같은 종류의 물질로 형성될 수 있다.
이후, 상기 노출된 제 1 마스크 패턴들(110)을 제거하여, 상기 활성 패턴들(104)의 상부면을 노출시킨다. 상기 노출된 활성 패턴(104)의 상부 영역에는 상부 불순물 영역(225)이 형성된다. 상기 제 1 마스크 패턴(110)의 제거 및 상기 상부 불순물 영역(225)의 형성 과정은 상술한 제 1 실시예에의 방법과 동일하다.
도 12a 내지 도 12c를 참조하면, 상기 상부 불순물 영역(225)에 접속하는 비 트라인들(230)을 형성한다. 상기 비트라인들(230)은 상기 워드라인들(195)을 가로지르는 방향으로 배치된다. 상기 비트라인들(230)을 형성하는 과정 역시 상술한 제 1 실시예의 방법과 동일하다.
도 13a 내지 도 13c는 상기 도전 패턴을 상기 워드 라인(195)의 아래에 형성하는 본 발명의 또다른 변형된 실시예를 설명하기 위한 공정 단면도들이다. 이 실시예들에 따르면, 상기 워드라인들(195)의 하부에 상기 하부 불순물 영역(220)에 전기적으로 연결되는 도전 패턴들(250)이 배치될 수 있다. 이처럼 도전 패턴들(250)이 상기 워드라인(195)의 아래에 배치된다는 점에서, 이 실시예는 상기 제 1 트렌치(120)의 바닥에 형성되는 도전 패턴들(150)을 개시하는 상술한 제 1 실시예(도 2a 참조)와 차이를 갖는다.
도 13a를 참조하면, 반도체기판(100)의 소정영역에 도전 패턴들(250)을 형성한다. 상기 도전 패턴들(250)은 도 13c에 도시된 것처럼 워드라인들(195)이 형성될 영역에 배치되며, 이들 사이에는 상기 반도체기판(100)의 상부면이 노출된다. 상기 도전 패턴들(250)은 다결정 실리콘, 실리사이드막 및 금속막들 중에서 선택된 적어도 한가지일 수 있다. 후술할 것처럼, 상기 도전 패턴들(250)의 상부에는 식각 마스크로 사용된 소정의 절연막 패턴(255)이 더 배치될 수도 있다.
이어서, 상기 노출된 반도체기판(100)을 씨드층으로 사용하는 에피택시얼 공정을 실시하여, 소정의 높이를 갖는 에피택시얼층(101)을 형성한다. 이때, 상기 에피택시얼층(101)은 상기 반도체기판(100)과 같이 단결정 구조를 갖기 때문에, 반도체 트랜지스터의 채널 영역으로 사용될 수 있다. 한편, 상기 도전 패턴들(250)은 일반적으로 단결정 구조를 갖지 않기 때문에, 상기 도전 패턴(250)의 상부에는 단결정 구조가 연속되지 않는 불연속 경계면(99)이 형성된다.
도 13b 및 도 13c를 참조하면, 상기 도전 패턴들(250)의 상부에 제 1 트렌치(120)를 형성한 후, 게이트 절연막(180) 및 워드라인들(195)을 형성한다. 상기 제 1 트렌치(120), 상기 게이트 절연막(180) 및 상기 워드라인들(195)을 형성하는 단계는 상술한 제 2 실시예와 동일하다. 이때, 상기 제 1 트렌치들(120)이 상기 도전 패턴(250)의 상부에 형성되기 때문에, 상기 불연속 경계면(99)은 제거된다. 이에 따라, 상기 불연속 경계면(99)은 트랜지스터의 특성에 아무런 영향을 주지 않는다.
한편, 또다른 변형된 실시예에 따르면, 도 14a 및 도 14b에 도시된 것처럼, 상기 제 1 트렌치(120)는 상기 도전 패턴(250)으로부터 이격된 바닥면을 가질 수도 있다. 즉, 상기 에피택시얼층(101)은 상기 제 1 트렌치(120)와 상기 도전 패턴(250) 사이에 개재될 수 있다.
본 발명의 실시예들에 따르면, 상기 도전 패턴들(250)은 트랜지스터의 소오스 라인으로 사용된다. 이때, 상기 워드 라인(195)과 상기 도전 패턴(250) 사이의 전기적 간섭을 줄이기 위해, 상기 도전 패턴(250)은 상기 워드라인으로부터 소정의 거리만큼 이격될 수도 있다. 본 발명의 다른 실시예에 따르면, 이러한 이격 거리를 확보하기 위해, 상기 도전 패턴(250)의 상부에 소정의 절연막 패턴(255)을 더 형성할 수도 있다(도 15 참조). 이러한 절연막 패턴(255)은 상기 도전 패턴(250)을 형성하기 위한 식각 마스크의 잔존물일 수도 있다.
본 발명에 따르면, 소오스 영역, 채널 영역 및 드레인 영역이 차례로 적층된 수직 채널 트랜지스터가 제공된다. 이에 따라, 기판의 면적을 효율적으로 이용할 수 있어, 반도체 장치의 집적도를 획기적으로 증가시킬 수 있다. 예를 들면, 본 발명에 따른 디램 장치는 4F2의 레이아웃 효율을 가질 수 있다.
이에 더하여, 본 발명에 따르면, 한 개의 채널 영역의 양측에는 전기적으로 분리된 두 개의 게이트 전극들(즉, 전 게이트 전극 및 후 게이트 전극)이 배치되는 이중 게이트형 수직 채널 트랜지스터가 제공된다. 이러한 이중 게이트 구조에 의해, 본 발명에 따른 디램 장치는 별도의 커패시터가 필요없다. 이에 따라, 종래의 디램 장치에 비해 제조 공정이 단순화되며, 기판 면적의 효율적인 활용이 가능하다.
또한, 본 발명에 따른 디램 장치의 제조 방법은 활성 패턴을 형성하기 위한 식각 마스크를 선택적으로 제거하는 단계를 포함한다. 이에 따라, 별도의 콘택홀 형성 공정없이 비트라인을 형성할 수 있다. 그 결과, 디램 장치의 제조 비용을 절감할 수 있다.
또한, 본 발명의 일 실시예에 따른 디램 장치는 낮은 비저항을 갖는 도전 패턴에 접속하는 소오스 영역들을 구비한다. 이에 따라, 소오스 라인의 면저항을 줄일 수 있다. 그 결과, 우수한 전기적 특성을 갖는 디램 장치를 제조할 수 있다.

Claims (28)

  1. 셀 어레이 영역을 갖는 반도체기판;
    상기 반도체기판에 접하여 형성되는 소오스 영역, 상기 소오스 영역의 상부에 형성되는 드레인 영역, 상기 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역을 포함하면서, 상기 셀 어레이 영역의 반도체기판에 배치되는 기둥 모양의 활성 패턴들;
    상기 활성 패턴들 상에 배치되어, 상기 드레인 영역들을 일 방향으로 연결하는 비트 라인들;
    상기 활성 패턴들의 사이에 배치되어, 상기 비트 라인들을 가로지르는 워드 라인들; 및
    상기 워드 라인들과 상기 활성 패턴들 사이에 개재된 게이트 절연막을 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트 라인과 상기 활성 패턴이 접촉하는 면적은 적어도 상기 활성 패턴의 상부면의 면적과 같은 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  3. 제 1 항에 있어서,
    상기 워드 라인들의 아래에는, 상기 소오스 영역들에 접속하는 도전 패턴들 이 더 배치되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  4. 제 3 항에 있어서,
    상기 도전 패턴과 이에 인접하는 워드 라인 사이에는 소정 두께의 단결정 구조를 갖는 에피택시얼층이 개재되되,
    상기 에피택시얼층에는 상기 소오스 영역과 같은 불순물 및 같은 농도를 갖는 불순물 영역이 형성되어, 상기 소오스 영역과 상기 도전 패턴을 전기적으로 연결시키는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  5. 제 3 항에 있어서,
    상기 게이트 절연막은 연장되어, 상기 도전 패턴과 이에 인접하는 워드 라인 사이에 개재되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  6. 제 1 항에 있어서,
    상기 활성 패턴들 사이에는 상기 워드 라인들을 가로지르는 도전 패턴들이 더 배치되되,
    상기 도전 패턴들은 상기 워드 라인의 아래에 배치되어 상기 소오스 영역들에 접속하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치.
  7. 반도체기판을 준비하는 단계;
    상기 반도체기판을 패터닝하여, 바(bar) 형태의 활성영역들을 정의하는 제 1 트렌치들을 형성하는 단계;
    상기 제 1 트렌치의 내벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 상기 제 1 트렌치의 내벽에 워드 라인들을 형성하는 단계;
    상기 워드 라인들이 형성된 상기 제 1 트렌치를 채우는 제 1 절연막 패턴들을 형성하는 단계;
    상기 제 1 절연막 패턴들 상에 상기 제 1 트렌치들을 가로지르는 마스크 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 활성영역들을 패터닝함으로써, 기둥(pillar) 모양의 활성 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 제거하여 상기 활성 패턴들의 상부면을 노출시키는 개구부들을 형성하는 단계; 및
    상기 노출된 활성 패턴들의 상부면에 직접 접촉하면서, 상기 워드 라인들을 가로지르는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체기판을 준비하는 단계는
    하부 기판의 상부에, 상기 워드 라인들이 형성될 영역에 배치되는 도전 패턴 들을 형성하는 단계; 및
    상기 도전 패턴들 사이에 노출된 하부 기판을 씨드층으로 사용하는 에피택시얼 공정을 실시하여, 상기 도전 패턴들을 덮는 에피택시얼층을 형성하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 트렌치들을 형성하는 단계는 상기 도전 패턴들의 상부에 배치된 상기 에피택시얼층을 식각하는 단계를 포함하되,
    상기 제 1 트렌치들은 상기 도전 패턴들의 상부면을 노출시키도록 형성되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 트렌치들을 형성하는 단계는 상기 도전 패턴들의 상부에 배치된 상기 에피택시얼층을 식각하는 단계를 포함하되,
    상기 제 1 트렌치들의 깊이는 상기 도전 패턴들의 상부에 형성된 상기 에피택시얼층의 두께보다 작은 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  11. 제 7 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5, MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지로 형성되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  12. 제 7 항에 있어서,
    상기 워드 라인들을 형성하는 단계는
    상기 제 1 트렌치들이 형성된 결과물 상에, 상기 제 1 트렌치의 폭의 절반보다 얇은 두께의 게이트 도전막을 콘포말하게 형성하는 단계; 및
    상기 게이트 절연막이 노출될 때까지 상기 게이트 도전막을 이방성 식각함으로써, 상기 게이트 절연막의 측벽에 배치되는 스페이서 형태의 게이트 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 워드 라인들을 형성하는 단계는
    상기 게이트 패턴들 사이에 배치되는 보호막 패턴들을 형성하는 단계; 및
    상기 활성 패턴들의 상부면보다 낮아질 때까지, 상기 게이트 패턴들의 상부면 을 리세스하는 단계를 더 포함하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  14. 제 7 항에 있어서,
    상기 활성 패턴들을 형성하는 단계는 상기 마스크 패턴들, 상기 게이트 절연막 및 상기 제 1 절연막 패턴들을 식각 방지막으로 사용하여, 상기 마스크 패턴들 사이에서 상기 활성영역들을 선택적으로 식각함으로써, 상기 활성 패턴들과 상기 워드라인들에 의해 한정되는 제 2 트렌치들을 형성하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 마스크 패턴들을 제거하기 전에,
    상기 제 2 트렌치들을 채우는 제 2 절연막을 형성하는 단계;
    상기 마스크 패턴들의 상부면이 노출될 때까지 상기 제 2 절연막을 평탄화 식각함으로써, 상기 제 2 트렌치들을 채우는 제 2 절연막 패턴들을 형성하는 단계를 더 포함하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 1 트렌치들을 형성하는 단계는
    상기 활성영역들을 정의하는 바 형태의 제 1 마스크 패턴들을 형성하는 단 계; 및
    상기 제 1 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각하는 단계를 포함하되,
    상기 제 1 마스크 패턴들은 상기 활성 패턴을 형성하는 단계에서 패터닝되어 상기 활성 패턴들과 상기 마스크 패턴들 사이에 배치되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 마스크 패턴들을 제거하는 단계는
    상기 마스크 패턴들을 제거하여 상기 제 1 마스크 패턴들, 상기 제 1 절연막 패턴들 및 상기 제 2 절연막 패턴들의 상부면을 노출시키는 단계; 및
    상기 개구부들이 상기 활성 패턴들의 상부에 자기-정렬적으로 형성되도록, 상기 제 1 및 제 2 절연막 패턴들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 1 마스크 패턴들을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  18. 제 7 항에 있어서,
    상기 비트 라인들을 형성하는 단계는
    상기 개구부가 형성된 결과물 상에 상기 노출된 활성 패턴들의 상부면에 직접 접촉하는 비트라인 도전막을 형성하는 단계; 및
    상기 비트라인 도전막을 패터닝하여, 상기 워드 라인들을 가로지르는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  19. 반도체기판을 패터닝하여, 바(bar) 형태의 활성영역들을 정의하는 제 1 트렌치들을 형성하는 단계;
    상기 제 1 트렌치들의 바닥면에 도전 패턴들을 형성하는 단계;
    상기 제 1 트렌치들을 가로지르는 방향으로 상기 활성 영역들을 패터닝하여, 기둥(pillar) 모양의 활성 패턴들을 정의하는 제 2 트렌치들을 형성하는 단계;
    상기 제 1 트렌치들을 가로지르면서 상기 제 2 트렌치의 내벽에 배치되는 워드 라인들을 형성하는 단계; 및
    상기 워드 라인들을 가로지르면서, 상기 활성 패턴들의 상부에 직접 접촉하는 비트 라인들을 형성하는 단계를 포함하되,
    상기 워드 라인이 상기 도전 패턴들로부터 이격되도록, 상기 제 2 트렌치들의 깊이는 적어도 상기 도전 패턴의 두께만큼 상기 제 1 트렌치의 깊이보다 작은 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 도전 패턴들을 형성하는 단계는
    상기 제 1 트렌치들이 형성된 결과물 상에 라이너막을 형성하는 단계;
    상기 라이너막을 이방성 식각하여, 상기 제 1 트렌치들의 바닥면을 노출시키면서 그 측벽을 덮는 라이너 패턴들을 형성하는 단계;
    상기 라이너 패턴들이 형성된 제 1 트렌치들을 채우는 도전막을 형성하는 단계; 및
    상기 라이너 패턴들을 마스크로 사용하여 상기 도전막을 식각하여, 상기 제 1 트렌치의 바닥에 상기 제 1 트렌치들의 깊이보다 얇은 두께를 갖는 도전 패턴들을 형성하는 단계를 포함하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 도전 패턴을 형성하는 단계는
    상기 도전막을 코발트 및 텅스텐을 포함하는 금속성 물질로 형성하는 단계;
    실리사이드 형성 공정을 실시하여, 상기 제 1 트렌치의 바닥에 접촉하는 도전막을 실리사이드로 변환시킴으로써, 실리사이드 패턴을 형성하는 단계; 및
    상기 실리사이드 패턴 및 상기 라이너 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 도전막을 선택적으로 제거함으로써, 상기 실리사이드 패턴의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  22. 제 19 항에 있어서,
    상기 제 1 트렌치들을 형성하는 단계는
    상기 활성영역들을 정의하는 바 형태의 제 1 마스크 패턴들을 형성하는 단계; 및
    상기 제 1 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각하는 단계를 포함하고,
    상기 제 2 트렌치들을 형성하는 단계는
    상기 제 1 트렌치들을 채우면서 상기 제 1 마스크 패턴들 사이에 배치되는 제 1 절연막 패턴들을 형성하는 단계;
    상기 제 1 절연막 패턴들 및 상기 제 1 마스크 패턴들 상에 상기 제 1 트렌치들을 가로지르는 제 2 마스크 패턴들을 형성하는 단계; 및
    상기 제 2 마스크 패턴들을 식각 마스크로 사용하여 상기 제 1 절연막 패턴, 상기 제 1 마스크 패턴들 및 상기 활성영역들을 이방성 식각하는 단계를 포함하되,
    상기 제 2 트렌치를 형성하는 단계는 상기 제 1 절연막 패턴이 상기 도전 패턴들 상에 잔존하도록 실시하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 제 1 마스크 패턴들은 상기 제 2 트렌치들을 형성하는 단계에서 패터닝되어 상기 활성 패턴들과 상기 제 2 마스크 패턴들 사이에 개재되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  24. 제 19 항 또는 제 22 항에 있어서,
    상기 워드 라인을 형성하기 전에, 상기 제 2 트렌치들을 통해 노출된 상기 활성 패턴의 측벽들에 게이트 절연막을 형성하는 단계; 및
    상기 워드 라인을 형성한 후, 상기 제 2 트렌치들을 채우는 제 2 절연막을 형성하는 단계를 더 포함하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5, MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지로 형성되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  26. 제 22 항에 있어서,
    상기 워드 라인들을 형성하는 단계는
    상기 제 2 트렌치들이 형성된 결과물 상에, 상기 제 2 트렌치의 폭의 절반보다 얇은 두께의 게이트 도전막을 콘포말하게 형성하는 단계; 및
    상기 게이트 절연막이 노출될 때까지 상기 게이트 도전막을 이방성 식각함으 로써, 상기 게이트 절연막의 측벽에 배치되는 스페이서 형태의 게이트 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  27. 제 26 항에 있어서,
    상기 워드 라인들을 형성하는 단계는
    상기 게이트 패턴들 사이에 배치되는 보호막 패턴들을 형성하는 단계; 및
    상기 활성 패턴들의 상부면보다 낮아질 때까지, 상기 게이트 패턴들의 상부면을 리세스하는 단계를 더 포함하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
  28. 제 22 항에 있어서,
    상기 비트 라인을 형성하기 전에, 상기 제 2 및 제 1 마스크 패턴들을 차례로 제거하여, 상기 활성 패턴들의 상부면을 노출시키는 개구부들을 형성하는 단계를 더 포함하되,
    상기 제 1 마스크 패턴들을 제거하는 단계는 상기 개구부들이 상기 활성 패턴들의 상부에 자기-정렬적으로 형성되도록, 상기 제 1 및 제 2 절연막 패턴들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 1 마스크 패턴들을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 장치의 제조 방법.
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