KR102630180B1 - 수직형 메모리 장치의 레이아웃 검증 방법 - Google Patents

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Abstract

본 개시에 따른 수직형 메모리 장치의 레이아웃 검증 방법은, 수직형 메모리 장치의 레이아웃에 포함된 복수의 채널 홀들을, 각 채널 홀과 인접한 분리 영역 사이의 거리, 상기 레이아웃에서 상기 복수의 채널 홀들의 형태 및 상기 레이아웃에서 상기 복수의 채널 홀들의 좌표 중 적어도 하나에 따라 복수의 타입들로 분류하고, 레이아웃에 포함된 복수의 비트 라인들에 대하여 각 비트 라인에 연결되는 채널 홀들의 타입들을 체크하고, 각 비트 라인에 대해 체크된 타입들을 기초로 복수의 비트 라인들의 로딩 균등화를 검증한다.

Description

수직형 메모리 장치의 레이아웃 검증 방법{Method of verifying layout of vertical memory device}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 수직형 메모리 장치의 레이아웃을 검증하는 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라 수직형 메모리 장치가 개발되었다. 수직형 메모리 장치는 기판 상에 수직으로 적층된 복수의 메모리 셀들 또는 메모리 셀 어레이들을 포함하는 메모리 장치를 지칭한다. 수직형 메모리 장치 중 채널 홀들이 멀티 홀(multi holes) 구조로 구현되는 수직형 메모리 장치의 경우, 채널 홀과 인접한 분리 영역 사이의 거리에 따라 채널 홀들에 형성되는 메모리 셀들의 특성이 달라질 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 수직형 메모리 장치의 레이아웃에서 복수의 채널 홀들에 연결되는 비트 라인의 로딩 균등화를 검증할 수 있는 수직형 메모리 장치의 레이아웃 검증 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 수직형 메모리 장치의 레이아웃 검증 방법은 수직형 메모리 장치의 레이아웃에 포함된 복수의 채널 홀들을, 각 채널 홀과 인접한 분리 영역 사이의 거리, 상기 레이아웃에서 상기 복수의 채널 홀들의 형태 및 상기 레이아웃에서 상기 복수의 채널 홀들의 좌표 중 적어도 하나에 따라 복수의 타입들(types)로 분류하는 단계, 상기 레이아웃에 포함된 복수의 비트 라인들에 대하여, 각 비트 라인에 연결되는 채널 홀들의 타입들을 체크하는 단계, 및 각 비트 라인에 대해 체크된 상기 타입들을 기초로, 상기 복수의 비트 라인들의 로딩(loading) 균등화를 검증하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 수직형 메모리 장치의 레이아웃 검증 방법은 수직형 메모리 장치의 레이아웃에 포함된 복수의 비트 라인들에 대하여, 각 비트 라인과 복수의 채널 홀들을 연결시키는 도전 라인의 사이즈를 측정하는 단계, 및 각 비트 라인에 대해 측정된 상기 사이즈를 기초로, 복수의 비트 라인들의 로딩 균등화를 검증하는 단계를 포함한다.
본 개시의 기술적 사상에 따르면, 수직형 메모리 장치의 레이아웃에서 복수의 채널 홀들을 복수의 타입들로 분류하고, 각 비트 라인에 연결되는 채널 홀들의 타입들을 기초로 비트 라인들의 로딩 균등화를 검증함으로써, 수직형 메모리 장치의 레이아웃에서 비트 라인에 연결된 채널 홀들을 균등하게 분배하여 비트 라인들의 로딩을 균등화할 수 있다.
도 1은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 셀 어레이를 나타낸다.
도 3은 도 2의 메모리 셀 어레이에 포함된 메모리 블록들 중 하나인 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 5는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃의 일 예를 나타낸다.
도 6a 및 도 6b는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한, 도 5의 VI-VI' 선에 따른 단면도들이다.
도 7은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃의 다른 예를 나타낸다.
도 8은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 9는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃의 일 예를 나타낸다.
도 10은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 일 예를 나타내는 사시도이다.
도 11은 도 9의 레이아웃에 포함된 채널 홀들에 대한 분류 결과를 나타내는 테이블이다.
도 12는 도 9의 레이아웃에 포함된 채널 홀들의 분류 결과를 나타내는 레이아웃이다.
도 13은 본 개시의 일 실시예에 따른 수직형 레이아웃의 다른 예를 나타낸다.
도 14는 도 13의 레이아웃에 포함된 채널 홀들에 대한 분류 결과를 나타내는 테이블이다.
도 15는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 16은 본 개시의 일 실시예에 따른 수직형 메모리 장치를 개략적으로 나타내는 단면도이다.
도 17은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃에서 도전 라인의 사이즈 측정 결과를 나타낸다.
도 18은 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 나타내는 블록도이다.
도 19는 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 20은 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 메모리 카드 시스템을 나타내는 블록도이다.
도 21은 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 22는 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 1을 참조하면, 단계 S110에서, 수직형 메모리 장치의 레이아웃을 디자인한다. 여기서, 수직형 메모리 장치는 기판 상에 수직으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치를 지칭한다. 메모리 셀 어레이에 대해서는 도 2를 참조하여 후술하기로 한다. 여기서, 레이아웃은 수직형 메모리 장치에 대해 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시로서, 다수의 패턴들(patterns)을 포함할 수 있다. 여기서, 패턴은 적층형 메모리 장치의 동작에 직접 관계되는 회로, 상호연결(interconnection) 등에 대응할 수 있다.
단계 S130에서, 레이아웃에서 비트 라인의 로딩 균등화를 검증한다. 비트 라인의 로딩 균등화 검증은 검증 툴에 의해 수행될 수 있고, 검증 툴은 레이아웃 데이터를 수신하여, 비트 라인의 로딩 균등화를 검증할 수 있다. 예를 들어, 비트 라인의 로딩 균등화 검증 툴은 프로세서에서 실행되는 복수의 명령어들을 포함하는 소프트웨어 모듈일 수 있고, 컴퓨터로 읽을 수 있는 저장 매체에 저장될 수 있다.
본 실시예에서, 각 비트 라인에 연결된 복수의 채널 홀들의 타입들(types)이 고르게 분포되어 있는지 확인함으로써, 복수의 비트 라인들의 로딩 균등화를 검증할 수 있다. 수직형 메모리 장치에서, 채널 홀과 인접 분리 영역(예를 들어, 워드 라인 컷 영역)과의 거리에 따라 채널 홀에 형성된 메모리 셀들의 특성이 달라질 수 있다. 이에 따라, 비트 라인들 간의 로딩 미스매치(mismatch)는 수직형 메모리 장치의 동작 속도 및 성능을 저하시키는 요인이 될 수 있다.
본 실시예에 따르면, 레이아웃에서 비트 라인의 로딩 균등화를 검증하고, 로딩 균등화 검증 결과 패스된 경우 해당 레이아웃으로 수직형 메모리 장치를 형성할 수 있다. 한편, 로딩 균등화 검증 결과 페일된 경우에는, 예를 들어, 해당 비트 라인과 채널 홀 사이의 라우팅(routing)을 변경함으로써 비트 라인들의 로딩을 균등화시킬 수 있다.
단계 S150에서, 마스크를 제작한다. 단계 S130과 S150 사이에 OPC(Optical Proximity Correction) 단계 또는 포스트 시뮬레이션 단계가 수행될 수 있다. 여기서, OPC는 광 근접 현상(Optical Proximity Effect, OPE)에 따른 오차를 반영하여 레이아웃에 포함된 패턴들을 변경하는 동작을 의미한다. 이때, 레이아웃에 포함된 패턴 또는 레이아웃에서 수정된 패턴을 이용하여 마스크용 기판 상에 노광 공정을 수행함으로써 마스크를 형성할 수 있다. 노광 공정 후에는, 예컨대, 현상(development), 식각, 세정, 및 베이크(bake) 등의 일련의 공정들을 더 수행하여 마스크를 형성할 수 있다.
단계 S170에서, 마스크를 이용하여 수직형 메모리 장치를 형성한다. 마스크를 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 적층형 메모리 장치를 형성한다. 예를 들어, 마스크를 이용하는 공정은 리소그라피(lithography) 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다.
한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 여기서, 증착 공정은 CVD, 스퍼터링, 스핀 코팅 등 다양한 물질층 형성 공정을 포함할 수 있다. 이온 공정은 이온 주입, 확산, 열처리 등의 공정을 포함할 수 있다. 또한, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 셀 어레이(MCA)를 나타낸다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함하고, 각 메모리 블록(BLK1 내지 BLKn)은 3차원 구조(또는, 수직 구조)를 가질 수 있고, 이에 따라, 메모리 셀 어레이(MCA)는 3차원 메모리 셀 어레이라고 지칭할 수 있다. 예를 들어, 도 1의 수직형 메모리 장치는 메모리 셀 어레이(MCA)를 포함할 수 있다.
일 실시예에서, 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
일 실시예에서, 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
도 3은 도 2의 메모리 셀 어레이(MCA)에 포함된 메모리 블록들 중 하나인 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 공통으로 연결될 수도 있다.
도 3에서, 각 스트링은 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 스트링 선택 트랜지스터 및 하부 스트링 선택 트랜지스터를 포함할 수 있다. 이때, 상부 스트링 선택 트랜지스터는 비트 라인에 연결되고, 하부 스트링 선택 트랜지스터는 상부 스트링 선택 트랜지스터와 메모리 셀(MC8) 사이에 연결될 수 있다.
도 4는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 4를 참조하면, 본 실시예에 따른 레이아웃 검증 방법은 도 1의 단계 S130의 일 예에 대응할 수 있다. 따라서, 도 1 내지 도 3을 참조하여 상술된 내용은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S210에서, 수직형 메모리 장치의 레이아웃에 포함된 복수의 채널 홀들을 복수의 타입들로 분류한다. 여기서, 복수의 타입들의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 복수의 타입들에 대한 분류 기준은 실시예에 따라 다양하게 변경될 수 있다. 구체적으로, 일 실시예에서, 분류 기준은 각 채널 홀과 인접한 분리 영역 사이의 거리일 수 있다. 일 실시예에서, 분류 기준은 레이아웃에서 복수의 채널 홀들의 형태일 수 있다. 일 실시예에서, 분류 기준은 레이아웃에서 복수의 채널 홀들의 좌표일 수 있다. 또한, 일 실시예에서, 분류 결과에 따라 분류 테이블을 생성할 수 있다. 일 실시예에서, 분류 결과에 따라 레이아웃에서 복수의 채널들을 타입 별로 다르게 표시함으로써 수정 레이아웃을 생성할 수도 있다.
수직형 메모리 장치의 제조 공정에서 복수의 채널 홀들의 특성이 서로 다를 수 있고, 복수의 채널 홀들의 특성을 기초로 복수의 채널 홀들을 복수의 타입들로 분류할 수 있다. 예를 들어, 제1 비트 라인에 연결되는 채널 홀들은 모두 제1 타입이고, 제2 비트 라인에 연결되는 채널 홀들은 모두 제2 타입인 경우, 제1 비트 라인과 제2 비트 라인 사이에 로딩 미스매치가 발생할 수 있다. 이에 대해, 도 5 내지 도 7을 참조하여 이하에서 더욱 자세하게 설명하기로 한다.
단계 S230에서, 각 비트 라인에 연결되는 채널 홀들의 타입들을 체크한다. 예를 들어, 복수의 채널 홀들이 제1 및 제2 타입들로 분류된 경우, 각 비트 라인에 연결되는 채널 홀들 중 제1 타입에 해당하는 채널 홀들의 제1 개수 및 제2 타입에 해당하는 채널 홀들의 제2 개수를 확인할 수 있다. 이하에서는, 각 비트 라인에 대한 제1 개수 및 제2 개수를, 각 비트 라인에 대한 체크 결과라고 지칭하기로 한다.
단계 S250에서, 복수의 비트 라인들의 로딩 균등화를 검증한다. 구체적으로, 복수의 비트 라인들에 대한 체크 결과들을 기초로 복수의 비트 라인들의 로딩 균등화를 검증한다. 일 실시예에서, 각 비트 라인에 대해, 제1 개수와 제2 개수를 비교할 수 있다. 제1 개수와 제2 개수가 동일한 비트 라인에 대해서는 로딩 균등화된 것으로 판단하고, 제1 개수와 제2 개수가 다른 비트 라인에 대해서는 로딩 균등화되지 않으로 판단할 수 있다.
본 실시예에 따른 레이아웃 검증 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
도 5는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃의 일 예(100)를 나타낸다.
도 5를 참조하면, 레이아웃(100)은 제1 및 제2 워드 라인 컷 영역들(11, 12) 및 복수의 채널 홀들(13)을 포함한다. 제1 및 제2 워드 라인 컷 영역들(11, 12)은 제1 방향으로 신장되고, 서로 평행하게 배치될 수 있다. 복수의 채널 홀들(13)은 제1 및 제2 워드 라인 컷 영역들(11, 12) 사이에 배치될 수 있다. 이때, 복수의 채널 홀들(13)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있고, 복수의 채널 홀들(13)은 서로 다른 비트 라인들에 연결될 수 있다.
본 실시예에서, 복수의 채널 홀들(13)은 인접 워드 라인 컷 영역과의 거리를 기초로 두 개의 타입들로 분류될 수 있다. 복수의 채널 홀들(13) 중 인접 워드 라인 컷 영역과의 거리가 상대적으로 가까운 외부 홀(Outer Hole)은 제1 타입으로 분류하고, 인접 워드 라인 컷 영역과의 거리가 상대적으로 먼 내부 채널 홀(Inner Hole)은 제2 타입으로 분류할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 채널 홀들(13)은 레이아웃에서 복수의 채널 홀들(13)의 형태 또는 레이아웃에서 복수의 채널 홀들(13)의 좌표를 기초로 두 개의 타입들로 분류될 수 있다.
구체적으로, 제1 워드 라인 컷 영역(11)으로부터 제1 거리(D1)만큼 떨어진 제1 채널 홀(131)은 제1 타입으로 분류되고, 제1 워드 라인 컷 영역(11)으로부터 제2 거리(D2)만큼 떨어진 제2 채널 홀(132)은 제2 타입으로 분류될 수 있다. 또한, 제2 워드 라인 컷 영역(12)으로부터 제2 거리(D2)만큼 떨어진 제3 채널 홀(133)은 제2 타입으로 분류되고, 제2 워드 라인 컷 영역(12)으로부터 제1 거리(D1)만큼 떨어진 제4 채널 홀(134)은 제1 타입으로 분류 될 수 있다. 이때, 제2 거리(D2)는 제1 거리(D1)보다 크다.
도 6a 및 도 6b는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 제조 방법의 일 예를 나타내는 단면도들이다. 도 6a 및 도 6b는 도 1의 단계 S170의 일 예에 대응할 수 있고, 도 6a 및 도 6b는 도 도 5의 VI-VI' 선에 따른 단면도에 대응할 수 있다.
도 6a를 참조하면, 기판(110) 상에 희생막들(120) 및 층간 절연막들(130)을 교대로 반복적으로 적층하여 몰드 구조물을 형성한다. 여기서, 기판(110)은 반도체 기판일 수 있고, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨-비소 중 어느 하나를 포함할 수 있다. 희생막들(120)은 층간 절연막(130)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 희생막들(120) 대 층간 절연막들(130)의 식각 선택비는 예를 들어, 약 100: 1 정도일 수 있다. 희생막들(120)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 층간 절연막들(130)은 실리콘 산화물, 실리콘 탄산화물 또는 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(120) 및 층간 절연막들(130)은 CVD(Chemical Vapor Deposition) 공정, PECVD(Plasma Enhanced CVD) 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다.
이어서, 희생막들(120) 및 층간 절연막들(130)을 관통하는 복수의 채널 홀들(131 내지 134)을 형성하고, 각 채널 홀(131 내지 134) 내에 표면층(140) 및 내부층(150)을 포함하는 필라(pillar)를 형성한다. 이때, 표면층(140)은 채널 영역으로 기능할 수 있고, 예를 들어, 제1 도전형을 갖는 실리콘 물질을 포함할 수 있다. 내부층(150)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
또한, 채널 홀들(131 내지 134)의 측벽들 상에 전하 저장층(charge storage layer)(160)을 형성한다. 이때, 전하 저장층(160)은 블록킹 절연층, 전하 트랩층 및 터널링 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(160)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 전자 저장층은 후술되는 습식 식각 공정을 수행한 후에, 게이트 전극들(190)을 형성하기 전에 형성될 수도 있다. 이때, 전하 저장층은 층간 절연막들(130) 및 노출된 표면층(140)의 외측벽을 따라 형성될 수 있다.
또한, 워드 라인 컷 영역들(11, 12)에 대응하는, 희생막들(120) 및 층간 절연막들(130)의 일부 영역들을 관통하여 트렌치들(170)을 형성한다. 이어서, 실리콘 질화물에 식각 선택비를 갖는 식각액을 트렌치들(170)에 주입하는 습식 식각 공정을 수행함으로써 희생막들(120)을 선택적으로 식각할 수 있다. 예를 들어, 식각액은 H3PO4를 이용할 수 있다.
도 6b를 참조하면, 트렌치들(170)을 통해 불순물을 주입함으로써 워드 라인 컷 영역들(11, 12)에 공통 소스 라인(CSL)(180)을 형성한다. 습식 식각 공정의 결과, 희생막들(120)이 제거되고, 층간 절연막(130')이 부분적으로 제거되며, 이에 따라, 층간 절연막들(130') 사이에 갭(gap)들이 생긴다. 갭들에 의해 전하 저장층(160)의 외측벽이 일부 노출될 수 있다. 노출된 전하 저장층(160)의 외측벽들 및 층간 절연막들(130')을 따라 게이트 전극들(190)을 형성한다. 이에 따라, 각 층의 희생막들(120)은 게이트 전극들(190)로 치환될 수 있다. 예를 들어, 게이트 전극들(190)은 그라운드 선택 라인(GSL), 제1 및 제2 워드 라인들(11, 12)을 포함할 수 있다.
이때, 식각액은 워드 라인 컷 영역들(11, 12)에 대응하는 트렌치들(170)을 통해 주입되므로, 워드 라인 컷 영역들(11, 12)에 인접한 외부 채널 홀들, 즉, 제1 및 제4 채널 홀들(131, 134)에 대응하는 희생막들(120) 및 층간 절연막(130')에 대한 식각이 상대적으로 많이 이루어지는 반면, 워드 라인 컷 영역들(11, 12)에 인접하지 않은 내부 채널 홀들, 즉, 제2 및 제3 채널 홀들(132, 133)에 대응하는 희생막들(120) 및 층간 절연막(130')에 대한 식각은 상대적으로 적게 이루어질 수 있다.
이에 따라, 제1 워드 라인(WL1)의 길이는, 외부 채널 홀인 제4 채널 홀(134)에 대응하는 제1 길이(L1)가 내부 채널 홀인 제3 채널 홀(133)에 대응하는 제2 길이(L2)보다 클 수 있다. 또한, 제1 워드 라인(WL1)와 제2 워드 라인(WL2)사이의 간격은, 외부 채널 홀인 제4 채널 홀(134)에 대응하는 제1 간격(S1)이 내부 채널 홀인 제3 채널 홀(133)에 대응하는 제2 간격(S2)보다 작을 수 있다. 따라서, 외부 채널 홀인 제4 채널 홀(134)에 대응하는 제1 및 제2 워드 라인들(WL1, WL2) 사이의 간섭(interference)이 증가하게 된다.
이와 같이, 채널 홀과 인접 워드 라인 컷 영역과의 거리에 따라 채널 홀에 대응하는 워드 라인들의 특성이 다를 수 있고, 이에 따라, 채널 홀에 형성되는 메모리 셀들의 특성이 다를 수 있다. 구체적으로, 채널 홀과 인접 워드 라인 컷 영역과의 거리가 가까울수록 채널 홀에 대응하는 워드 라인들 사이의 간섭이 증가하게 되고, 또한, 워드 라인들을 통해 동일 전압이 인가되는 경우 메모리 셀에 대한 동작 속도가 빨라질 수 있다.
제1 비트 라인에는 외부 채널 홀들인 제1 및 제4 채널 홀들(131, 134)이 연결되고, 제2 비트 라인에는 내부 채널 홀들인 제2 및 제3 채널 홀들(132, 133)이 연결되는 경우, 제1 비트 라인과 제2 비트 라인 간에 로딩 미스매치가 발생하게 된다. 한편, 제1 비트 라인에 제1 및 제2 채널 홀들(131, 132)이 연결되고, 제2 비트 라인에 제3 및 제4 채널 홀들(133, 134)이 연결되면, 제1 비트 라인과 제2 비트 라인 간에 로딩 균등화가 이루어진 것으로 볼 수 있다.
도 7은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃의 다른 예(200)를 나타낸다.
도 7을 참조하면, 레이아웃(200)은 제1 및 제2 워드 라인 컷 영역들(21, 22), 복수의 채널 홀들(23) 및 스트링 선택 라인 컷 영역(24)을 포함한다. 제1 및 제2 워드 라인 컷 영역들(21, 22)은 제1 방향으로 신장되고, 서로 평행하게 배치될 수 있다. 스트링 선택 라인 컷 영역(24)은 제1 방향으로 신장되고, 제1 및 제2 워드 라인 컷 영역들(21, 22)과 평행하게 배치될 수 있다. 제1 워드 라인 컷 영역(21)과 스트링 선택 라인 컷 영역(24) 사이에 배치되는 채널 홀들(23)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있고, 제2 워드 라인 컷 영역(22)과 스트링 선택 라인 컷 영역(24) 사이에 배치되는 채널 홀들(23)은 다른 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 복수의 채널 홀들(23)은 서로 다른 비트 라인들에 연결될 수 있다.
본 실시예에서, 복수의 채널 홀들(23)은 인접 워드 라인 컷 영역과의 거리 및 인접 스트링 선택 라인 컷 영역과의 거리를 기초로 네 개의 타입들로 분류할 수 있다. 복수의 채널 홀들(23) 중 인접 워드 라인 컷 영역과의 거리가 상대적으로 가까운 외부 채널 홀은 제1 타입으로 분류하고, 인접 워드 라인 컷 영역과의 거리가 상대적으로 먼 내부 채널 홀은 제2 타입으로 분류할 수 있다. 또한, 복수의 채널 홀들(23) 중 인접 스트링 선택 라인 컷 영역과의 거리가 상대적으로 가까운 외부 채널 홀은 제3 타입으로 분류하고, 인접 스트링 선택 라인 컷 영역과의 거리가 상대적으로 먼 내부 채널 홀은 제4 타입으로 분류할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 채널 홀들(23)은 레이아웃에서 복수의 채널 홀들(23)의 형태 또는 레이아웃에서 복수의 채널 홀들(23)의 좌표를 기초로 네 개의 타입들로 분류될 수 있다.
구체적으로, 제1 워드 라인 컷 영역(21)으로부터 제3 거리(D3)만큼 떨어진 제1 채널 홀(231)은 제1 타입으로 분류되고, 제1 워드 라인 컷 영역(21)으로부터 제4 거리(D4)만큼 떨어진 제2 채널 홀(232)은 제2 타입으로 분류될 수 있다. 이때, 제4 거리(D4)는 제3 거리(D3)보다 크다. 또한, 스트링 선택 라인 컷 영역(24)으로부터 제5 거리(D5)만큼 떨어진 제3 채널 홀(233)은 제3 타입으로 분류되고, 스트링 선택 라인 컷 영역(24)으로부터 제6 거리(D6)만큼 떨어진 제4 채널 홀(234)은 제4 타입으로 분류 될 수 있다. 이때, 제6 거리(D6)는 제5 거리(D5)보다 크다.
도 8은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 8을 참조하면, 단계 S310에서, 각 채널 홀과 인접한 분리 영역 사이의 거리를 측정한다. 일 실시예에서, 분리 영역은 워드 라인 컷 영역을 포함할 수 있다. 일 실시예에서, 레이아웃에서 복수의 채널 홀들의 좌표를 기초로 상기 거리를 측정할 수 있다. 이에 대해서는 도 9 내지 도 12를 참조하여 자세하게 설명하기로 한다. 일 실시예에서, 분리 영역은 워드 라인 컷 영역 및 스트링 선택 라인 컷 영역을 포함할 수 있다. 이에 대해서는 도 13 및 도 14를 참조하여 자세하게 설명하기로 한다.
단계 S330에서, 복수의 채널 홀들을 거리에 따라 복수의 타입들로 분류한다. 일 실시예에서, 채널 홀과 인접한 워드 라인 컷 영역 사이의 거리를 기초로 복수의 채널 홀들을 적어도 두 개의 타입들로 분류할 수 있다. 일 실시예에서, 채널 홀과 인접한 워드 라인 컷 영역 사이의 거리 및 채널 홀과 인접한 스트링 선택 라인 컷 영역 사이의 거리를 기초로 복수의 채널 홀들을 적어도 네 개의 타입들로 분류할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 채널 홀과 인접한 워드 라인 컷 영역 사이의 거리 및 채널 홀과 인접한 스트링 선택 라인 컷 영역 사이의 거리를 기초로 복수의 채널 홀들을 두 개의 타입들로 분류할 수도 있다.
단계 S350에서, 각 비트 라인에 연결되는 채널 홀들의 타입들을 체크한다. 예를 들어, 복수의 채널 홀들이 제1 및 제2 타입들로 분류된 경우, 각 비트 라인에 연결되는 채널 홀들 중 제1 타입에 해당하는 채널 홀들의 제1 개수 및 제2 타입에 해당하는 채널 홀들의 제2 개수를 확인할 수 있다. 이하에서는, 각 비트 라인에 대한 제1 개수 및 제2 개수를, 각 비트 라인에 대한 체크 결과라고 지칭하기로 한다.
단계 S390에서, 복수의 비트 라인들의 로딩 균등화를 검증한다. 구체적으로, 복수의 비트 라인들에 대한 체크 결과들을 기초로 복수의 비트 라인들의 로딩 균등화를 검증한다. 일 실시예에서, 각 비트 라인에 대해, 제1 개수와 제2 개수를 비교할 수 있다. 제1 개수와 제2 개수가 동일한 비트 라인에 대해서는 로딩 균등화된 것으로 판단하고, 제1 개수와 제2 개수가 다른 비트 라인에 대해서는 로딩 균등화되지 않으로 판단할 수 있다.
도 9는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃의 일 예(300)를 나타낸다.
도 9를 참조하면, 레이아웃(300)은 제1 내지 제3 워드 라인 컷 영역들(31a 내지 31c), 제1 및 제2 스트링 선택 라인 영역들(32a, 32b), 복수의 비트 라인들(BL1 내지 BL4), 복수의 채널 홀들(331a 내지 334a, 331b 내지 334b)을 포함한다. 본 실시예에서, 복수의 채널 홀들(331a 내지 334a, 331b 내지 334b)은 지그재그 형태로 배열될 수 있다.
제1 내지 제3 워드 라인 컷 영역들(31a 내지 31c)은 제1 방향으로 신장하고, 서로 평행하게 배열될 수 있다. 제1 내지 제3 워드 라인 컷 영역들(31a 내지 31c)에는 공통 소스 라인(CSL)이 배치될 수 있다. 제1 및 제2 워드 라인 컷 영역들(31a, 31b) 사이에는 제1 스트링 선택 라인 영역(32a)이 배치되고, 제2 및 제3 워드 라인 컷 영역들(31b, 31c) 사이에는 제2 스트링 선택 라인 영역(32b)이 배치될 수 있다. 복수의 비트 라인들(BL1 내지 BL4)은 제3 방향으로 신장하고, 서로 평행하게 배열될 수 있다.
또한, 레이아웃(300)은 각 채널 홀(331a 내지 334a, 331b 내지 334b) 상의 드레인 컨택(DC), 각 채널 홀(331a 내지 334a, 331b 내지 334b)과 대응하는 비트 라인(BL1 내지 BL4)을 연결하기 위한 도전 라인(35a 내지 35c), 도전 라인(35a 내지 35c)과 대응하는 비트 라인(BL1 내지 BL4) 사이의 메탈 컨택(36a 내지 36c)을 더 포함할 수 있다. 여기서, 도전 라인(35a 내지 35c)는 라우팅 레이어(outing layer)라고 지칭할 수 있다.
본 실시예에서, 복수의 채널 홀들(331a 내지 334a, 331b 내지 334b)을 각 채널 홀과 인접한 분리 영역 사이의 거리에 따라 복수의 타입들로 분류할 수 있다. 본 실시예에서, 분리 영역은 워드 라인 컷 영역(31a 내지 31c)일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 채널 홀들(331a 내지 334a, 331b 내지 334b)은 레이아웃에서 복수의 채널 홀들(331a 내지 334a, 331b 내지 334b)의 형태 또는 레이아웃에서 복수의 채널 홀들(331a 내지 334a, 331b 내지 334b)의 좌표를 기초로 복수의 타입들로 분류될 수 있다.
구체적으로, 제1 스트링 선택 라인 영역(32a)에서, 제1 워드 라인 컷 영역(31a)과의 거리가 상대적으로 먼 채널 홀(331a)은 내부 채널 홀 타입으로 분류하고, 제1 워드 라인 컷 영역(31a)과의 거리가 상대적으로 가까운 채널 홀(333a)은 외부 채널 홀 타입으로 분류하고, 제2 워드 라인 컷 영역(31b)과의 거리가 상대적으로 가까운 채널 홀(332a)은 외부 채널 홀 타입으로 분류하고, 제2 워드 라인 컷 영역(31b)과의 거리가 상대적으로 먼 채널 홀(334a)은 내부 채널 홀 타입으로 분류할 수 있다.
또한, 제2 스트링 선택 라인 영역(32b)에서, 제2 워드 라인 컷 영역(31b)과의 거리가 상대적으로 먼 채널 홀(332b)은 내부 채널 홀 타입으로 분류하고, 제2 워드 라인 컷 영역(31b)과의 거리가 상대적으로 가까운 채널 홀(334b)은 외부 채널 홀 타입으로 분류하고, 제3 워드 라인 컷 영역(31c)과의 거리가 상대적으로 가까운 채널 홀(331)은 외부 채널 홀 타입으로 분류하고, 제3 워드 라인 컷 영역(31c)과의 거리가 상대적으로 먼 채널 홀(333b)은 내부 채널 홀 타입으로 분류할 수 있다.
먼저, 내부 채널 홀 타입의 경우에 대해 설명하기로 한다. 예를 들어, 채널 홀(331a)은 제1 워드 라인 컷 영역(31a)과의 거리가 상대적으로 멀기 때문에, 채널 홀(331a)에 연결된 도전 라인(35a)의 길이가 상대적으로 길다. 또한, 도 6b를 참조하여 상술한 바와 같이, 내부 채널 홀 타입의 경우, 각 워드 라인의 길이가 상대적으로 짧고, 인접한 워드 라인들 사이의 간격이 상대적으로 길어서 워드 라인들 간의 간섭이 상대적으로 작다. 이때, 채널 홀(331a)에 연결되는 제1 비트 라인(BL1)의 로드가 클 수 있다.
다음으로, 외부 채널 홀 타입의 경우에 대해 설명하기로 한다. 예를 들어, 채널 홀(332a)는 제2 워드 라인 컷 영역(31b)과의 거리가 상대적으로 가깝기 때문에, 채널 홀(332a)에 연결된 도전 라인(35b)의 길이가 상대적으로 짧다. 또한, 도 6b를 참조하여 상술한 바와 가이, 외부 채널 홀 타입의 경우, 각 워드 라인의 길이가 상대적으로 길고, 인접한 워드 라인들 사이의 간격이 상대적으로 짧아서 워드 라인들 간의 간섭이 상대적으로 크다. 이때, 채널 홀(332a)에 연결되는 제2 비트 라인(BL2)의 로드가 작을 수 있다.
이와 같이, 각 비트 라인에 연결된 채널 홀이 내부 채널 홀 타입인지 또는 외부 채널 홀 타입인지에 따라 각 비트 라인의 로드가 달라질 수 있다. 그러므로, 각 비트 라인에 연결된 채널 홀들이 하나의 타입으로 집중되지 않고, 내부 채널 홀 타입 및 외부 채널 홀 타입으로 고르게 분포하는 경우 복수의 비트 라인들의 로드가 균등화될 수 있다.
도 10은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 일 예(400)를 나타내는 단면도이다. 도 10은 도 9의 X-X' 선에 따른 단면도에 대응할 수 있다.
도 10을 참조하면, 수직형 메모리 장치(400)는 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제2 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제2 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(CS)이 제공된다. 전하 저장층(CS)은 터널링 절연층, 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 제1 스트링 선택 라인 영역(도 9의 32a)에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL1, SSL1) 및 워드 라인들(WL1 내지 WL4)과 같은 게이트 전극(GE)이 제공된다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 제2 스트링 선택 라인 영역(도 9의 32b)에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL2, SSL2) 및 워드 라인들(WL1 내지 WL4)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DC)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DC)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 채널 홀(331a)에 연결된 드레인 컨택(DC) 상에 도전 라인(35a)이 배치되고, 도전 라인(35a) 상에 메탈 컨택(36a)이 배치되며, 메탈 컨택(36a) 상에 제1 비트 라인(BL1)이 배치된다. 채널 홀들(332a, 332b)에 연결된 드레인들(DR) 상에 도전 라인(35b)이 배치되고, 도전 라인(35b)은 도 9의 제2 비트 라인(BL2)에 연결될 수 있다. 채널 홀(331b)에 연결된 드레인(DR) 상에 도전 라인(35c)이 배치되고, 도전 라인(35c) 상에 메탈 컨택(36c)이 배치되며, 메탈 컨택(36c) 상에 제1 비트 라인(BL1)이 배치된다.
도 11은 도 9의 레이아웃에 포함된 채널 홀들에 대한 분류 결과를 나타내는 테이블(TABLE1)이다.
도 9 및 도 11을 참조하면, 본 실시예에 따르면, 수직형 메모리 장치의 레이아웃에 포함된 복수의 채널 홀들을, 각 채널 홀과 인접한 워드 라인 컷 영역 사이의 거리에 따라 복수의 타입들로 분류하고, 복수의 비트 라인들(BL1 내지 BL4)에 대해, 각 비트 라인(BL1 내지 BL4)에 연결되는 채널 홀들의 타입들을 체크할 수 있다. 본 실시예에 따르면, 비트 라인 별로 각 스트링 선택 라인 영역에 포함된 채널 홀의 타입을 나타내는 테이블(TABLE1)을 생성할 수 있다. 본 실시예에서, 외부 채널 홀(Outer)을 제1 타입으로 분류하고, 내부 채널 홀(Inner)을 제2 타입으로 분류할 수 있다.
제1 비트 라인(BL1)에 연결되는 채널 홀들(331a, 331b) 중 제1 스트링 선택 라인 영역(32a)에 배치된 채널 홀(331a)은 제2 타입이고, 제2 스트링 선택 라인 영역(32b)에 배치된 채널 홀(331b)은 제1 타입이다. 따라서, 제1 비트 라인(BL1)에 연결되는 채널 홀들(331a, 331b)에서 제1 타입의 개수와 제2 타입의 개수는 동일하고, 즉, 외부 채널 홀 타입과 내부 채널 홀 타입의 개수가 동일하고, 제1 비트 라인(BL1)에 대해서는 로딩 균등화가 이루어진 것으로 판단할 수 있다.
제2 비트 라인(BL2)에 연결되는 채널 홀들(332a, 332b) 중 제1 스트링 선택 라인 영역(32a)에 배치된 채널 홀(332a)은 제1 타입이고, 제2 스트링 선택 라인 영역(32b)에 배치된 채널 홀(332b)은 제2 타입이다. 따라서, 제2 비트 라인(BL2)에 연결되는 채널 홀들(332a, 332b)에서 제1 타입의 개수와 제2 타입의 개수는 동일하고, 즉, 외부 채널 홀 타입과 내부 채널 홀 타입의 개수가 동일하고, 제2 비트 라인(BL2)에 대해서는 로딩 균등화가 이루어진 것으로 판단할 수 있다.
제3 비트 라인(BL3)에 연결되는 채널 홀들(333a, 333b) 중 제1 스트링 선택 라인 영역(32a)에 배치된 채널 홀(333a)은 제1 타입이고, 제2 스트링 선택 라인 영역(32b)에 배치된 채널 홀(333b)은 제2 타입이다. 따라서, 제3 비트 라인(BL3)에 연결되는 채널 홀들(333a, 333b)에서 제1 타입의 개수와 제2 타입의 개수는 동일하고, 즉, 외부 채널 홀 타입과 내부 채널 홀 타입의 개수가 동일하고, 제3 비트 라인(BL3)에 대해서는 로딩 균등화가 이루어진 것으로 판단할 수 있다.
제4 비트 라인(BL4)에 연결되는 채널 홀들(334a, 334b) 중 제1 스트링 선택 라인 영역(32a)에 배치된 채널 홀(334a)은 제2 타입이고, 제2 스트링 선택 라인 영역(32b)에 배치된 채널 홀(334b)은 제1 타입이다. 따라서, 제4 비트 라인(BL4)에 연결되는 채널 홀들(334a, 334b)에서 제1 타입의 개수와 제2 타입의 개수는 동일하고, 즉, 외부 채널 홀 타입과 내부 채널 홀 타입의 개수가 동일하고, 제4 비트 라인(BL4)에 대해서는 로딩 균등화가 이루어진 것으로 판단할 수 있다.
도 12는 도 9의 레이아웃에 포함된 채널 홀들의 분류 결과를 나타내는 레이아웃(300')이다.
도 12를 참조하면, 본 실시예에 따르면, 수직형 메모리 장치의 레이아웃에 포함된 복수의 채널 홀들을, 각 채널 홀과 인접한 분리 영역 사이의 거리에 따라 복수의 타입들로 분류하고, 복수의 비트 라인들(BL1 내지 BL4)에 대해, 각 비트 라인(BL1 내지 BL4)에 연결되는 채널 홀들의 타입들을 체크할 수 있다. 본 실시예에 따르면, 채널 홀들의 타입에 따라 색깔을 할당하고, 서로 다른 타입들에 대응하는 채널 홀들을 서로 다른 색깔로 표시할 수 있다. 본 실시예에서, 외부 채널 홀을 제1 타입으로 분류하고, 내부 채널 홀을 제2 타입으로 분류할 수 있다.
일부 실시예들에서, 채널 홀들의 타입에 따라 외곽선의 유형을 할당하고, 예를 들어, 제1 타입에 해당하는 채널 홀들은 실선으로 표시하고, 제2 타입에 해당하는 채널 홀들은 점선으로 표시할 수 있다. 일부 실시예들에서, 채널 홀들의 타입에 따라 표시(marking) 레이어를 할당하고, 예를 들어, 제1 타입에 해당하는 채널 홀들은 별 모양의 표시 레이어를 적용하고, 제2 타입에 해당하는 채널 홀들은 별도의 표시 레이어를 적용하지 않을 수 있다.
도 13은 본 개시의 일 실시예에 따른 수직형 레이아웃의 다른 예(500)를 나타낸다.
도 13을 참조하면, 레이아웃(500)은 제1 및 제2 워드 라인 컷 영역들(51a, 51b), 스트링 선택 라인 컷 영역(52), 제1 및 제2 스트링 선택 라인 영역들(53a, 53b), 복수의 비트 라인들(BL1 내지 BL4), 복수의 채널 홀들(541a 내지 544a, 541b 내지 544b)을 포함한다. 본 실시예에서, 복수의 채널 홀들(541a 내지 544a, 541b 내지 544b)은 지그재그 형태로 배열될 수 있다.
제1 및 제2 워드 라인 컷 영역들(51a, 51b)은 제1 방향으로 신장하고, 서로 평행하게 배열될 수 있다. 제1 및 제2 워드 라인 컷 영역들(51a, 51b)에는 공통 소스 라인(CSL)이 배치될 수 있다. 제1 워드 라인 컷 영역(51a)과 스트링 선택 라인 컷 영역(52) 사이에는 제1 스트링 선택 라인 영역(53a)이 배치되고, 스트링 선택 라인 컷 영역(52)과 제2 워드 라인 컷 영역(52b) 사이에는 제2 스트링 선택 라인 영역(53b)이 배치될 수 있다. 복수의 비트 라인들(BL1 내지 BL4)은 제3 방향으로 신장하고, 서로 평행하게 배열될 수 있다.
또한, 레이아웃(500)은 각 채널 홀(541a 내지 544a, 541b 내지 544b) 상의 드레인 컨택(DC), 각 채널 홀(541a 내지 544a, 541b 내지 544b)과 대응하는 비트 라인(BL1 내지 BL4)을 연결하기 위한 도전 라인(55a 내지 55e), 도전 라인(55a 내지 55e)과 대응하는 비트 라인(BL1 내지 BL4) 사이의 메탈 컨택(56a 내지 56c)을 더 포함할 수 있다. 여기서, 도전 라인(55a 내지 55e)는 라우팅 레이어라고 지칭할 수 있다.
본 실시예에서, 복수의 채널 홀들(541a 내지 544a, 541b 내지 544b)을 각 채널 홀과 인접한 분리 영역 사이의 거리에 따라 복수의 타입들로 분류할 수 있다. 본 실시예에서, 분리 영역은 워드 라인 컷 영역(51a, 51b) 및 스트링 선택 라인 컷 영역(52)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 채널 홀들(541a 내지 544a, 541b 내지 544b)은 레이아웃에서 복수의 채널 홀들(541a 내지 544a, 541b 내지 544b)의 형태 또는 레이아웃에서 복수의 채널 홀들(541a 내지 544a, 541b 내지 544b)의 좌표를 기초로 복수의 타입들로 분류될 수 있다.
구체적으로, 제1 스트링 선택 라인 영역(53a)에서, 제1 워드 라인 컷 영역(51a)과의 거리가 상대적으로 가까운 채널 홀(543a)은 워드 라인 외부 채널 홀 타입(이하 '제1 타입')으로 분류하고, 제1 워드 라인 컷 영역(51a)과의 거리가 상대적으로 먼 채널 홀(541a)은 워드 라인 내부 채널 홀 타입(이하 '제2 타입')으로 분류하고, 스트링 선택 라인 컷 영역(52)과의 거리가 상대적으로 가까운 채널 홀(542a)은 스트링 선택 라인 외부 채널 홀 타입(이하 '제3 타입')으로 분류하고, 스트링 선택 라인 컷 영역(52)과의 거리가 상대적으로 먼 채널 홀(544a)은 스트링 선택 라인 내부 채널 홀 타입(이하 '제4 타입')으로 분류할 수 있다.
또한, 제2 스트링 선택 라인 영역(53b)에서, 스트링 선택 라인 컷 영역(52)과의 거리가 상대적으로 가까운 채널 홀(542b)은 제3 타입으로 분류하고, 스트링 선택 라인 컷 영역(52)과의 거리가 상대적으로 먼 채널 홀(544b)은 제4 타입으로 분류하고, 제2 워드 라인 컷 영역(51b)과의 거리가 상대적으로 가까운 채널 홀(543b)은 제1 타입으로 분류하고, 제2 워드 라인 컷 영역(52b)과의 거리가 상대적으로 먼 채널 홀(541b)은 제2 타입으로 분류할 수 있다.
먼저, 제1 타입의 경우에 대해 설명하기로 한다. 예를 들어, 채널 홀(543a)은 제1 워드 라인 컷 영역(51a)과의 거리가 상대적으로 가깝기 때문에, 채널 홀(543a)에 연결된 도전 라인(55d)의 길이가 상대적으로 짧다. 따라서, 채널 홀(543a)에 연결되는 제3 비트 라인(BL3)의 로드가 클 수 있다. 다음으로, 제2 타입의 경우에 대해 설명하기로 한다. 예를 들어, 채널 홀(541a)는 제1 워드 라인 컷 영역(51a)과의 거리가 상대적으로 멀기 때문에, 채널 홀(541a)에 연결된 도전 라인(55a)의 길이가 상대적으로 길다. 이때, 채널 홀(541a)에 연결되는 제1 비트 라인(BL1)의 로드가 작을 수 있다.
다음으로, 제3 타입의 경우에 대해 설명하기로 한다. 예를 들어, 채널 홀(542a)는 스트링 선택 라인 컷 영역(52)과의 거리가 상대적으로 가깝기 때문에, 채널 홀(542a)에 연결된 도전 라인(55b)의 길이가 상대적으로 짧다. 이때, 채널 홀(542a)에 연결되는 제2 비트 라인(BL2)의 로드가 작을 수 있다. 다음으로, 제4 타입의 경우에 대해 설명하기로 한다. 예를 들어, 채널 홀(544a)은 스트링 선택 라인 컷 영역(52)과의 거리가 상대적으로 멀기 때문에, 채널 홀(544a)에 연결된 도전 라인(55e)의 길이가 상대적으로 길다. 이때, 채널 홀(544a)에 연결되는 제4 비트 라인(BL4)의 로드가 클 수 있다.
이와 같이, 각 비트 라인에 연결된 채널 홀이 워드 라인 내부 채널 홀 타입인지 또는 워드 라인 외부 채널 홀 타입인지에 따라, 그리고, 스트링 선택 라인 내부 채널 홀 타입인지 또는 스트링 선택 라인 외부 채널 홀 타입인지에 따라, 각 비트 라인의 로드가 달라질 수 있다. 그러므로, 각 비트 라인에 연결된 채널 홀들이 하나의 타입으로 집중되지 않고, 내부 채널 홀 타입 및 외부 채널 홀 타입, 그리고, 스트링 선택 라인 내부 채널 홀 타입 및 스트링 선택 라인 외부 채널 홀 타입으로 고르게 분포하는 경우 복수의 비트 라인들의 로드가 균등화될 수 있다.
도 14는 도 13의 레이아웃에 포함된 채널 홀들에 대한 분류 결과를 나타내는 테이블(TABLE2)이다.
도 13 및 도 14를 참조하면, 본 실시예에 따르면, 수직형 메모리 장치의 레이아웃에 포함된 복수의 채널 홀들을, 각 채널 홀과 인접한 워드 라인 컷 영역 및 스트링 선택 라인 컷 영역 사이의 거리에 따라 복수의 타입들로 분류하고, 복수의 비트 라인들(BL1 내지 BL4)에 대해, 각 비트 라인(BL1 내지 BL4)에 연결되는 채널 홀들의 타입들을 체크할 수 있다. 본 실시예에 따르면, 비트 라인 별로 각 스트링 선택 라인 영역에 포함된 채널 홀의 타입을 나타내는 테이블(TABLE2)을 생성할 수 있다. 본 실시예에서, 워드 라인 외부 채널 홀(Wouter)을 제1 타입으로 분류하고, 워드 라인 내부 채널 홀(Winner)을 제2 타입으로 분류하고, 스트링 선택 라인 외부 채널 홀(Souter)을 제3 타입으로 분류하고, 스트링 선택 라인 내부 채널 홀(Sinner)을 제4 타입으로 분류할 수 있다.
제1 비트 라인(BL1)에 연결되는 채널 홀들(541a, 541b) 중 제1 스트링 선택 라인 영역(53a)에 배치된 채널 홀(541a) 및 제2 스트링 선택 라인 영역(53b)에 배치된 채널 홀(541b)은 모두 제2 타입이다. 따라서, 제1 비트 라인(BL1)에 연결되는 채널 홀들(541a, 541b)에서 제1 타입의 개수와 제2 타입의 개수는 서로 다르고, 제1 비트 라인(BL1)에 대해서는 로딩 균등화가 이루어지지 않은 것으로 판단할 수 있다.
제2 비트 라인(BL2)에 연결되는 채널 홀들(542a, 542b) 중 제1 스트링 선택 라인 영역(53a)에 배치된 채널 홀(542a) 및 제2 스트링 선택 라인 영역(53b)에 배치된 채널 홀(542b)은 모두 제3 타입이다. 따라서, 제2 비트 라인(BL2)에 연결되는 채널 홀들(542a, 542b)에서 제3 타입의 개수와 제4 타입의 개수가 서로 다르고, 제2 비트 라인(BL2)에 대해서는 로딩 균등화가 이루어지지 않은 것으로 판단할 수 있다.
제3 비트 라인(BL3)에 연결되는 채널 홀들(543a, 543b) 중 제1 스트링 선택 라인 영역(53a)에 배치된 채널 홀(543a) 및 제2 스트링 선택 라인 영역(53b)에 배치된 채널 홀(543b)은 모두 제1 타입이다. 따라서, 제3 비트 라인(BL3)에 연결되는 채널 홀들(543a, 543b)에서 제1 타입의 개수와 제2 타입의 개수가 서로 다르고, 제3 비트 라인(BL3)에 대해서는 로딩 균등화가 이루어지지 않은 것으로 판단할 수 있다.
제4 비트 라인(BL4)에 연결되는 채널 홀들(544a, 544b) 중 제1 스트링 선택 라인 영역(53a)에 배치된 채널 홀(544a) 및 제2 스트링 선택 라인 영역(53b)에 배치된 채널 홀(544b)은 모두 제4 타입이다. 따라서, 제4 비트 라인(BL4)에 연결되는 채널 홀들(544a, 544b)에서 제3 타입의 개수와 제4 타입의 개수가 서로 다르고, 제4 비트 라인(BL4)에 대해서는 로딩 균등화가 이루어지지 않은 것으로 판단할 수 있다.
도 15는 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 15를 참조하면, 단계 S410에서, 수직형 메모리 장치의 레이아웃에 포함된 복수의 비트 라인들에 대하여, 각 비트 라인과 복수의 채널 홀들을 연결시키는 도전 라인의 사이즈를 측정한다. 여기서, 도전 라인의 사이즈는, 도전 라인의 길이, 너비, 형태 또는 인접한 도전 라인들 사이의 간격을 포함할 수 있다. 여기서, 도전 라인은, 각 비트 라인과 복수의 채널 홀들 사이의 라우팅 레이어에 대응할 수 있다.
단계 S430에서, 각 비트 라인에 대해 측정된 사이즈를 기초로 복수의 비트 라인들의 로딩 균등화를 검증한다. 일 실시예에서, 복수의 비트 라인들에 각각 대응하는 도전 라인들의 사이즈의 합을 비교한다. 구체적으로, 각 비트 라인에서 각 채널 홀까지 연결되는데 이용되는 도전 라인의 길이의 합이 비트 라인 별로 모두 동일한지 확인할 수 있다. 이때, 도전 라인들의 길이의 합이 동일한 비트 라인에 대한 로딩 균등화 결과를 성공으로 판단하고, 도전 라인들의 길이의 합이 다른 비트 라인에 대한 로딩 균등화 결과를 실패로 판단할 수 있다.
일 실시예에서, 복수의 비트 라인들에 각각 대응하는 도전 라인들의 형태가 동일한지 확인할 수 있다. 이때, 도전 라인들의 형태가 동일한 비트 라인에 대한 로딩 균등화 결과를 성공으로 판단하고, 도전 라인들의 형태가 다른 비트 라인에 대한 로딩 균등화 결과를 실패로 판단할 수 있다. 일 실시예에서, 복수의 비트 라인들에 각각 대응하는 도전 라인들의 너비 또는 넓이가 동일한지 확인할 수 있다. 이때, 도전 라인들의 너비 또는 넓이가 동일한 비트 라인에 대한 로딩 균등화 결과를 성공으로 판단하고, 도전 라인들의 너비 또는 넓이가 다른 비트 라인에 대한 로딩 균등화 결과를 실패로 판단할 수 있다. 일 실시예에서, 복수의 비트 라인들에 각각 대응하는 도전 라인들이 동일한 간격으로 배치되었는지 확인할 수 있다. 이때, 도전 라인들이 동일한 간격으로 배치된 비트 라인에 대한 로딩 균등화 결과를 성공으로 판단하고, 도전 라인들이 서로 다른 간격으로 배치된 비트 라인에 대한 로딩 균등화 결과를 실패로 판단할 수 있다.
도 16은 본 개시의 일 실시예에 따른 수직형 메모리 장치(600)를 개략적으로 나타내는 단면도이다.
도 16을 참조하면, 수직형 메모리 장치(600)는 제1 및 제2 채널 홀들(610, 620), 제1 및 제2 스터드들(630, 640), 도전 라인(650), 메탈 컨택(660) 및 비트 라인(670)을 포함할 수 있다. 제1 및 제2 채널 홀들(610, 620)은 모두 동일한 비트 라인(670)에 연결될 수 있다. 제1 및 제2 채널 홀들(610, 620) 상에 제1 및 제2 스터드들(630, 640)이 각각 배치되고, 제1 및 제2 스터드들(630, 640)은 드레인 컨택들일 수 있다.
일 실시예에서, 제1 및 제2 채널 홀들(610, 620)은 도 9의 채널 홀들(332a, 332b)에 대응할 수 있고, 도전 라인(650)은 도 9의 도전 라인(35b)에 대응할 수 있다. 또한, 메탈 컨택(660)은 도 9의 메탈 컨택(36b)에 대응할 수 있고, 비트 라인(670)은 도 9의 제2 비트 라인(BL2)에 대응할 수 있다. 일 실시예에서, 제1 및 제2 채널 홀들(610, 620)은 도 13의 채널 홀들(542a, 542b)에 대응할 수 있고, 도전 라인(650)은 도 13의 도전 라인(55b)에 대응할 수 있다. 또한, 메탈 컨택(660)은 도 9의 메탈 컨택(56b)에 대응할 수 있고, 비트 라인(670)은 도 9의 제2 비트 라인(BL2)에 대응할 수 있다.
도 17은 본 개시의 일 실시예에 따른 수직형 메모리 장치의 레이아웃(700)에서 도전 라인의 사이즈 측정 결과를 나타낸다.
도 17을 참조하면, 레이아웃(700)은 도전 라인들(MO) 및 비트 라인들(M1a, M1b)을 포함할 수 있다. 본 실시예에 따르면, 레이아웃(700)에서, 각 도전 라인(MO)의 너비(W), 길이(L), 형태 또는 인접한 도전 라인들 사이의 간격(S)을 측정할 수 있다.
일 실시예에서, 비트 라인(M1a)이 제1 채널 홀에 연결되는데 이용되는 도전 라인의 제1 길이와 비트 라인(M1a)이 제2 채널 홀에 연결되는데 이용되는 도전 라인의 제2 길이의 합을 계산할 수 있다. 또한, 비트 라인(M1b)이 제3 채널 홀에 연결되는데 이용되는 도전 라인의 제3 길이와 비트 라인(M1b)이 제4 채널 홀에 연결되는데 이용되는 도전 라인의 제4 길이의 합을 계산할 수 있다. 제1 및 제2 길이의 합과 제3 및 제4 길이의 합이 동일하면, 비트 라인들(M1a, M1b)의 로딩이 균등화된 것으로 판단할 수 있다. 한편, 제1 및 제2 길이의 합과 제3 및 제4 길이의 합이 서로 다르면, 비트 라인들(M1a, M1b)의 로딩이 균등화되지 않은 것으로 판단할 수 있다.
도 18은 본 개시의 일부 실시예들에 따른 수직형 메모리 장치(1000)를 나타내는 블록도이다.
도 18을 참조하면, 적층형 메모리 장치(1000)는 메모리 셀 어레이(1100), 로우 디코더(1200), 페이지 버퍼(1300), 입출력 버퍼(1400), 제어 로직(1500) 및 전압 발생기(1600)를 포함할 수 있다. 메모리 셀 어레이(1100)는 기판 상에 수직으로 적층되는 복수의 워드 라인들(WL)에 각각 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(1100)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 로우 디코더(1200)에 연결될 수 있다. 메모리 셀 어레이(1100)는 비트 라인들(BL)을 통해서 페이지 버퍼(1300)에 연결될 수 있다.
본 실시예에 따르면, 적층형 메모리 장치(1000)은 도 9에 예시된 레이아웃 검증 방법을 수행함으로써 제조될 수 있다. 이에 따라, 메모리 셀 어레이(1100)에 포함된 복수의 비트 라인들(BL)에 대해 로딩 균등화가 이루어질 수 있고, 이로써, 메모리 셀 어레이(1100)에 대한 동작 속도가 향상될 수 있다.
로우 디코더(1200)는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(1100)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 또한, 로우 디코더(1200)는 선택된 메모리 블록의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(1200)는 선택된 메모리 블록의 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작 시, 로우 디코더(1200)는 선택 워드라인에 프로그램 전압과 검증 전압을, 비선택 워드 라인에는 패스 전압을 전달한다. 읽기 동작 시, 로우 디코더(1200)는 선택 워드 라인에는 선택 읽기 전압을, 비선택 워드 라인에는 비선택 읽기 전압을 전달한다. 이때, 선택 라인들(GSL, SSL)에는 비선택 읽기 전압이 전달될 수 있다.
페이지 버퍼(1300)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작 시, 페이지 버퍼(1300)는 메모리 셀 어레이(1100)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작 시, 페이지 버퍼(1300)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(1300)는 감지된 데이터를 래치하여 외부에 전달한다. 소거 동작 시, 페이지 버퍼(1300)는 비트 라인을 플로팅(Floating)시킬 수 있다.
입출력 버퍼(1400)는 프로그램 동작 시에 입력받는 쓰기 데이터를 페이지 버퍼(1300)에 전달한다. 입출력 버퍼(1400)는 읽기 동작 시에 페이지 버퍼(1300)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(1400)는 입력되는 어드레스 또는 커맨드를 제어 로직(1500)이나 로우 디코더(1200)에 전달한다. 제어 로직(1500)은 외부로부터 전달되는 커맨드에 응답하여, 선택된 메모리 셀들을 액세스하도록 로우 디코더(1200), 페이지 버퍼(1300), 전압 발생기(1600) 등을 제어할 수 있다.
전압 발생기(1600)는 제어 로직(1500)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압, 패스 전압, 선택 및 비선택 읽기 전압들 등이 있다. 전압 발생기(1600)는 읽기 동작 또는 쓰기 동작 시 메모리 셀을 선택하기 위한 전압을 생성한다. 예를 들면, 전압 발생기(1600)는 워드 라인(WL)과 선택 라인들(SSL, GSL)에 제공되는 전압을 생성한다. 전압 발생기(1600)에 의해서 생성되는 전압은 로우 디코더(1200)를 통해서 셀 어레이(1100)에 전달될 수 있다.
도 19는 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 메모리 시스템(2000)을 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100) 및 복수의 비휘발성 메모리 장치들(2200)을 포함한다. 메모리 컨트롤러(2100)는 호스트로부터 데이터를 수신하고, 수신된 데이터를 복수의 비휘발성 메모리 장치(2200)에 저장할 수 있다. 복수의 비휘발성 메모리 장치들(2200)은 전술한 도 1 내지 도 17을 참조하여 상술된 방법들에 따라 제조될 수 있다.
도 20은 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 메모리 카드 시스템(3000)을 나타내는 블록도이다.
도 20을 참조하면, 메모리 카드 시스템(3000)은 호스트(3100) 및 메모리 카드(3200)를 포함할 수 있다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속부(3120)를 포함할 수 있다. 메모리 카드(3200)는 카드 접속부(3210), 카드 컨트롤러(3220) 및 메모리 장치(3230)를 포함할 수 있다. 이때, 메모리 카드(3200)는 도 1 내지 도 17을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
호스트(3100)는 메모리 카드(3200)에 데이터를 기입하거나, 메모리 카드(3200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(3110)는 커맨드(CMD), 호스트(3100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(3120)를 통해 메모리 카드(3200)로 전송할 수 있다.
카드 컨트롤러(3220)는 카드 접속부(3210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클럭 발생기에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(3230)에 저장할 수 있다. 메모리 장치(3230)는 호스트(3100)로부터 전송된 데이터를 저장할 수 있다. 메모리 장치(3230)는 도 1 내지 도 17을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
메모리 카드(3200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 21은 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 컴퓨팅 시스템(4000)을 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 내지 도 17를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
RAM(4300)은 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 22는 본 개시의 일부 실시예들에 따른 수직형 메모리 장치를 포함하는 SSD 시스템(5000)을 나타내는 블록도이다.
도 22를 참조하면, SSD 시스템(5000)은 호스트(5100) 및 SSD(5200)를 포함할 수 있다. SSD(5200)는 신호 커넥터(signal connector)를 통해 호스트(5100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(5200)는 SSD 컨트롤러(5210), 보조 전원 장치(5220) 및 복수의 메모리 장치들(5230, 5240, 5250)을 포함할 수 있다. 상기 복수의 메모리 장치들(5230, 5240, 5250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(5200)는 도 1 내지 도 17을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
본 발명에 따른 메모리 카드, 비휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치, 메모리 컨트롤러, 그리고/또는 스토리지 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200, 300, 500, 700: 레이아웃
600: 수직형 메모리 장치
11, 12, 21, 22, 31a 내지 31c, 51a, 51b: 워드 라인 컷 영역
24, 32a, 32b, 52: 스트링 선택 라인 컷 영역
13, 131 내지 134, 23, 231 내지 234, 331a 내지 334a, 331b 내지 334b 541a 내지 544a, 541b 내지 544b: 채널 홀

Claims (10)

  1. 수직형 메모리 장치의 레이아웃에 포함된 복수의 채널 홀들을, 각 채널 홀과 인접한 분리 영역 사이의 거리, 상기 레이아웃에서 상기 복수의 채널 홀들의 형태 및 상기 레이아웃에서 상기 복수의 채널 홀들의 좌표 중 적어도 하나에 따라 복수의 타입들(types)로 분류하는 단계;
    상기 레이아웃에 포함된 복수의 비트 라인들에 대하여, 각 비트 라인에 연결되는 채널 홀들의 타입들을 체크하는 단계; 및
    각 비트 라인에 대해 체크된 상기 타입들을 기초로, 상기 복수의 비트 라인들의 로딩(loading) 균등화를 검증하는 단계를 포함하고,
    상기 분리 영역은 워드 라인 컷 영역을 포함하는 것을 특징으로 하는 수직형 메모리 장치의 레이아웃 검증 방법.
  2. 제1항에 있어서,
    상기 분류하는 단계를 수행하기 전에, 상기 각 채널 홀과 상기 인접한 분리 영역 사이의 상기 거리를 측정하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 레이아웃 검증 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 분류하는 단계는, 상기 복수의 채널 홀들을, 상기 워드 라인 컷 영역에 대해 상대적으로 가까운 제1 타입, 및 상기 워드 라인 컷 영역에 대해 상대적으로 먼 제2 타입으로 분류하는 것을 특징으로 하는 수직형 메모리 장치의 레이아웃 검증 방법.
  5. 제4항에 있어서,
    상기 체크하는 단계는, 각 비트 라인에 연결되는 채널 홀들 중 상기 제1 타입에 대응하는 제1 채널 홀들의 제1 개수 및 상기 제2 타입에 대응하는 제2 채널 홀들의 제2 개수를 체크하고,
    상기 로딩 균등화를 검증하는 단계는,
    각 비트 라인에 대해 상기 제1 개수와 상기 제2 개수를 비교하는 단계;
    상기 복수의 비트 라인들 중, 상기 제1 개수와 상기 제2 개수가 동일한 비트 라인에 대한 로딩 균등화 결과를 성공으로 판단하는 단계; 및
    상기 복수의 비트 라인들 중, 상기 제1 개수와 상기 제2 개수가 다른 비트 라인에 대한 로딩 균등화 결과를 실패로 판단하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 레이아웃 검증 방법.
  6. 제1항에 있어서,
    상기 분리 영역은 스트링 선택 라인 컷 영역을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 레이아웃 검증 방법.
  7. 제6항에 있어서,
    상기 분류하는 단계는, 상기 복수의 채널 홀들을, 상기 워드 라인 컷 영역에 대해 가장 가까운 제1 타입, 상기 워드 라인 컷 영역에 대해 두 번째로 가까운 제2 타입, 상기 스트링 선택 라인 컷 영역에 가장 가까운 제3 타입, 및 상기 스트링 선택 라인 컷 영역에 대해 두 번째로 가까운 제4 타입으로 분류하는 것을 특징으로 하는 수직형 메모리 장치의 레이아웃 검증 방법.
  8. 제7항에 있어서,
    상기 체크하는 단계는, 각 비트 라인에 연결되는 채널 홀들 중 상기 제1 타입에 대응하는 제1 채널 홀들의 제1 개수, 상기 제2 타입에 대응하는 제2 채널 홀들의 제2 개수, 상기 제3 타입에 대응하는 제3 채널 홀들의 제3 개수, 및 상기 제4 타입에 대응하는 제4 채널 홀들의 제4 개수를 체크하고,
    상기 로딩 균등화를 검증하는 단계는,
    각 비트 라인에 대해 상기 제1 내지 제4 개수들을 비교하는 단계;
    상기 복수의 비트 라인들 중, 상기 제1 개수와 상기 제2 개수가 동일하거나 상기 제3 개수와 상기 제4 개수가 동일한 비트 라인에 대한 로딩 균등화 결과를 성공으로 판단하는 단계; 및
    상기 복수의 비트 라인들 중, 상기 제1 개수와 상기 제2 개수가 다르거나 상기 제3 개수와 상기 제4 개수가 다른 비트 라인에 대한 로딩 균등화 결과를 실패로 판단하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 레이아웃 검증 방법.
  9. 수직형 메모리 장치의 레이아웃에 포함된 복수의 비트 라인들에 대하여, 각 비트 라인과 복수의 채널 홀들을 연결시키는 도전 라인의 사이즈를 측정하는 단계;
    각 비트 라인에 대해 측정된 상기 사이즈를 기초로, 복수의 비트 라인들의 로딩 균등화를 검증하는 단계;
    로딩 균등화 검증 결과가 실패한 경우, 적어도 하나의 비트 라인과 채널 홀 사이의 라우팅을 변경하는 단계;
    상기 로딩 균등화 검증 결과가 성공한 경우, 상기 레이아웃을 기초로 상기 수직형 메모리 장치에 대한 마스크를 제작하는 단계; 및
    상기 마스크를 이용한 패터닝 공정을 통해 상기 수직형 메모리 장치를 형성하는 단계를 포함하고,
    상기 로딩 균등화를 검증하는 단계는,
    상기 복수의 비트 라인들에 각각 대응하는 도전 라인들의 사이즈가 동일하면 상기 로딩 균등화 검증 결과를 성공한 것으로 판단하고,
    상기 복수의 비트 라인들에 각각 대응하는 도전 라인들의 사이즈가 동일하지 않으면 상기 로딩 균등화 검증 결과를 실패한 것으로 판단하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 측정하는 단계는, 상기 도전 라인의 길이, 너비, 형태 또는 인접한 도전 라인들 사이의 거리를 측정하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
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