JP5411193B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1においては、図を見易くするために、導電部分を図示し、絶縁部分は省略している。図1に表したように、実施形態に係る不揮発性半導体記憶装置110は、メモリセルアレイ部MCUを備える。メモリセルアレイ部MCUには、複数のメモリセルMCが設けられる。メモリセルMCの構成の例については、後述する。
基板11には、例えば半導体基板が用いられる。基板11には、例えばシリコン基板が用いられる。
複数の電極膜61は、X軸に沿って延在する部分を有する。
メモリセルアレイ部MCUは、接続部CPに対向する接続部導電層CPCをさらに含むことができる。例えば、接続部導電層CPCにトレンチが設けられ、トレンチの内側に半導体材料を埋め込むことで接続部CPが形成される。接続部導電層CPCの電位を制御することで、接続部CPのそれぞれに接続された2つの半導体ピラーSPが互いに電気的に接続される。
図2は、図1のA1−A2線断面の一部を例示している。
図3においては、図を見易くするために、1つの電極膜61に対して、X軸に沿って並ぶ3つの半導体ピラーSPが描かれているが、実施形態において、X軸に沿って並ぶ半導体ピラーSPの数は任意である。
図4には、メモリセルアレイ部MCUに関して、図1のA1−A2線に対応する断面と、図1のB1−B2線に対応する断面と、が例示されている。また、図4には、第1コンタクト部CU1が例示されている。
すなわち、図5は、不揮発性半導体記憶装置110のメモリセルアレイ部MCUの構成を例示している。図5は、図2のC1−C2線断面図である。
なお、実施形態はこれに限らず、後述するように、第1貫通ホールTH1の分断絶縁層ILの側の側面、及び、第2貫通ホールTH2の分断絶縁層ILの側の側面の少なくともいずれかが、X−Z平面に対して平行な部分を有することができる。
図6(a)〜図6(c)、図7(a)〜図7(c)、図8(a)〜図8(c)、図9(a)〜図9(c)、図10(a)〜図10(c)、図11(a)〜図11(c)、図12(a)〜図12(c)、図13(a)〜図13(c)、及び、図14(a)〜図14(c)は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
図6(a)、図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)、図13(a)及び図14(a)は、模式的平面図である。
図6(b)、図7(b)、図8(b)、図9(b)、図10(b)、図11(b)、図12(b)、図13(b)及び図14(b)は、それぞれ図6(a)、図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)、図13(a)及び図14(a)のB1−B2線断面図である。
図6(c)、図7(c)、図8(c)、図9(c)、図10(c)、図11(c)、図12(c)、図13(c)及び図14(c)は、それぞれ図6(a)、図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)、図13(a)及び図14(a)のA1−A2線断面図である。
その後、第3フォトレジストf9を除去する。
このとき、図13(c)に例示したように、分断絶縁層ILの側壁には、絶縁膜f6が残る。このように、分断絶縁層ILの一部の側壁に側壁マスク層f6sを形成する。分断絶縁層ILの側壁に残る絶縁膜f6(側壁マスク層f6s)のY軸に沿った厚さ(厚さt11及び厚さt12は)、例えば、絶縁膜f6の厚さを反映した厚さである。
本製造方法は、第1軸に沿って積層された複数の第1電極膜61aと、第1軸に沿って隣り合う2つの第1電極膜61aの間に設けられた第1電極間絶縁膜62aと、を含み、Z軸に沿って延在する第1貫通ホールTH1が設けられた第1積層体ML1と、第1貫通ホールTH1の内側に埋め込まれ、Z軸に沿って延在する第1半導体ピラーSP1と、Z軸に対して直交するY軸に沿って第1積層体ML1と並置され、Z軸に沿って積層された複数の第2電極膜61bと、Z軸に沿って隣り合う2つの第2電極膜61bの間に設けられた第2電極間絶縁膜62bと、を含み、Z軸に沿って延在する第2貫通ホールTH2が設けられた第2積層体ML2と、第2貫通ホールTH2の内側に埋め込まれ、Z軸に沿って延在する第2半導体ピラーSP2と、第1半導体ピラーSP1と第2半導体ピラーSP2とを電気的に接続する接続部CPと、複数の第1電極膜61aと第1半導体ピラーSP1との間、及び、複数の第2電極膜61bと第2半導体ピラーSP2との間に設けられたメモリ膜と、第1積層体ML1と第2積層体ML2との間に設けられ、複数の第1電極膜61aと複数の第2電極膜61bとを分断する分断絶縁層ILと、を含む不揮発性半導体記憶装置(例えば不揮発性半導体記憶装置110)の製造方法である。
図16に表したように、参考例の不揮発性半導体記憶装置119においては、第1電極膜61aの分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離(第1距離d1)は、第2電極膜61bの分断絶縁層ILの側の端と、分断絶縁層ILと、の間のY軸に沿った距離(第2距離d2)とは異なっている。
図17(a)に表したように、実施形態に係る別の不揮発性半導体記憶装置111においては、第1貫通ホールTH1及び第2貫通ホールTH2をX−Y平面で切断した形状は、半円と長方形とを合体させた形状である。
すなわち、図18は、実施形態に係る別の不揮発性半導体記憶装置113のメモリセルアレイ部MCUの構成を例示している。
図19は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図19は、図18のC1−C2線断面図である。
これにより、電極膜61の電気的特性が向上し、メモリセルMCの動作特性が向上する。
図20(a)〜図20(c)は、実施形態に係る不揮発性半導体記憶装置の別の製造方法のを例示する模式図である。
すなわち、これらの図は、図14(a)〜図14(c)に例示した工程の後の工程を例示している。図20(a)は、模式的平面図である。図20(b)は、図20(a)のB1−B2線断面図である。図20(c)は、図20(a)のA1−A2線断面図である。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (3)
- 第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2つの前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含み、前記第1軸に沿って延在する第1貫通ホールが設けられた第1積層体と、前記第1貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する第1半導体ピラーと、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、前記第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2つの前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含み、前記第1軸に沿って延在する第2貫通ホールが設けられた第2積層体と、前記第2貫通ホールの内側に埋め込まれ、前記第1軸に沿って延在する第2半導体ピラーと、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する接続部と、前記第1積層体と前記第2積層体との間に設けられ、前記複数の第1電極膜と前記複数の第2電極膜とを分断する分断絶縁層と、前記複数の第1電極膜と前記第1半導体ピラーとの間、及び、前記複数の第2電極膜と前記第2半導体ピラーとの間、に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、
前記第1積層体及び前記第2積層体となる積層母体に前記分断絶縁層を形成し、
前記分断絶縁層の一部の側壁に、前記第1軸を含む平面に対して平行な部分を有する側壁マスク層を形成し、
前記積層母体の上に前記第1貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、及び、前記第2貫通ホールの前記分断絶縁層とは反対側の側面の形状に対応した曲面形状、を有する開口部を有する曲面形状マスクを形成し、
前記側壁マスク層と、前記曲面形状マスクと、を用いて前記積層母体を加工して、前記積層母体に前記第1貫通ホール及び前記第2貫通ホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第1貫通ホール及び前記第2貫通ホールの両方は、前記第1前記側壁マスク層の前記平面に対して平行な部分の形状を反映した前記分断絶縁層側の前記平面に対して平行な部分と、前記分断絶縁層とは反対側の前記曲面形状を反映した曲面部分と、をそれぞれ有する請求項1記載の不揮発性半導体記憶装置の製造方法。
- 前記第1貫通ホール及び前記第2貫通ホールの少なくともいずれかは、前記第1前記側壁マスク層の前記平面に対して平行な部分の形状を反映した前記分断絶縁層側の前記平面に対して平行な部分と、前記分断絶縁層とは反対側の前記曲面形状を反映した曲面部分と、を有する請求項1記載の不揮発性半導体記憶装置の製造方法。
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