JP2010161132A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Abstract

【課題】占有面積を縮小させた揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びる一対の柱状部３８ａ、及び一対の柱状部３８ａの下端を連結させるように形成された連結部３８ｂを有するＵ字状半導体層３８と、Ｕ字状半導体層３８の側面を取り囲むように形成された電荷蓄積層３７ｂと、電荷蓄積層２７ｂの側面を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。柱状部３８ａは、カラム方向に第１ピッチ３Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列され、第１〜第４ワード線導電層３２ａ〜３２ｄは、カラム方向に第１ピッチ３Ｆをもって配列され、ロウ方向においては柱状部３８ａの千鳥状の配列に沿って波状に曲がりながら延びるように構成されている。
【選択図】図６Ａ

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体層が設けられる。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体層の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体層、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。このメモリストリングにおいて、柱状半導体層は、基板と平行なロウ方向及びカラム方向にマトリクス状に形成される。導電層は、カラム方向に所定ピッチをもって、ロウ方向に延びるストライプ形状に構成される。
ここで、リソグラフィの解像限界（Ｆ）、及び導電層の幅を考慮すると、柱状半導体層の中心間距離は、少なくとも、カラム方向に３Ｆ必要とされ、ロウ方向に２Ｆ必要とされる。しかしながら、上記従来技術よりも、さらに占有面積を縮小させた不揮発性半導体記憶装置の製造が求められている。
特開２００７−２６６１４３号公報
本発明は、占有面積を縮小させた揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、前記柱状部は、前記垂直方向に直交する第１方向に第１ピッチをもって整列し、且つ前記垂直方向及び前記第１方向に直交する第２方向に第２ピッチをもって千鳥状に配列され、前記第１導電層は、前記第１方向に前記第１ピッチをもって配列され、前記第２方向においては前記千鳥状の配列に沿って波状に曲がりながら延びるように構成されていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、絶縁層に挟まれた複数の導電層を堆積させる工程と、複数の前記導電層、及び前記絶縁層を基板と平行な方向からみてＵ字状に貫いてホールを形成する工程と、前記ホールに面する前記複数の導電層の側面側に電荷蓄積層を形成する工程と、前記ホールを埋めるように半導体層を形成する工程と、前記導電層、及び前記絶縁層を貫通するように溝を形成する工程とを備え、前記ホールは、前記基板と平行な第１方向に第１ピッチをもって整列し、且つ前記基板と平行であって前記第１方向に直交する第２方向に第２ピッチをもって千鳥状に配列されるように形成され、前記溝は、前記第１方向に前記第１ピッチをもって位置し、前記第２方向においては前記千鳥状の配列に沿って波状に曲がりながら延びるように形成されることを特徴とする。
本発明は、占有面積を縮小させた揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
本発明の実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。 実施形態に係る不揮発性半導体記憶装置の一部の回路図である。 実施形態に係る不揮発性半導体記憶装置１００の一部省略斜視図である。 実施形態に係る不揮発性半導体記憶装置１００の断面図である。 図４の一部拡大図である。 実施形態に係るバックゲートトランジスタ層２０、及びメモリトランジスタ層３０の一部省略上面図である。 実施形態に係る選択トランジスタ層４０の一部省略上面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１〜第３の辺Ｄ１〜Ｄ３の長さに対応する比較例からの縮小率を示す図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
（実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する（図示略）。
次に、図２を参照して、メモリトランジスタ領域１２の回路構成について説明する。図２は、メモリトランジスタ領域１２の回路図である。
メモリトランジスタ領域１２は、図２に示すように、複数のメモリブロックＭＢにて構成されている。メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、ＭＯＮＯＳ構造にて構成され、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８）に接続されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８の制御ゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒの制御ゲートは、バックゲート線ＢＧに共通接続されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、複数のメモリブロックＭＢを跨いでカラム方向に延びるように形成されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。ソース側選択ゲート線ＳＧＳは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。また、ソース側選択トランジスタＳＳＴｒの他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。
次に、図３及び図４を参照して、上記図２に示した回路構成を実現する実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図３は、実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部省略斜視図であり、図４は、メモリトランジスタ領域１２の断面図である。
メモリセトランジスタ領域１２は、図３及び図４に示すように、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）として機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
バックゲートトランジスタ層２０は、図３及び図４に示すように、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。
バックゲート導電層２２は、後述するＵ字状半導体層３８の連結部３８ｂの下面及び側面を覆い且つ連結部３８ｂの上面と同じ高さまで形成されている。バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、バックゲートトランジスタ層２０は、図３及び図４に示すように、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。
メモリトランジスタ層３０は、図３及び図４に示すように、バックゲートトランジスタ層２０の上に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及び層間絶縁層３３、３４を有する。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、バックゲート導電層２２の上に、交互に積層されている。第１ワード線間絶縁層３１ａは、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。第２〜第５ワード線間絶縁層３１ｂ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、カラム方向に所定ピッチをもって、ロウ方向に所定形状にて延びるように形成されている。また、第２〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向の端部にて階段状に加工されている。なお、第１〜第４ワード線導電層３２ａ〜３２ｄの詳細な配置関係、及び形状は、後述する。
層間絶縁層３３は、第５ワード線間絶縁層３１ｅの上面に形成されている。すなわち、第２〜第５ワード線間絶縁層３１ｂ〜３１ｅの側面、第１〜第４ワード線導電層３２ａ〜３２ｄの側面、及び層間絶縁層３３の側面には、ロウ方向に延びる溝３５が形成されている。層間絶縁層３４は、溝３５を埋めるように形成されている。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び層間絶縁層３３、３４は、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
メモリトランジスタ層３０は、図３及び図４に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３６を有する。
メモリホール３６は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。
また、上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０は、メモリゲート絶縁層３７、及びＵ字状半導体層３８を有する。
メモリゲート絶縁層３７は、図４に示すように、メモリホール３６、及びバックゲートホール２３に面する側面に形成されている。なお、メモリゲート絶縁層３７の詳細な構成は、後述する。
Ｕ字状半導体層３８は、図４に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３８は、トンネル絶縁層３７ｃに接し且つバックゲートホール２３及びメモリホール３６を埋めるように形成されている。Ｕ字状半導体層３８は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部３８ａ、及び一対の柱状部３８ａの下端を連結させるように形成された連結部３８ｂを有する。Ｕ字状半導体層３８は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。Ｕ字状半導体層３８は、データ読み出しによる移動度の劣化が顕著となる膜厚、２ｎｍ以上であることが望ましい。
上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０の構成において、バックゲート導電層２２は、バックゲートトランジスタＢＴｒの制御ゲート電極として機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８の制御ゲート電極として機能する、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。
選択トランジスタ層４０は、図３及び図４に示すように、メモリトランジスタ層３０の上に堆積されたドレイン側導電層４１ａ、ソース側導電層４１ｂ、及び層間絶縁層４２、４３を有する。ドレイン側導電層４１ａ、ソース側導電層４１ｂ、及び層間絶縁層４２は、カラム方向に所定ピッチをもって、ロウ方向に所定形状にて延びるように形成されている。ドレイン側導電層４１ａの側面、ソース側導電層４１ｂの側面、及び層間絶縁層４２の側面には、ロウ方向に延びる溝４４が形成されている。層間絶縁層４３は、溝４４を埋めるように形成されている。なお、ドレイン側導電層４１ａ、及びソース側導電層４１ｂの詳細な配置関係、及び形状は、後述する。
ドレイン側導電層４１ａ及びソース側導電層４１ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。層間絶縁層４２、４３は、酸化シリコン（ＳｉＯ２）にて構成されている。
さらに、選択トランジスタ層４０は、図３及び図４に示すように、ドレイン側ホール４５ａ、ソース側ホール４５ｂ、及びソース線配線溝４５ｃを有する。
ドレイン側ホール４５ａは、層間絶縁層４２、ドレイン側導電層４１ａ、及び層間絶縁層３３を貫通するように形成されている。ソース側ホール４５ｂは、層間絶縁層４２、ソース側導電層４１ｂ、及び層間絶縁層３３を貫通するように形成されている。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３６に整合する位置に形成されている。
ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部にて層間絶縁層４４を掘り込むように形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部を繋ぎ且つロウ方向に延びるように形成されている。
また、選択トランジスタ層４０は、図３及び図４に示すように、ドレイン側ゲート絶縁層４６ａ、ソース側ゲート絶縁層４６ｂ、ドレイン側柱状半導体層４７ａ、ソース側柱状半導体層４７ｂ、プラグ導電層４８ａ、及びソース導電層４８ｂを有する。
ドレイン側ゲート絶縁層４６ａは、ドレイン側ホール４５ａに面する側面に形成されている。ソース側ゲート絶縁層４６ｂは、ソース側ホール４５ｂに面する側面に形成されている。ドレイン側ゲート絶縁層４６ａ、４６ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
ドレイン側柱状半導体層４７ａは、ドレイン側ホール４５ａ内の所定高さまでドレイン側ゲート絶縁層４６ａに接するように形成されている。ソース側柱状半導体層４７ｂは、ソース側ホール４６ｂの所定高さまでソース側ゲート絶縁層４６ｂに接するように形成されている。ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
プラグ導電層４８ａは、ドレイン側ホール４５ａ内の所定高さから、選択トランジスタ層４０の上面まで、ドレイン側ホール４５ａを埋めるように形成されている。ソース導電層４８ｂは、ソース側ホール４５ｂ内の所定高さから、選択トランジスタ層４０の上面まで、ソース側ホール４５ｂ及びソース線配線溝４５ｃを埋めるように形成されている。プラグ導電層４８ａ及びソース導電層４８ｂは、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
上記選択トランジスタ層４０の構成において、ドレイン側導電層４１ａは、ドレイン側選択トランジスタＳＤＴｒの制御ゲート電極として機能する。また、ドレイン側導電層４１ａは、ドレイン側選択線ＳＧＤとして機能する。ソース側導電層４１ｂは、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。また、ソース側導電層４１ｂは、ソース側選択線ＳＧＳとして機能する。ソース導電層４８ｂは、ソース線ＳＬとして機能する。
上記選択トランジスタ層４０の構成を換言すると、ドレイン側ゲート絶縁層４６ａは、ドレイン側柱状半導体層４７ａの側面を取り囲むように形成されている。ドレイン側導電層４２ａは、ドレイン側ゲート絶縁層４６ａの側面を取り囲むように形成されている。ソース側ゲート絶縁層４６ｂは、ソース側柱状半導体層４７ｂの側面を取り囲むように形成されている。ソース側導電層４２ｂは、ソース側ゲート絶縁層４６ｂの側面を取り囲むように形成されている。
配線層５０は、図３及び図４に示すように、層間絶縁層５１、ホール５１ａ、プラグ層５１ｂ、及びビット線層５２を有する。
層間絶縁層５１は、選択トランジスタ層４０の上面に形成されている。ホール５１ａは層間絶縁層５１を貫通してドレイン側ホール４５ａに整合する位置に形成されている。プラグ層５１ｂは、ホール５１ａを埋めるように、層間絶縁層５１の上面まで形成されている。ビット線層５２は、プラグ層５１ｂの上面に接するように、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。層間絶縁層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。プラグ層５１ｂ、ビット線層５２は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
上記配線層５０の構成において、ビット線層５２は、ビット線ＢＬとして機能する。
次に、図５を参照して、メモリゲート絶縁層３７の詳細な構成について説明する。図５は、図４の一部拡大図である。
メモリゲート絶縁層３７は、図５に示すように、メモリホール３６、及びバックゲートホール２３に面する側面側から順次積層されたブロック絶縁層３７ａ、電荷蓄積層３７ｂ、トンネル絶縁層３７ｃにて構成されている。ブロック絶縁層３７ａ、及びトンネル絶縁層３７ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３７ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
ブロック絶縁層３７ａは、データ消去時のゲート電極からの電子の逆注入を防ぐために十分な膜厚、例えば、１０ｎｍ以上であることが望ましい。電荷蓄積層３７ｂは、トンネル絶縁層３７ｃを通過した電子がトラップされるのに十分な捕獲効率を得るための膜厚、少なくとも１ｎｍ以上であることが望ましい。トンネル絶縁層３７ｃは、データ読み出し動作による誤書き込みを最小にし、且つデータリテンションを確保するために、少なくとも４ｎｍ以上であることが望ましい。
上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３７ｃは、柱状部３８ａの側面を取り囲むように形成されている。電荷蓄積層３７ｂは、トンネル絶縁層３７ｃの側面を取り囲むように形成されている。ブロック絶縁層３７ａは、電荷蓄積層３７ｂの側面を取り囲むように形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ブロック絶縁層３７ａの側面を取り囲むように形成されている。
次に、図６Ａを参照して、Ｕ字状半導体層３８の位置関係、第１〜第４ワード線導電層３２ａ〜３２ｄの位置関係、及びその形状について説明する。図６Ａは、実施形態に係るバックゲートトランジスタ層２０、及びメモリトランジスタ層３０の一部省略上面図である。
Ｕ字状半導体層３８は、図６Ａに示すように、カラム方向に第１ピッチをもって整列し、且つロウ方向に第２ピッチをもって千鳥状に配列されている。柱状部３８ａの直径は、Ｆである。柱状部３８ａは、カラム方向に第１ピッチ３Ｆをもって整列し、ロウ方向に第２ピッチをもって千鳥状に配列されている。ここで、第２ピッチは、２Ｆ未満である。なお、第２ピッチの具体的な長さは、後述する。
上記「千鳥状に配置」とは、以下に示す配置を意味する。すなわち、ロウ方向の２ｎ−１番目（ｎは、１以上の整数）に位置する柱状部３８ａがロウ方向に一列に整列し、ロウ方向の２ｎ番目の柱状部３８ａがロウ方向に一列に整列するような配置である。また、ロウ方向を中心に、鋸状のジグザグに折れ曲がった直線を描いた場合に、その直線の角に柱状部３８ａが位置するような配置である。
ここで、任意の柱状部３８ａを、「第１柱状部３８ａ１」と定義する。第１柱状部３８ａ１に対してロウ方向に隣接する柱状部３８ａを、「第２柱状部３８ａ２」と定義する。第１柱状部３８ａ１に対してカラム方向に隣接する柱状部３８ａを、「第３柱状部３８ａ３」と定義する。また、第１柱状部３８ａ１の中心と第２柱状部３８ａ２の中心とを結ぶ線分を、「第１の辺Ｄ１」と定義する。第１柱状部３８ａ１の中心と第３柱状部３８ａ３の中心とを結ぶ線分を、「第２の辺Ｄ２」と定義する。第２柱状部３８ａ２の中心と第３柱状部３８ａ３の中心とを結ぶ線分を、「第３の辺Ｄ３」と定義する。また、第１〜第３の辺Ｄ１〜Ｄ３にて構成される三角形を、「三角形Ｔ」と定義する。
三角形Ｔは、３つの柱状部３８ａの中心を結び構成される三角形のうち３辺の和が最も小さい三角形である。例えば、図６Ａに示す三角形Ｔａの３辺の和は、三角形Ｔの３辺の和（Ｄ１＋Ｄ２＋Ｄ３）よりも大きい。
第１の辺Ｄ１は、ロウ方向に対し角度θだけ傾いている。第１の辺Ｄ１の長さは、「２Ｆ」である。第２の辺Ｄ２の長さは、「３Ｆ」である。第３の辺Ｄ３の長さは、第２の辺Ｄ１と等しく、「３Ｆ」である。すなわち、二辺が等しいのであるから、三角形Ｔは、二等辺三角形となる。角度θは、三角形Ｔが二等辺三角形（２：３：３）となる角度であり、具体的に、略１９°である。また、第２ピッチは、２Ｆｃｏｓθであり、具体的に、略１．８９Ｆである。
上記Ｕ字状半導体層３８に係る構成を換言すると、バックゲートホール２３は、図６Ａに示すように、カラム方向にピッチ６Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列されている。バックゲートホール２３の短手方向は、Ｆの長さをもち、その長手方向は、４Ｆの長さをもつ。メモリホール３６は、カラム方向に第１ピッチ３Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列されている。メモリホール３６の直径は、Ｆである。
第１〜第４ワード線導電層３２ａ〜３２ｄは、図６Ａに示すように、カラム方向にピッチ３Ｆをもって配列され、ロウ方向においては柱状部３８ａの千鳥状の配列に沿って波状に曲がりながら延びるように構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、カラム方向に２Ｆの幅をもって形成されている。
次に、図６Ｂを参照して、ドレイン側柱状半導体層４７ａ、ソース側柱状半導体層４７ｂの位置関係、ドレイン側導電層４１ａ、ソース側導電層４１ｂの位置関係、及びその形状について説明する。図６Ｂは、実施形態に係る選択トランジスタ層４０の一部省略上面図である。
ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂは、図６Ｂに示すように、カラム方向に整列し、且つロウ方向に第２ピッチをもって千鳥状に配列されている。ドレイン側柱状半導体層４７ａの直径、及びソース側柱状半導体層４７ｂの直径は、Ｆである。ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂは、カラム方向に第１ピッチ３Ｆをもって整列し、ロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列されている。
上述した柱状部３８ａと同様に、隣接する１つのドレイン側柱状半導体層４７ａの中心、及び２つのソース側柱状半導体層４７ｂの中心を結んだ三角形Ｔを、図６Ｂに示す。三角形Ｔは、１つ（又は２つ）のドレイン側柱状半導体層４７ａの中心、及び２つ（又は１つ）のソース側柱状半導体層４７ｂの中心を結び構成される三角形のうち３辺の和が最も小さい三角形である。上述したように、三角形Ｔは、二等辺三角形となる。なお、三角形Ｔは、隣接する２つのドレイン側柱状半導体層４７ａの中心、及び１つのソース側柱状半導体層４７ｂの中心を結んだものであってもよい。
上記ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂに係る構成を換言すると、ドレイン側ホール４５ａ、及びソース側ホール４５ｂは、図６Ｂに示すように、カラム方向に第１ピッチ３Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列されている。
ドレイン側導電層４１ａ、及びソース側導電層４１ｂは、図６Ｂに示すように、カラム方向に第１ピッチ３Ｆをもって配列され、ロウ方向においてはドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂの千鳥状の配列に沿って波状に曲がりながら延びるように構成されている。ドレイン側導電層４１ａ、及びソース側導電層４１ｂは、カラム方向に２Ｆの幅をもって形成されている。
（実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図７〜図２６を参照して、実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図７、図８、図１０、図１２、図１３、図１５、図１６、図１８、図１９、及び図２１〜図２６は、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。図９、図１１、図１４、図１７、及び図２０は、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
先ず、図７に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
次に、図８及び図９に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を彫り込み、バックゲートホール２３を形成する。ここで、バックゲートホール２３は、カラム方向に整列し、且つロウ方向に沿って千鳥状に配列されるように形成する。バックゲートホール２３の短手方向は、３Ｆの長さをもち、その長手方向は、４Ｆの長さをもつように形成する。バックゲートホール２３は、カラム方向に所定ピッチ６Ｆをもって形成する。
続いて、図１０及び図１１に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６１を形成する。
次に、図１２に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、第１ワード線間絶縁層３１ａ、層３１ｂＡ〜３１ｅＡ、及び層３２ａＡ〜３２ｄＡを形成する。
続いて、図１３及び図１４に示すように、第１ワード線間絶縁層３１ａ、層３１ｂＡ〜３１ｅＡ、及び層３２ａＡ〜３２ｄＡを貫通させて、メモリホール３６を形成する。メモリホール３６は、犠牲層６１のカラム方向の両端上面に達するように形成する。すなわち、メモリホール３６は、カラム方向に第１ピッチ３Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθ（２Ｆ未満）をもって千鳥状に配列されるように形成する。メモリホール３６の直径は、Ｆとなるように形成する。
次に、図１５に示すように、熱燐酸処理により、メモリホール３６を介して、犠牲層６１を除去する。
続いて、図１６及び図１７に示すように、メモリホール３６及びバックゲートホール２３を埋めるように、順次、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、及びアモルファスシリコン（ａ−Ｓｉ）を堆積させる。この工程により、メモリホール３６の側面及びバックゲートホール２３の側面に、メモリゲート絶縁層３７、及びアモルファスシリコン層３８Ａが形成される。すなわち、アモルファスシリコン層３８Ａにおいて、柱状に延びる柱状部は、カラム方向に第１ピッチＦをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列されるように形成される。
次に、図１８に示すように、層３１ｅＡの上面に、酸化シリコン（ＳｉＯ２）を堆積させ、層３３Ａを形成する。
続いて、図１９及び図２０に示すように、層３３Ａ、層３１ｂＡ〜３１ｅＡ、及び層３２ａＡ〜３２ｄＡを貫通するように、溝３５を形成する。溝３５は、カラム方向に隣接するメモリホール３６の間に形成する。溝３５は、カラム方向に第１ピッチ３Ｆをもって配列され、ロウ方向においてはメモリホール３６の千鳥状の配列に沿って波状に曲がりながら延びるように構成する。溝３５は、幅Ｆをもつように形成する。この工程により、層３１ｂＡ〜３１ｅＡは、第２〜第５ワード線間絶縁層３１ｂ〜３１ｅとなる。層３２ａＡ〜３２ｄＡは、第１〜第４ワード線導電層３２ａ〜３２ｄとなる。層３３Ａは、層間絶縁層３３となる。
次に、図２１に示すように、溝３５を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層３４を形成する。
続いて、図２２に示すように、層間絶縁層３３の上面に、ポリシリコン（ｐ−Ｓｉ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、層４１Ａ、及び層４２Ａを形成する。
次に、図２３に示すように、層４２Ａ、層４１Ａ、及び層間絶縁層３３を貫通するように、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを形成する。ドレイン側ホール４５ａ、及びソース側ホール４５ｂは、メモリホール３６と整合する位置に形成する。すなわち、ドレイン側ホール４５ａ、及びソース側ホール４５ｂは、カラム方向に第１ピッチ３Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列されるように形成する。
続いて、図２４に示すように、ドレイン側ホール４５ａの側壁、及びソース側ホール４５ｂの側壁に、順次、酸化シリコン（ＳｉＯ２）、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。この工程により、ドレイン側ホール４５ａの側壁に、ドレイン側ゲート絶縁層４６ａが形成される。ドレイン側ホール４５ａを埋めるように、アモルファスシリコン層４７ａＡが形成される。また、ソース側ホール４５ｂの側壁に、ソース側柱状半導体層４６ｂが形成される。ソース側ホール４５ｂを埋めるように、アモルファスシリコン層４７ｂＡが形成される。
次に、図２５に示すように、層４２Ａ、及び層４１Ａを貫通するように溝４４を形成する。溝４４は、カラム方向に第１ピッチ３Ｆをもって配列され、ロウ方向においてはドレイン側ホール４５ａ及びソース側ホール４５ｂの千鳥状の配列に沿って波状に曲がりながら延びるように構成する。溝４４は、幅Ｆをもつように形成する。この工程により、層４１Ａは、ドレイン側導電層４１ａ、及びソース側導電層４２ｂとなる。また、層４２Ａは、層間絶縁層４２となる。
続いて、図２６に示すように、溝４４を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層４３を形成する。また、６００℃の熱処理により、アモルファスシリコン層３８Ａ、４７ａＡ、４７ｂＡをポリシリコンに結晶化させる。この工程により、アモルファスシリコン層３８Ａは、Ｕ字状半導体層３８となる。アモルファスシリコン層４７ａＡは、ドレイン側柱状半導体層４７ａとなる。アモルファスシリコン層４７ｂＡは、ソース側柱状半導体層４７ｂとなる。また、結晶化の後、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂにイオン注入を行い、拡散層を形成する。イオン注入は、Ａｓ、４０ｋｅＶ、３×１０１５ｃｍ−２の条件で行う。
続いて、ソース線配線溝４５ｃ、プラグ導電層４８ａ、ソース導電層４８ｂ、及び配線層５０を形成し、図４に示す不揮発性半導体記憶装置１００が形成される。
（実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、実施形態に係る不揮発性半導体記憶装置１００の効果について、比較例と比較して説明する。比較例において、柱状部３８ａは、ロウ方向及びカラム方向にマトリクス状に配置され、第１〜第４ワード線導電層３２ａ〜３２ｄは、カラム方向に所定ピッチ３Ｆをもってロウ方向に延びるストライプ状に構成されているものとする。このような比較例において、柱状部３８ａの配置されるカラム方向のピッチは、「２Ｆ」となる。
これに対し、実施形態に係る不揮発性半導体記憶装置１００において、柱状部３８ａは、カラム方向に第１ピッチ３Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列されている。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、カラム方向に第１ピッチ３Ｆをもって配列され、ロウ方向においては柱状部３８ａの千鳥状の配列に沿って波状に曲がりながら延びるように構成されている。
上記構成により、実施形態に係る不揮発性半導体記憶装置１００は、柱状部３８ａ間の距離を所定距離（２Ｆ）に保ちつつ、比較例よりも、柱状部３８ａの配置されるカラム方向のピッチを「２Ｆ（１−ｃｏｓθ）」だけ縮小することができる。すなわち、不揮発性半導体記憶装置１００は、占有面積を縮小することができる。
（その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
上記実施形態において、第１の辺Ｄ１の長さは、「２Ｆ」である。第２の辺Ｄ２の長さは、「３Ｆ」である。第３の辺Ｄ２の長さは、「３Ｆ」である。しかしながら、第１〜第３の辺Ｄ１〜Ｄ３の長さは、このような長さに限定されるものではない。角度θは、三角形Ｔが二等辺三角形となる角度に限定されるものではなく、０°より大きければよい。θが１９°よりも小さい場合には、第３の辺Ｄ３は３Ｆより大となるが、この場合も、占有面積は比較例に比べ小さくすることができる。
つまり、本発明に係る不揮発性半導体記憶装置１００において、柱状部３８ａは、カラム方向に第１ピッチをもって整列し、且つロウ方向に第２ピッチをもって千鳥状に配列されていればよい。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、カラム方向に第１ピッチをもって配列され、ロウにおいては柱状部３８ａの千鳥状の配列に沿って波状に曲がりながら延びるように構成されていればよい。第１ピッチは、上記実施形態のように、３Ｆに限定されない。第２ピッチは、２Ｆｃｏｓθに限定されない。
ここで、本発明に係る不揮発性半導体記憶装置の比較例からの縮小率を、図２７に示す。例えば、（Ｄ２／Ｄ３）＝１．６６（又は、１．５７、１．４８、１．４０、１．３１）であって、１．８Ｆ≦Ｄ１≦２．２Ｆとすると、比較例からの縮小率は、図２７に示すようになる。
１００…不揮発性半導体記憶装置、 １２…メモリトランジスタ領域、 １３…ワード線駆動回路、 １４…ソース側選択ゲート線駆動回路、 １５…ドレイン側選択ゲート線駆動回路、 １６…センスアンプ、 １７…ソース線駆動回路、 １８…バックゲートトランジスタ駆動回路、 ２０…バックゲートトランジスタ層、 ３０…メモリトランジスタ層、 ４０…選択トランジスタ層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
    前記メモリストリングは、
    基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、
    前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、
    前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、
    前記柱状部は、前記垂直方向に直交する第１方向に第１ピッチをもって整列し、且つ前記垂直方向及び前記第１方向に直交する第２方向に第２ピッチをもって千鳥状に配列され、
    前記第１導電層は、前記第１方向に前記第１ピッチをもって配列され、前記第２方向においては前記千鳥状の配列に沿って波状に曲がりながら延びるように構成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. ３つの前記柱状部の中心を結び構成される三角形のうち、３辺の和が最も小さい三角形が二等辺三角形となるよう、前記柱状部が配列された
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１ピッチは、３Ｆであり、
    前記第２ピッチは、２Ｆ未満である
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記メモリストリングの一端に接続され導通を制御する選択トランジスタを備え、
    前記選択トランジスタは、
    前記柱状部の上面から前記垂直方向に延びる第２半導体層と、
    前記第２半導体層の側面を取り囲むように形成された絶縁層と、
    前記絶縁層の側面を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第２導電層とを備え、
    前記第２半導体層は、前記垂直方向に直交する第１方向に前記第１ピッチをもって整列し、且つ前記第２方向に前記第２ピッチをもって千鳥状に配列され、
    前記第２導電層は、前記第１方向に前記第１ピッチをもって配列され、前記第２方向においては前記千鳥状の配列に沿って波状に曲がりながら延びるように構成されている
    ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、
    絶縁層に挟まれた複数の導電層を堆積させる工程と、
    複数の前記導電層、及び前記絶縁層を基板と平行な方向からみてＵ字状に貫いてホールを形成する工程と、
    前記ホールに面する前記複数の導電層の側面側に電荷蓄積層を形成する工程と、
    前記ホールを埋めるように半導体層を形成する工程と、
    前記導電層、及び前記絶縁層を貫通するように溝を形成する工程とを備え、
    前記ホールは、前記基板と平行な第１方向に第１ピッチをもって整列し、且つ前記基板と平行であって前記第１方向に直交する第２方向に第２ピッチをもって千鳥状に配列されるように形成され、
    前記溝は、前記第１方向に前記第１ピッチをもって位置し、前記第２方向においては前記千鳥状の配列に沿って波状に曲がりながら延びるように形成される
    ことを特徴とする不揮発性半導体記憶装置の製造方法。
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