JP2014053585A - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】製造歩留まりが高く、高集積化が可能な不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、下地層の上に、第１半導体層を形成する工程と、底面と側面とを有する第１犠牲層であり、第１半導体層によって底面および側面が取り囲まれた第１犠牲層を形成する工程と、第１半導体層の上および第１犠牲層の上に、第１絶縁層を形成する工程と、第１絶縁層の上に、複数の電極層と複数の第２犠牲層とが交互に積層された積層体を形成する工程と、積層体の上面から第１犠牲層の上の第１絶縁層に達する第１トレンチを形成する工程と、第１トレンチのなかに、第２絶縁層を形成する工程と、積層体の上面から第１半導体層の上の第１絶縁層に達する第２トレンチを形成する工程と、第２トレンチのなかに、第３絶縁層を形成する工程と、を備える。
【選択図】図１

Description

本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
最近、メモリデバイスの分野では、コントロールゲートとして機能する電極層を複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁にメモリ膜を形成し、さらにメモリホール内にチャネルボディ層を形成する３次元型メモリセルが注目されている。この種のメモリデバイスは、集積度を増加させるために、複数の電極層の数をより増加させることが望まれている。
しかし、複数の電極層の数が多くなるほど、積層体の厚さが増加する。従って、積層体を加工する際には不具合が生じる可能性がある。例えば、積層体に深いトレンチを形成すると、トレンチによって分割された積層体のアスペクト比は必然的に高くなる。このため、分割された積層体の機械的強度が低下し、分割された積層体の倒壊が発生する可能性がある。
特開２０１１−２４９８０３号公報
本発明が解決しようとする課題は、製造歩留まりが高く、高集積化が可能な不揮発性半導体記憶装置の製造方法を提供することである。
実施形態の不揮発性半導体記憶装置の製造方法は、メモリセルが直列に接続されたメモリストリングスを有する不揮発性半導体記憶装置の製造方法である。実施形態の不揮発性半導体記憶装置の製造方法は、下地層の上に、第１半導体層を形成する工程と、底面と側面とを有する第１犠牲層であり、前記第１半導体層によって前記底面および前記側面が取り囲まれた前記第１犠牲層を形成する工程と、前記第１半導体層の上および前記第１犠牲層の上に、第１絶縁層を形成する工程と、前記第１絶縁層の上に、複数の電極層と複数の第２犠牲層とが交互に積層された積層体を形成する工程と、前記積層体の上面から前記第１犠牲層の上の前記第１絶縁層に達する第１トレンチを形成する工程と、前記第１トレンチのなかに、第２絶縁層を形成する工程と、前記積層体の上面から前記第１半導体層の上の前記第１絶縁層に達する第２トレンチを形成する工程と、前記第２トレンチのなかに、第３絶縁層を形成する工程と、を備える。
本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の斜視模式図である。 本実施形態に係るメモリセル部の拡大断面模式図である。 図３（ａ）〜図３（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図４（ａ）〜図４（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図５（ａ）〜図５（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図６（ａ）〜図６（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図７（ａ）〜図７（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図９（ａ）〜図９（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図１０（ａ）〜図１０（ｃ）は、参考例に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図１１（ａ）および図１１（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。 図１２（ａ）および図１２（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する前に、メモリセルの概要について説明する。
図１は本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の斜視模式図である。
図２は本実施形態に係るメモリセル部の拡大断面模式図である。
図１においては、図を見易くするために、メモリホール７５の内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
不揮発性半導体記憶装置１は、メモリセルが直列に接続されたメモリストリングスを有する。不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介して半導体層２２（バックゲート層、あるいは第１半導体層）が設けられている。
基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。半導体層２２は、例えば、不純物元素が添加されたシリコン（Ｓｉ）層である。
半導体層２２上には、複数の絶縁層３０Ｂ（図２参照）と、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓが、それぞれ交互に積層されている。
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。
電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、半導体層２２とドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、半導体層２２とソース側選択ゲート電極４５Ｓとの間に設けられている。
また、以下の説明において、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓをまとめて、単に電極層４０と表すこともある。また、電極層４０の層数は任意であり、本実施形態で例示される４層に限らない。
電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加され導電性を有するシリコン層である。本実施形態では、絶縁層３０Ｂとして、例えば、ＯＮＯ構造の絶縁層を例示する（後述）。
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、不純物が添加され導電性を有するシリコン層である。
電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、不純物が添加され導電性を有するシリコン層である。
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５と表すこともある。
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線４７が設けられている。ソース線４７は、一対のチャネルボディ層２０の一方に接続されたチャネルボディ層５１に接続されている。ソース線４７は、金属層、または不純物が添加され導電性を有するシリコン層である。
ドレイン側選択ゲート電極４５Ｄおよびソース線４７上には、図示しない絶縁層を介して、複数本のビット線４８が設けられている。ビット線４８は一対のチャネルボディ層２０の他方に接続されたチャネルボディ層５１に接続されている。ビット線４８はＹ方向に延在している。
半導体層２２およびこの半導体層２２上の積層体４１には、Ｕ字状のメモリホール７５が複数形成されている。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、半導体層２２内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホール７５を構成する。なお、本実施形態では、Ｕ字状のメモリホールのほか、ストレート型のメモリホールも含む（後述）。
メモリホール７５の内部には、Ｕ字状にチャネルボディ層２０（第１チャネルボディ層）が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホール７５の内壁との間にはメモリ膜３０Ａが設けられている。
チャネルボディ層２０に接続されたチャネルボディ層５１（第２チャネルボディ層）とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層５１は、例えば、シリコン層である。チャネルボディ層５１とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜３６が設けられている。
なお、メモリホール７５内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホール７５の中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
メモリ膜３０Ａは、例えば、一対の酸化シリコン膜で窒化シリコン膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、電極層４０とチャネルボディ層２０との間には、電極層４０側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層４０に接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、電極層４０間には、絶縁層３０Ｂが２層設けられている。絶縁膜３１は、例えば、酸化シリコン膜である。電荷蓄積膜３２は、例えば、窒化シリコン膜である。絶縁膜３３は、例えば、酸化シリコン膜である。
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層４０はコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と電極層４０との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
本実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線４８と接続されている。
ソース側選択ゲート電極４５Ｓ、チャネルボディ層５１およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層５１は、ソース線４７と接続されている。
半導体層２２、この半導体層２２内に設けられたチャネルボディ層２０およびメモリ膜３０Ａは、半導体層トランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤと半導体層トランジスタＢＧＴとの間には、電極層４０４Ｄ〜４０１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、半導体層トランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、電極層４０１Ｓ〜４０４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、半導体層トランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
１つのメモリストリングＭＳは、複数の電極層４０を含む積層体４１の積層方向に延びる一対の柱状部ＣＬと、半導体層２２に埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図３（ａ）〜図８は、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。図６（ａ）〜図７（ｃ）では、下地層の表示が省略されている。
まず、図３（ａ）に表されるように、下地層１１の上に、半導体層２２を形成する。下地層１１には、メモリセルを制御する周辺回路部のトランジスタ等が設けられている。半導体層２２は、ホウ素添加シリコンを含む。続いて、半導体層２２の上にマスク層９０をパターニングする。マスク層９０はレジスト層である。続いて、マスク層９０から表出された半導体層２２の表面にドライエッチング加工を施す。この状態を、図３（ｂ）に表す。
図３（ｂ）に表されるように、半導体層２２に凹部２２ｔが形成される。この凹部２２ｔを通して一対のメモリホールのそれぞれの下端が連結される（後述）。なお、マスク層９０については除去される。
次に、図３（ｃ）に表されるように、半導体層２２の上に犠牲層２３（第１犠牲層）を形成する。犠牲層２３は、無添加シリコンを含む。
次に、図３（ｄ）に表されるように、半導体層２２の表面が表出するまで、犠牲層２３の表面をエッチバックする。犠牲層２３の表面と半導体層２２の表面とを面一にする。これにより、底面と側面とが半導体層２２によって取り囲まれた犠牲層２３が形成する。
次に、図４（ａ）に表されるように、半導体層２２の上および犠牲層２３の上に、絶縁層２５（第１絶縁層）を形成する。続いて、絶縁層２５の上に、複数の電極層４０と複数の犠牲層３７（第２犠牲層）とが交互に積層された積層体４１を形成する。続いて、積層体４１の上に、絶縁層２６を形成する。
絶縁層２５の厚さは、最下層の電極層４０と半導体層２２との間の耐圧が維持できる程度の膜厚にする。電極層４０は、ホウ素添加シリコンを含む。犠牲層３７は、無添加シリコンを含む。
次に、図４（ｂ）に表されるように、積層体４１の上面４１ｕから犠牲層２３の上の絶縁層２５に達する第１のトレンチ４１ｔａ（第１トレンチ）を形成する。トレンチ４１ｔａは、フォトリソグラフィおよびエッチングにより形成される。トレンチ４１ｔａによって積層体４１がＹ方向（図１参照）に分割される。
次に、図４（ｃ）に表されるように、トレンチ４１ｔａのなかに、絶縁層４２（第２絶縁層）を形成する。絶縁層４２は、窒化シリコンを含む。
次に、図５（ａ）に表されるように、積層体４１の上面４１ｕから半導体層２２の上の絶縁層２５に達する第２のトレンチ４１ｔｂ（第２トレンチ）を形成する。トレンチ４１ｔｂは、フォトリソグラフィおよびエッチングにより形成される。トレンチ４１ｔｂによって積層体４１がＹ方向にさらに分割される。
次に、図５（ｂ）に表されるように、トレンチ４１ｔｂのなかに、絶縁層４３（第３絶縁層）を形成する。絶縁層４３は、酸化シリコンを含む。つまり、絶縁層４２の材料と絶縁層４３の材料とが異なっている。
次に、図５（ｃ）に表されるように、積層体４１、絶縁層４２、および絶縁層４３の上に絶縁層２７（第４絶縁層）を形成する。続いて、絶縁層２７の上に選択ゲート電極層４５Ｌを形成する。続いて、選択ゲート電極層４５Ｌの上に絶縁層２８（第５絶縁層）を形成する。
次に、図６（ａ）に表されるように、絶縁層２８の上面２８ｕから、絶縁層４２の両側に犠牲層２３にまで到達する一対のホール７４を形成する。一対のホール７４は、フォトリソグラフィおよびエッチングによって形成される。
ホール７４の上端径と下端径とは略均しく加工することが望ましい。これは、ホール７４内に複数のトランジスタが形成され、複数のトランジスタのそれぞれの性能を同じにするためである。積層体４１は、ホウ素添加シリコン層と無添加シリコン層の積層体であるものの、主成分はシリコンである。このため、積層体４１は、シリコン単層と見なせる。従って、フォトリソグラフィおよびエッチングでテーパ角が略９０°のホール７４が形成される。
次に、図６（ｂ）に表されるように、１対のホール７４を通して、犠牲層２３を除去する。これにより、半導体層２２に空間部２２ｓが形成される。空間部２２ｓは、１対のホール７４のそれぞれの下端を繋ぐ。また、１対のホール７４を通して、複数の犠牲層３７を除去する。これにより、複数の電極層４０のそれぞれの間に空間が形成される。
犠牲層２３、３７の除去は、アルカリ系薬液によって犠牲層２３、３７を溶解することによって行われる。
犠牲層３７を除去する際には、１対のホール７４の間に絶縁層４２が設けられ、１対のホール７４の両側に絶縁層４３が設けられている。従って、１対のホール７４同士が複数の電極層４０の間に形成された空間を経由して繋がることはない。絶縁層４２、４３は、犠牲層３７を除去する際には支柱として機能する。なお、図６（ａ）、（ｂ）では、ホール７４の中心位置で切断された断面が描かれているに過ぎない。従って、図６（ａ）、（ｂ）の段階では、積層体４１、絶縁層２７、選択ゲート電極層４５Ｌ、および絶縁層２８は、トレンチによってＹ方向に分割されていない。
次に、図６（ｃ）に表されるように、１対のホール７４のそれぞれの側壁、および空間部２２ｓの内壁に、電荷蓄積膜３２を含む層（上述したメモリ膜３０Ａ）およびチャネルボディ層（チャネルボディ層２０およびチャネルボディ層５１）を順に形成する。空間部２２ｓには、一対のチャネルボディ層２０のそれぞれの下端を繋ぐ連結部２１が形成される。連結部２１の材料は、チャネルボディ層２０の材料と同じである。電荷蓄積膜３２を含む層については、複数の電極層４０のそれぞれの間にも形成される。複数の電極層４０のそれぞれの間に形成される層が上述した絶縁層３０Ｂである。
次に、図７（ａ）に表されるように、絶縁層２８の上面から選択ゲート電極層４５Ｌを貫通して絶縁層４２に到達するトレンチ４５ｔａ（第３トレンチ）を形成する。トレンチ４５ｔａによって選択ゲート電極層４５Ｌが１対のホール７４のそれぞれが並ぶ方向（Ｙ方向）に分割される。さらに絶縁層２８の上面から選択ゲート電極層４５Ｌを貫通して絶縁層４３に到達するトレンチ４５ｔｂ（第４トレンチ）を形成する。トレンチ４５ｔｂによって選択ゲート電極層４５Ｌが１対のホール７４のそれぞれが並ぶ方向にさらに分割される。この段階で、選択ゲート電極層４５Ｌがトレンチ４５ｔａ、４５ｔｂによって分割され、選択ゲート電極４５が形成される。トレンチ４５ｔａ、４５ｔｂは、フォトリソグラフィおよびエッチングにより形成される。
続いて、トレンチ４５ｔａを通して絶縁層４２を除去する。例えば、熱リン酸によって、窒化シリコンを含む絶縁層４２を溶解することにより絶縁層４２を除去する。この状態を、図７（ｂ）に表す。
図７（ｂ）に表されるように、絶縁層４２を除去することにより、トレンチ４５ｔａの下にトレンチ４５ｔａに繋がるトレンチ４１ｔａが形成される。
次に、図７（ｃ）に表されるように、トレンチ４１ｔａによって分割された積層体４１中の複数の電極層４０のそれぞれの一部をシリサイド化する。さらに、トレンチ４５ｔａおよびトレンチ４５ｔｂによって分割された選択ゲート電極層４５Ｌの一部をシリサイド化する。すなわち、トレンチ４１ｔａによって分割された複数の電極層４０のそれぞれの側面にシリサイド層４０ｓを形成する。また、選択ゲート電極４５の側面にシリサイド層４５ｓを形成する。
例えば、トレンチ４５ｔｂ、トレンチ４５ｔａ、およびトレンチ４１ｔａの内壁に、ニッケル膜を形成し、熱処理を施す。これにより、シリコンとニッケルとが反応して、トレンチ４１ｔａによって分割された複数の電極層４０のそれぞれの側面にシリサイド層４０ｓが形成される。また、選択ゲート電極４５の側面にシリサイド層４５ｓが形成される。未反応のニッケル膜は、ウェットエッチングによって除去される。なお、絶縁層４３と電極層４０との間には、シリサイド層が形成されない。
続いて、トレンチ４１ｔａのなかに絶縁層５３（第６絶縁層）を形成し、トレンチ４５ｔａのなかに絶縁層５４（第７絶縁層）を形成し、トレンチ４５ｔｂのなかに絶縁層５５（第８絶縁層）を形成する。この状態を、図８に表す。
図８に表される不揮発性半導体記憶装置１においては、下地層１１の上に複数の電極層４０と複数の中間層（例えば、絶縁層３０Ｂ）とがそれぞれ交互に積層された積層体４１が設けられている。また、一対の第１チャネルボディ層２０が積層体４１を貫通して、積層体４１の上面４１ｕから積層体４１の下面４１ｄにまで延在している。下地層１１と積層体４１との間には、一対の第１チャネルボディ層２０のそれぞれの下端を繋ぐ連結部２１が設けられている。
一対の第１チャネルボディ層２０の間には、積層体４１を貫通し積層体４１の上面４１ｕから積層体４１の下面４１ｄにまで延在する絶縁層５３が設けられている。一対の第１チャネルボディ層２０の両側には、積層体４１を貫通し積層体４１の上面４１ｕから積層体４１の下面４１ｄにまで延在する別の絶縁層４３が設けられている。
一対の第１チャネルボディ層２０のそれぞれと複数の電極層４０のそれぞれとの間には、メモリ膜３０Ａが設けられている。絶縁層５３と複数の電極層４０のそれぞれとの間には、シリサイド層４０ｓが設けられている。
また、不揮発性半導体記憶装置１においては、一対の選択ゲート電極４５が積層体４１の上に設けられている。また、第２チャネルボディ層５１は、一対の選択ゲート電極４５のそれぞれを貫通し、一対の第１チャネルボディ層２０のそれぞれに接続されている。一対の選択ゲート電極４５のそれぞれと第２チャネルボディ層５１との間には、ゲート絶縁膜３５、３６が設けられている。一対の選択ゲート電極４５のそれぞれの一部は、シリサイド化されている。なお、図８に表される状態からビット線とソース線とを形成することにより、図１に例示された不揮発性半導体記憶装置１が形成される。
図９（ａ）〜図１２（ｂ）は参考例に係る不揮発性半導体記憶装置の製造方法を説明する断面模式図である。
まず、上述した積層体４１を下地層１１上に形成した後、図９（ａ）に表されるように、トレンチ４１ｔａとトレンチ４１ｔｂとを同時に形成する。
次に、図９（ｂ）に表されるように、トレンチ４１ｔａのなかに絶縁層４２を形成し、トレンチ４１ｔｂのなかに絶縁層４２を形成する。絶縁層４２は、窒化シリコンを含む。つまり、この段階において、同じ材料の絶縁層４２によって積層体がＹ方向に分割される。
次に、図９（ｃ）に表されるように、積層体４１の上および絶縁層４２の上に、絶縁層２７、選択ゲート電極層４５Ｌ、および絶縁層２８をこの順に形成する。
次に、図１０（ａ）に表されるように、絶縁層２８の上面２８ｕから、絶縁層４２の両側に犠牲層２３にまで到達する一対のホール７４を形成する。
次に、図１０（ｂ）に表されるように、１対のホール７４を通して、犠牲層２３を除去する。これにより、半導体層２２に空間部２２ｓが形成される。また、１対のホール７４を通して、複数の犠牲層３７を除去する。これにより、複数の電極層４０のそれぞれの間に空間が形成される。
次に、図１０（ｃ）に表されるように、１対のホール７４のそれぞれの側壁、および空間部２２ｓの内壁に、電荷蓄積膜３２を含む層（上述したメモリ膜３０Ａ）およびチャネルボディ層（チャネルボディ層２０およびチャネルボディ層５１）を順に形成する。電荷蓄積膜３２を含む層については、複数の電極層４０のそれぞれの間にも形成される。複数の電極層４０のそれぞれの間に形成される層が上述した絶縁層３０Ｂである。
次に、図１１（ａ）に表されるように、絶縁層２８の上面から選択ゲート電極層４５Ｌを貫通して絶縁層４２に到達するトレンチ４５ｔを形成する。この段階で、選択ゲート電極層４５Ｌがトレンチ４５ｔによって分割され、選択ゲート電極４５が形成される。続いて、トレンチ４５ｔを通して絶縁層４２を除去する。例えば、熱リン酸によって、窒化シリコンを含む絶縁層４２を溶解することにより絶縁層４２を除去する。この状態を、図１１（ｂ）に表す。
図１１（ｂ）に表されるように、絶縁層４２を除去することにより、トレンチ４５ｔの下に、トレンチ４５ｔに繋がるトレンチ４１ｔａとトレンチｔｂとが形成される。
次に、図１２（ａ）に表されるように、トレンチ４１ｔａ、４１ｔｂによって分割された複数の電極層４０のそれぞれの側面にシリサイド層４０ｓを形成する。また、選択ゲート電極４５の側面にシリサイド層４５ｓを形成する。
次に、図１２（ｂ）に表されるように、トレンチ４１ｔａ、４１ｔｂのそれぞれのなかに絶縁層５６を形成し、絶縁層５６の上のトレンチ４５ｔのなかに絶縁層５７を形成する。これにより、不揮発半導体記憶装置１００が形成される。
参考例では、図９（ａ）に表される段階で、アスペクト比の高い積層体４１が形成される（例えば、アスペクト比≧１０）。これは、トレンチ４１ｔａとトレンチ４１ｔｂとを同時に形成するためである。さらに図１１（ｂ）に表される段階では、積層体４１の上に選択ゲート電極層４５Ｌを含む積層体がさらに設けられる。このため、積層体４１と選択ゲート電極層４５Ｌを含む積層体を含めた積層体のアスペクト比は積層体４１のアスペクト比に比べてさらに高くなる。参考例では、積層体４１および選択ゲート電極層４５Ｌを分割するトレンチの配列ピッチが本実施形態に比べておよそ半分になっている。また、アスペクト比は、記憶容量増加のためにデザインを縮小し、且つ電極層４０の数を増加させるほど高くなる。
このようなアスペクト比の高い積層体にプロセス処理を施すと、積層体４１および選択ゲート電極層４５Ｌは、プロセス中に倒壊する可能性がある。
例えば、トレンチ４１ｔａ、４１ｔｂもしくはトレンチ４５ｔを形成した後には、トレンチ内に残る残渣を除去するウェット処理工程、およびトレンチ内に絶縁層を埋め込む前処理としてウェット処理工程などがある。また、図１１（ａ）から図１１（ｂ）に移行させるプロセスでは、トレンチ４１ｔａ、４１ｔｂ、４５ｔの中が熱リン酸液によって晒される。
このようなウェット処理工程では、水の表面張力が起因して、隣り合う積層体が接触したり、積層体が倒壊したりする可能性がある。隣り合う積層体の接触、積層体の倒壊は積層体のアスペクト比が高くなるほど起こりやすくなる。
これに対し、本実施形態では、トレンチ４１ｔａとトレンチ４１ｔｂとを同時に形成しない。本実施形態では、図４（ｂ）に表される段階でトレンチ４１ｔａを形成し、トレンチ４１ｔａ内に絶縁層４２を埋め込んだ後に、図５（ａ）に表される段階でトレンチ４１ｔｂを形成する。
すなわち、トレンチ４１ｔａとトレンチ４１ｔｂとをまとめてトレンチ４１ｔとすると、本実施形態ではトレンチ４１ｔを２回に分けて形成する。このため、トレンチ４１ｔの配列ピッチが参考例に比べておよそ倍になる。その結果、トレンチ４１ｔによって分割された積層体４１のアスペクト比は、参考例に比べて低減する。
また、本実施形態では、トレンチ４１ｔａ内に形成した絶縁層４２の材料とトレンチ４１ｔｂ内に形成した絶縁層４３の材料とが異なっている。これにより、図７（ａ）から図７（ｂ）に移行させるプロセスでは、絶縁層４２もしくは絶縁層４３の一方を選択的にエッチングすることができる。例えば、本実施形態では、絶縁層４２を取り除き、絶縁層４３は残存させるプロセスを経ている。
これにより、積層体４１および選択ゲート電極層４５Ｌを含む積層体は、残存させた絶縁層４３が支柱となって倒れにくくなる。参考例では、支柱として機能する絶縁層４３が存在しないため、積層体４１および選択ゲート電極層４５Ｌを含む積層体が倒壊する可能性がある。この倒壊の可能性は、メモリセルの集積度が上がるほど高くなってしまう。
また、本実施形態では、積層体の倒壊が抑制されるので、電極層４０の数を増加させたり、デザインを縮小させることができる。これにより、メモリセルの集積度がさらに向上する。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
例えば、図６（ａ）〜図６（ｂ）では、犠牲層３７を除去する製造プロセスが表されている。本実施形態では、図４（ａ）の段階で犠牲層３７の代わりに、酸化シリコン等の絶縁層を設けて、図６（ａ）の段階以降も該絶縁層をそのまま残す製造プロセスも提供される。すなわち、図６（ｂ）の段階で犠牲層３７を除去する上述製造プロセスのほか、犠牲層３７の代わりに電極層４０間に形成した該絶縁層を除去しない製造プロセスも本実施形態に含まれる。この場合、積層体４１は、電極層４０と、電極層４０によって挟まれた絶縁層と、を含む。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１００ 不揮発性半導体記憶装置、 １０ 基板、 １１ 下地層、 ２０、５１ チャネルボディ層、 ２１ 連結部、 ２２ 半導体層、 ２２ｓ 空間部、 ２２ｔ 凹部、 ２３、３７ 犠牲層、 ２５、２６、２７、２８、４２、４３、５３、５４、５５、５６、５７ 絶縁層、 ２８ｕ 上面、 ３０Ａ メモリ膜、 ３０Ｂ 絶縁層
３１、３３ 絶縁膜、 ３２ 電荷蓄積膜、 ３５、３６ ゲート絶縁膜、 ４０、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ 電極層、 ４０ｓ シリサイド層、 ４１ 積層体、 ４１ｄ 下面、 ４１ｔ、４１ｔａ、４１ｔｂ、４５ｔ、４５ｔａ、４５ｔｂ トレンチ、 ４１ｕ 上面、 ４５ 選択ゲート電極、 ４５Ｄ ドレイン側選択ゲート電極、 ４５Ｌ 選択ゲート電極層、 ４５Ｓ ソース側選択ゲート電極、 ４５ｓ シリサイド層、 ４７ ソース線、 ４８ ビット線、 ７４ ホール、 ７５ メモリホール、 ９０ マスク層、 ＢＧＴ 半導体層トランジスタ、 ＣＬ 柱状部、 ＭＣ メモリセル、 ＭＳ メモリストリング、 ＳＴＤ ドレイン側選択トランジスタ、 ＳＴＳ ソース側選択トランジスタ

Claims (6)

  1. メモリセルが直列に接続されたメモリストリングスを有する不揮発性半導体記憶装置の製造方法であり、
    下地層の上に、第１半導体層を形成する工程と、
    底面と側面とを有する第１犠牲層であり、前記第１半導体層によって前記底面および前記側面が取り囲まれた前記第１犠牲層を形成する工程と、
    前記第１半導体層の上および前記第１犠牲層の上に、第１絶縁層を形成する工程と、
    前記第１絶縁層の上に、複数の電極層と複数の第２犠牲層とが交互に積層された積層体を形成する工程と、
    前記積層体の上面から前記第１犠牲層の上の前記第１絶縁層に達する第１トレンチを形成する工程と、
    前記第１トレンチのなかに、第２絶縁層を形成する工程と、
    前記積層体の上面から前記第１半導体層の上の前記第１絶縁層に達する第２トレンチを形成する工程と、
    前記第２トレンチのなかに、第３絶縁層を形成する工程と、
    前記積層体、前記第２絶縁層、および前記第３絶縁層の上に第４絶縁層を形成する工程と、
    前記第４絶縁層の上に選択ゲート電極層を形成する工程と、
    前記選択ゲート電極層の上に第５絶縁層を形成する工程と、
    前記第５絶縁層の上面から、前記第２絶縁層の両側に前記第１犠牲層にまで到達する一対のホールを形成する工程と、
    前記１対のホールを通して、前記第１犠牲層を除去することにより、前記第１半導体層に前記１対のホールのそれぞれの下端を繋ぐ空間部を形成する工程と、
    前記１対のホールのそれぞれの側壁、および前記空間部の内壁に、電荷蓄積膜を含む層およびチャネルボディ層を順に形成する工程と、
    前記第５絶縁層の上面から前記選択ゲート電極層を貫通して前記第２絶縁層に到達する第３トレンチおよび前記第５絶縁層の上面から前記選択ゲート電極層を貫通して前記第３絶縁層に到達する第４トレンチを形成する工程と、
    前記第３トレンチを通して前記第２絶縁層を除去することにより、前記第３トレンチの下に前記第３トレンチに繋がる前記第１トレンチを形成する工程と、
    を備えた不揮発性半導体記憶装置の製造方法。
  2. メモリセルが直列に接続されたメモリストリングスを有する不揮発性半導体記憶装置の製造方法であり、
    下地層の上に、第１半導体層を形成する工程と、
    底面と側面とを有する第１犠牲層であり、前記第１半導体層によって前記底面および前記側面が取り囲まれた前記第１犠牲層を形成する工程と、
    前記第１半導体層の上および前記第１犠牲層の上に、第１絶縁層を形成する工程と、
    前記第１絶縁層の上に、複数の電極層を含む積層体を形成する工程と、
    前記積層体の上面から前記第１犠牲層の上の前記第１絶縁層に達する第１トレンチを形成する工程と、
    前記第１トレンチのなかに、第２絶縁層を形成する工程と、
    前記積層体の上面から前記第１半導体層の上の前記第１絶縁層に達する第２トレンチを形成する工程と、
    前記第２トレンチのなかに、第３絶縁層を形成する工程と、
    を備えた不揮発性半導体記憶装置の製造方法。
  3. 前記第３絶縁層を形成した後、さらに、
    前記積層体、前記第２絶縁層、および前記第３絶縁層の上に第４絶縁層を形成する工程と、
    前記第４絶縁層の上に選択ゲート電極層を形成する工程と、
    前記選択ゲート電極層の上に第５絶縁層を形成する工程と、
    前記第５絶縁層の上面から、前記第２絶縁層の両側に前記第１犠牲層にまで到達する一対のホールを形成する工程と、
    前記１対のホールを通して、前記第１犠牲層を除去することにより、前記第１半導体層に前記１対のホールのそれぞれの下端を繋ぐ空間部を形成する工程と、
    前記１対のホールのそれぞれの側壁、および前記空間部の内壁に、電荷蓄積膜を含む層およびチャネルボディ層を順に形成する工程と、
    前記第５絶縁層の上面から前記選択ゲート電極層を貫通して前記第２絶縁層に到達する第３トレンチおよび前記第５絶縁層の上面から前記選択ゲート電極層を貫通して前記第３絶縁層に到達する第４トレンチを形成する工程と、
    前記第３トレンチを通して前記第２絶縁層を除去することにより、前記第３トレンチの下に前記第３トレンチに繋がる前記第１トレンチを形成する工程と、
    を備えた請求項２に記載の不揮発性半導体記憶装置の製造方法。
  4. 前記第３トレンチに繋がる前記第１トレンチを形成した後、さらに、
    前記第１トレンチによって分割された前記積層体中の前記複数の電極層のそれぞれの一部、前記第３トレンチおよび前記第４トレンチによって分割された前記選択ゲート電極層の一部をシリサイド化する工程と、
    前記第１トレンチのなかに第６絶縁層を形成し、前記第３トレンチのなかに第７絶縁層を形成し、前記第４トレンチのなかに第８絶縁層を形成する工程と、
    を備えた請求項３に記載の不揮発性半導体記憶装置の製造方法。
  5. 前記第２絶縁層の材料と前記第３絶縁層の材料とが異なっている請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
  6. メモリセルが直列に接続されたメモリストリングスを有する不揮発性半導体記憶装置の製造方法であり、
    下地層の上に、第１半導体層を形成する工程と、
    底面と側面とを有する第１犠牲層であり、前記第１半導体層によって前記底面および前記側面が取り囲まれた前記第１犠牲層を形成する工程と、
    前記第１半導体層の上および前記第１犠牲層の上に、第１絶縁層を形成する工程と、
    前記第１絶縁層の上に、複数の電極層と複数の第２犠牲層とが交互に積層された積層体を形成する工程と、
    前記積層体の上面から前記第１犠牲層の上の前記第１絶縁層に達する第１トレンチを形成する工程と、
    前記第１トレンチのなかに、第２絶縁層を形成する工程と、
    前記積層体の上面から前記第１半導体層の上の前記第１絶縁層に達する第２トレンチを形成する工程と、
    前記第２トレンチのなかに、第３絶縁層を形成する工程と、
    前記積層体に、一対のホールを形成し、前記１対のホールを通して、前記第１犠牲層を除去するとともに、前記複数の前記第２犠牲層を除去する工程と、
    を備えた不揮発性半導体記憶装置の製造方法。
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