WO2019231205A1 - 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법 - Google Patents

벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법 Download PDF

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WO2019231205A1
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layer
flash memory
channel
string
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PCT/KR2019/006362
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송윤흡
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한양대학교 산학협력단
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    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Definitions

  • the following embodiments relate to a three-dimensional flash memory device and a method of manufacturing the same, and more particularly, to a three-dimensional flash memory device having a structure that supports a bulk erase operation.
  • Flash memory devices are electrically erasable programmable read only memory (EEPROM), for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) May be commonly used. Such a flash memory device electrically controls input / output of data by F-N tunneling (Fowler-Nordheimtunneling) or hot electron injection.
  • EEPROM electrically erasable programmable read only memory
  • the array of three-dimensional flash memory includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL.
  • the array of three-dimensional flash memory includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL.
  • the bit lines are arranged two-dimensionally, and a plurality of cell strings CSTR are connected in parallel to each other.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, the plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL.
  • the common source lines CSL may be plural, and the plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground select transistor GST connected to a common source line CSL, a string select transistor SST connected to a bit line BL, and ground and string select transistors GST and SST. ) May be composed of a plurality of memory cell transistors MCT. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be connected in common to the sources of the ground select transistors GST.
  • each of the memory cell transistors MCT includes a memory element.
  • the conventional three-dimensional flash memory is increasing the density by stacking the cells vertically, in order to meet the high performance and low price required by the consumer.
  • interlayer insulating layers 211 and horizontal structures 250 alternately on a substrate 200.
  • a repeatedly formed electrode structure 215 is disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be silicon oxide layers, and the lowermost interlayer insulating layers 211a of the interlayer insulating layers 211 may have a thickness thinner than the remaining interlayer insulating layers 211.
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245.
  • the electrode structures 215 may be provided in plural, and the plurality of electrode structures 215 may be disposed to face each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x and y axes of FIG. 2, respectively.
  • Trenchs 240 spaced apart from the plurality of electrode structures 215 may extend in the first direction.
  • Highly doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 so that the common source line CSL may be disposed.
  • isolation insulating layers may be further disposed to fill the trenches 240.
  • Vertical structures 230 penetrating the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form, aligned in the first and second directions, in a plan view.
  • the vertical structures 230 may be aligned in a second direction, but may be disposed in a zigzag shape in the first direction.
  • Each of the vertical structures 230 may include a passivation layer 224, a charge storage layer 225, a tunnel insulation layer 226, and a channel layer 227.
  • the channel layer 227 may be disposed in a hollow tubular shape therein, and in this case, a buried film 228 may be further disposed to fill the inside of the channel layer 227.
  • a drain region D is disposed on the channel layer 227, and a conductive pattern 229 is formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250, for example, in a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are formed of a 3D flash memory.
  • the information storage element may be defined as an oxide-nitride-oxide (ONO) layer. That is, some of the information storage elements may be included in the vertical structures 230, and some of the information storage elements may be included in the horizontal structures 250.
  • the charge storage layer 225 and the tunnel insulating layer 226 of the information storage element are included in the vertical structures 230, and the first and second blocking insulating layers 242 and 243 are the horizontal structures 250. Can be included.
  • the epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230.
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230.
  • the epitaxial patterns 222 may be in contact with at least one layer of horizontal structures 250. That is, the epitaxial patterns 222 may be disposed to contact the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be disposed to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to contact the lowermost horizontal structure 250a, the lowermost horizontal structure 250a may be thicker than the remaining horizontal structures 250.
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the array of the three-dimensional flash memory described with reference to FIG. 1, and the vertical structures 230
  • the remaining horizontal structures 250 may correspond to the plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the bottommost horizontal structure 250a abutting the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in a convex shape along the recessed sidewall 222a of the epitaxial patterns 222.
  • the length of the channel layer 227 increases, which causes a decrease in cell current and deterioration of cell characteristics.
  • At least one intermediate wiring layer is disposed in the middle region of the string.
  • the three-dimensional flash memory device having a structure in which at least one intermediate wiring layer is disposed is based on the bulk of the substrate 200 because the channel layer in the string is divided into an upper channel layer and a lower channel layer by the at least one intermediate wiring layer.
  • the erase operation is difficult to be applied.
  • the following embodiments are bulk in a three-dimensional flash memory device including at least one intermediate wiring layer to increase the cell current that decreases as the length of the channel layer increases, and to improve the cell characteristic deterioration according to the decrease in the cell current.
  • a technique for supporting an erase operation is proposed.
  • the intermediate wiring layer is simply implemented in the same shape as the existing bit line, the complexity of the wiring process may be increased and the disadvantage of integrating may occur.
  • the structure of the intermediate wiring layer to be produced is proposed.
  • One embodiment connects at least two channel layers divided by at least one intermediate wiring layer to each other in a structure including at least one intermediate wiring layer reconfigurably formed to be adaptively used as either a source electrode or a drain electrode.
  • a three-dimensional flash memory device By forming at least one connecting portion in the at least one intermediate wiring layer, it is proposed a three-dimensional flash memory device and a method of manufacturing the same to enable the bulk erase operation based on the bulk of the substrate.
  • one embodiment includes a channel connecting portion connecting the upper channel layer and the lower channel layer to each other and a wiring connecting portion connecting the channel connecting portion and the intermediate wiring layer to each other, thereby improving the integration degree of the structure including the intermediate wiring layer and improving the wiring process.
  • a simplified three-dimensional flash memory device and a method of manufacturing the same are proposed.
  • the upper wiring layer, the at least one intermediate wiring layer, and the lower wiring layer are formed in a reverse staircase shape to have different lengths extending from each other, thereby connecting to plugs formed on the same line on a single substrate, respectively, for integration and miniaturization.
  • a three-dimensional flash memory device and a method of manufacturing the same are proposed.
  • a three-dimensional flash memory device a string comprising a channel layer extending in one direction and a plurality of electrode layers stacked vertically with respect to the channel layer; An upper wiring layer disposed on the string; At least one intermediate wiring layer penetrating the channel layer in the middle region of the string and disposed between the plurality of electrode layers; A lower wiring layer disposed under the string; And at least one connection part formed in the at least one intermediate wiring layer to connect at least two channel layers divided by the at least one intermediate wiring layer to each other.
  • the at least one connection unit may include an N- layer and an N + layer in contact with the at least one intermediate wiring layer surrounding the N- layer.
  • the at least one connection part may include an N-layer contacted while surrounded by the at least one intermediate wiring layer.
  • the at least one connection part may include an N + layer contacted while surrounded by the at least one intermediate wiring layer.
  • the three-dimensional flash memory device is fabricated on a substrate comprising a P-type bulk and N + contacts, the at least two channel layers connected to each other by the at least one connection portion and the bulk As connected, bulk erase operations can be supported.
  • the at least one connection part is an N + layer deposited under the at least one intermediate wiring layer and an N-layer disposed over and surrounded by the at least one intermediate wiring layer. It may include.
  • the at least one connection part may include an N + layer deposited under the at least one intermediate wiring layer and an N- layer contacted while surrounded by the N + layer and the at least one intermediate wiring layer. have.
  • the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be formed in a reverse stair shape so that the length is extended to each other.
  • the length of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer, each extending in the order of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be shortened.
  • the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be connected to plugs formed on the same line on a single substrate by being formed in the reverse step shape.
  • each of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be adaptively used as any one of a drain electrode and a source electrode.
  • a method of manufacturing a 3D flash memory device may include a plurality of electrode layers and a plurality of interlayer insulating layers, the plurality of electrode layers, and the plurality of interlayer insulating layers that are alternately stacked in one direction.
  • the length of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer, each extending in the order of the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer may be shortened.
  • the upper wiring layer, the at least one intermediate wiring layer and the lower wiring layer is generated in the reverse step shape, it may be connected to the metal plugs formed on the same line on the substrate, respectively.
  • the generating of the at least one intermediate wiring layer may include at least one channel layer included in the at least one intermediate wiring layer and the at least one intermediate wiring layer in the at least one intermediate wiring layer.
  • the method may include forming at least one connection part connecting the channel layers included in the remaining structure positioned on the intermediate wiring layer to each other.
  • a three-dimensional flash memory including a channel layer extending in one direction; A channel connector connecting the upper channel layer and the lower channel layer to each other in the middle region of the string; An intermediate wiring layer selectively usable as any one of a source electrode and a drain electrode for the string; And a wire connection part connecting the channel connection part and the intermediate wiring layer to each other while at least a portion of the string is embedded in the string.
  • the wire connection portion is formed of an N + type material
  • the channel connection portion may be formed of any one of a metal material or N- type material.
  • the three-dimensional flash memory is fabricated on a substrate comprising a P-type bulk and N + contacts, the channel connecting portion is connected to the upper channel layer and lower channel layer of the string by the bulk Therefore, the bulk erase operation can be supported.
  • the intermediate wiring layer may be located in a space between the string and a neighboring string adjacent to the string.
  • the intermediate wiring layer may be shared by the string and a neighboring string adjacent to the string.
  • a method of manufacturing a 3D flash memory includes: generating a lower channel layer; Forming a wire connection in a portion of an upper region of the lower channel layer; Generating an insulating layer to cover the wiring connection portion; Etching a portion of the insulating layer corresponding to a portion of the upper region of the lower channel layer except for an area in which the wiring connection portion is formed and a portion of the insulating layer corresponding to a portion of the upper region of the wiring connection portion; Forming an intermediate wiring layer in a space in which a portion of the insulating layer corresponding to a portion of an upper region of the wiring connection part is etched; Forming a channel connection part in a space in which an area corresponding to the remaining area except the area where the wiring connection part is formed in the upper area of the lower channel layer is etched in the insulating layer; And generating an upper channel layer on the channel connection part, wherein the intermediate wiring layer is selectively used as one of a source electrode and a drain electrode for a string including
  • the forming of the wiring connection portion may include forming the wiring connection portion in the space between the adjacent string adjacent to the string and the string.
  • the intermediate wiring layer may be shared by the string and a neighboring string adjacent to the string.
  • One embodiment connects at least two channel layers divided by at least one intermediate wiring layer to each other in a structure including at least one intermediate wiring layer reconfigurably formed to be adaptively used as either a source electrode or a drain electrode.
  • one embodiment includes a channel connecting portion connecting the upper channel layer and the lower channel layer to each other and a wiring connecting portion connecting the channel connecting portion and the intermediate wiring layer to each other, thereby improving the integration degree of the structure including the intermediate wiring layer and improving the wiring process.
  • a simplified three-dimensional flash memory device and a method of manufacturing the same can be proposed.
  • one embodiment can solve the disadvantages of the cell current reduction and cell characteristic deterioration of the conventional three-dimensional flash memory device while supporting the bulk erase operation, and can simplify the integration and the wiring process.
  • the upper wiring layer, the at least one intermediate wiring layer, and the lower wiring layer are formed in a reverse staircase shape to have different lengths extending from each other, thereby connecting to plugs formed on the same line on a single substrate, respectively, for integration and miniaturization.
  • a three-dimensional flash memory device and a method of manufacturing the same can be proposed.
  • FIG. 1 is a simplified circuit diagram showing an array of conventional three-dimensional flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional three-dimensional flash memory.
  • FIG. 3 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to an exemplary embodiment.
  • FIG. 4 illustrates a bottom view of an area 380 of a three-dimensional flash memory device supporting a bulk erase operation according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view of an area 381 in a 3D flash memory device supporting bulk erase operations according to an exemplary embodiment.
  • FIG. 6 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment.
  • FIG. 7 is a cross-sectional view of a region 630 in a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment.
  • FIG. 8 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to yet another embodiment.
  • FIG. 9 is a cross-sectional view of a region 830 in a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment.
  • 10A to 10B are diagrams for describing a pattern in which at least one intermediate wiring layer is formed in a 3D flash memory device supporting a bulk erase operation, according to an exemplary embodiment.
  • 11A through 11D are cross-sectional views illustrating a 3D flash memory device supporting a GIDL erase operation, according to an exemplary embodiment.
  • FIG. 12 is a flowchart illustrating a method of manufacturing a 3D flash memory device according to an exemplary embodiment.
  • FIG. 13 to 22 are views for explaining a method of manufacturing a 3D flash memory device according to one embodiment.
  • 23 to 27 illustrate a detailed process of forming at least one connection part in a method of manufacturing a 3D flash memory device according to an exemplary embodiment.
  • FIG. 28 is a top view illustrating a 3D flash memory according to an embodiment.
  • FIG. 29 is a cross-sectional view of the 3D flash memory illustrated in FIG. 28 based on the X axis.
  • FIG. 30 is a cross-sectional view of the 3D flash memory of FIG. 28 based on the Y axis.
  • FIG. 31 is a cross-sectional view illustrating another example of the three-dimensional flash memory illustrated in FIG. 28.
  • FIG. 32 is a cross-sectional view of still another embodiment of the three-dimensional flash memory illustrated in FIG. 28.
  • FIG 33 is a flowchart of a method of manufacturing a 3D flash memory, according to an exemplary embodiment.
  • 34 to 39 are cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an embodiment.
  • 40 to 45 are diagrams for describing a method of manufacturing a 3D flash memory, according to another exemplary embodiment.
  • 46 to 53 are diagrams for describing a method of manufacturing a 3D flash memory, according to another exemplary embodiment.
  • FIG. 54 is a top view illustrating a 3D flash memory according to another embodiment.
  • FIG. 55 is a cross-sectional view of the 3D flash memory of FIG. 54 with reference to the X axis.
  • FIG. 56 is a cross-sectional view of another example of the 3D flash memory of FIG. 54.
  • FIG. 57 is a cross-sectional view illustrating still another embodiment of the 3D flash memory of FIG. 54.
  • FIG. 3 is a cross-sectional view illustrating a three-dimensional flash memory device supporting a bulk erase operation according to an embodiment
  • FIG. 4 is a top view of a region 380 in the three-dimensional flash memory device supporting the bulk erase operation according to an embodiment
  • 5 is a cross-sectional view of an area 381 in a 3D flash memory device supporting a bulk erase operation according to an exemplary embodiment.
  • a three-dimensional flash memory device 300 supporting a bulk erase operation may include a plurality of electrode layers 320 stacked vertically with respect to the channel layer 310 and the channel layer 310. And a string 330 including an upper wiring layer 340, at least one intermediate wiring layer 350, a lower wiring layer 360, and at least one connection part 370.
  • the 3D flash memory device 300 supporting the bulk erase operation will be described as including the above-described components, but is not limited thereto.
  • the channel layer 310 and the plurality of electrode layers 320 may be described.
  • a charge storage layer (not shown in the figure) and a plurality of interlayer insulating layers alternately disposed with the plurality of electrode layers 320 and stacked vertically with respect to the channel layer 310 (not shown in the figure) are formed so as to connect therebetween. Or not). That is, the 3D flash memory device 300 may have a structure that further includes the existing components described above with reference to FIG. 2.
  • the channel layer 310 extends in one direction.
  • the channel layer 310 may extend in the direction of the z-axis described with reference to FIG. 2.
  • the channel layer 310 may be implemented as a hollow tube shape inside, in this case, a buried film 311 filling the inside of the channel layer 310 may be further disposed, the outside of the channel layer 310 A side wall 312 surrounding may be further disposed.
  • the plurality of electrode layers 320 are stacked vertically with respect to the channel layer 310. In this case, the plurality of electrode layers 320 may extend in the x-axis direction described with reference to FIG. 2.
  • the plurality of electrode layers 320 may be grouped into at least two blocks 321 and 322 divided by at least one intermediate wiring layer 350.
  • the first electrode layer 321-1, the second electrode layer 321-2, and the third electrode layer 321-3 may be grouped into the first block 321 and the fourth electrode layer 322-1.
  • the fifth electrode layer 322-2 and the sixth electrode layer 322-3 may be grouped into the second block 322.
  • the upper wiring layer 340 is disposed above the string 330 (exactly, the channel layer 310).
  • the upper wiring layer 340 may be formed to extend in a direction orthogonal to a direction in which the plurality of electrode layers 320 extend (the direction orthogonal to an extension forming direction of the plurality of electrode layers 320 on the plane). . That is, the upper wiring layer 340 may extend in the y-axis direction described with reference to FIG. 2.
  • At least one intermediate wiring layer 350 passes through the channel layer 310 in the middle region of the string 330 and is disposed between the plurality of electrode layers 320.
  • the at least one intermediate wiring layer 350 may be formed to extend in a direction orthogonal to a direction in which the plurality of electrode layers 320 extend (the direction orthogonal to an extension forming direction of the plurality of electrode layers 320 on the plane). Can be.
  • the at least one intermediate wiring layer 350 may be a plane perpendicular to the direction in which the plurality of electrode layers 320 extend (the direction of the x-axis described with reference to FIG. 2) on a plane (as described with reference to FIG. 2). in the direction of the y-axis).
  • FIGS. 10A to 10B A detailed description of the pattern in which the at least one intermediate wiring layer 350 is formed will be described with reference to FIGS. 10A to 10B.
  • the lower wiring layer 360 is disposed under the string 330 (exactly, the channel layer 310).
  • the lower wiring layer 360 may extend in a direction orthogonal to a direction in which the plurality of electrode layers 320 extend (orthogonal to a direction in which the plurality of electrode layers 320 extend on a plane). . That is, the lower wiring layer 360 may extend in the y-axis direction described with reference to FIG. 2.
  • Each of the upper interconnection layer 340, the at least one intermediate interconnection layer 350, and the lower interconnection layer 360 may be adaptively used as either a drain electrode or a source electrode in the 3D flash memory device 300.
  • the use as the drain electrode may mean that it is used as the bit line BL shown in FIG. 1, and the use of the wiring layers 340, 350, and 360 as the drain electrode (or the source electrode) may include the wiring layer ( Not only 340, 350, 360 itself is used as a drain electrode (or source electrode), but an electrode layer directly connected to the wiring layer 340, 350, 360 may be used as a drain electrode (or source electrode). Can be.
  • the upper wiring layer 340 when the upper wiring layer 340 is used as the source electrode, at least one intermediate wiring layer 350 that is closest to the memory cell to be controlled together with the upper wiring layer 340 is used as the drain electrode.
  • the upper wiring layer 340 is used as the drain electrode, at least one intermediate wiring layer 350 closest to the memory cell to be controlled together with the upper wiring layer 340 may be used as the source electrode.
  • the memory cell refers to a charge storage layer, which is an information storage element, and an electrode layer in direct contact with the charge storage layer in the 3D flash memory device 300.
  • the 3D flash memory device 300 includes a plurality of electrode layers 320, thereby including a plurality of charge storage layers corresponding to the plurality of electrode layers 320, and a plurality of electrode layers.
  • 320 and a plurality of charge storage layers may include a plurality of memory cells formed in pairs.
  • the at least one intermediate wiring layer 350 is implemented in plural such as the first intermediate wiring layer, the second intermediate wiring layer, and the third intermediate wiring layer (from the first intermediate wiring layer to the second intermediate wiring layer, the third intermediate wiring layer)
  • the first intermediate wiring layer is used as the drain electrode
  • the memory cell to be controlled is interposed between the first intermediate wiring layer and the second adjacent interconnection layer can be used as the source electrode.
  • the third intermediate interconnection layer is used as the source electrode
  • the second intermediate interconnection layer closest to the memory cell to be controlled together with the third intermediate interconnection layer may be used as the drain electrode.
  • the second intermediate wiring layer may be used as the source electrode or the drain electrode depending on whether another adjacent intermediate wiring layer is used as either the drain electrode or the source electrode.
  • each of the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 responds to the use of one of the drain electrode and the source electrode, which is another adjacent wiring layer between the memory cells to be controlled.
  • the other wiring layer among the drain electrode or the source electrode may be adaptively used as one except for the one used.
  • one wiring layer is used as a drain electrode and a source electrode in some cases, it means that the wiring layer is formed to be reconfigurable to be adaptively used as either the source electrode or the drain electrode.
  • the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be reconfigurable.
  • the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be provided to correspond to at least two blocks 321 and 322 in which the plurality of electrode layers 320 are grouped, respectively.
  • the upper interconnection layer 340 and the at least one intermediate interconnection layer 350 may be formed by grouping the first electrode layer 321-1, the second electrode layer 321-2, and the third electrode layer 321--3.
  • a drain electrode provided to correspond to the first block 321, for the first block 321 (the first electrode layer 321-1, the second electrode layer 321-2, and the third electrode layer 321-3);
  • the at least one intermediate wiring layer 350 and the lower wiring layer 360 may be formed as a source electrode, and the fourth electrode layer 322-1, the fifth electrode layer 322-2, and the sixth electrode layer 322-3 are grouped together.
  • a drain electrode or source provided to correspond to the second block 322 to the second block 322 (the fourth electrode layer 322-1, the fifth electrode layer 322-2, and the sixth electrode layer 322-3). Can be used as an electrode.
  • the 3D flash memory device 300 selects any one of the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360, and uses the corresponding wiring layer by using the drain electrode or the source electrode.
  • the charge storage layer corresponding to any one of the electrode layers used may be selectively programmed, erased, and read.
  • the at least one intermediate wiring layer 350 will be described as one, but is not limited thereto and may be provided as two or more pieces. In this case as well, the plurality of intermediate wiring layers may be disposed between the plurality of electrode layers 320, respectively.
  • the 3D flash memory device 300 may improve cell current reduction and cell characteristic deterioration, compared to a conventional 3D flash memory device including only one drain electrode on the channel layer.
  • the length of the upper wiring layer 340, at least one intermediate wiring layer 350 and the lower wiring layer 360 may be different from each other.
  • FIG. 4 which shows a bottom view of an area 380 (FIG. 4 shows an upper wiring layer 340, at least one intermediate wiring layer 350, and a lower wiring layer (excluding other components for convenience of description). 360 only)
  • the upper interconnection layer 340, the at least one intermediate interconnection layer 350 and the lower interconnection layer 360 may be shorter in length to extend sequentially as the lower portion of the 3D flash memory device 300 descends.
  • the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be formed in a reverse staircase shape in which the length thereof is sequentially shortened when viewed from the side.
  • the plurality of intermediate wiring layers may be shorter in length to be sequentially formed as they descend below the 3D flash memory device 300.
  • the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 are respectively connected to the plugs 391, 392, and 393 formed on the same line on the single substrate 390.
  • the 3D flash memory device 300 can be integrated and miniaturized, and the complexity of the wiring process can be reduced.
  • the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may include at least one of W (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au (gold). It can be formed as one. However, the present disclosure is not limited thereto, and the upper wiring layer 340, the at least one intermediate wiring layer 350, and the lower wiring layer 360 may be formed of a metal material as well as a conductive nonmetal material or a mixed material of the metal material and the nonmetal material. Can also be formed.
  • At least one connection portion 370 is formed in at least one intermediate wiring layer 350 so that the channel layer 310 divides at least two channel layers 313 and 314 divided by the at least one intermediate wiring layer 350 from each other. Can be connected.
  • the at least one connector 370 may be formed to connect the at least two channel layers 313 and 314 to each other while surrounded by the at least one intermediate wiring layer 350.
  • FIG. 5 which shows a cross-sectional view of region 381
  • at least one connection 370 surrounds the N-layer 371 and the N-layer 371 and at least one intermediate wiring layer 350. It may be formed to include an N + layer 372 in contact with the).
  • the N-layer 371 may be generated through an N-type ion implantation process in the same material as the channel layer 310, and the N + layer 372 may be formed in the same material as the channel layer 310. It can be produced through an injection process.
  • connection part 370 may be formed in various structures. Detailed description thereof will be described with reference to FIGS. 7 to 9.
  • the three-dimensional flash memory device 300 fabricated on the substrate 390 including P-type bulk and N + contacts may include at least two channel layers 313 and 314 through at least one connection 370.
  • the bulk-based erase operation is a conventional technology, a detailed description thereof will be omitted.
  • the 3D flash memory device 300 including one string 330 has been described, but the plurality of strings 330 having the above-described structure may be included in the 3D flash memory device 300.
  • FIG. 6 is a cross-sectional view illustrating a 3D flash memory device supporting a bulk erase operation according to another exemplary embodiment.
  • FIG. 7 is a cross-sectional view illustrating a region 630 in a 3D flash memory device supporting a bulk erase operation according to another exemplary embodiment. The cross section is shown.
  • the 3D flash memory device 600 supporting the bulk erase operation has the same structure as the 3D flash memory device 300 described above with reference to FIGS. 3 to 4. Branch, but characterized in that at least one connecting portion 610 has a different structure.
  • the at least one connection part 610 may be formed to include an N + layer contacted while surrounded by at least one intermediate wiring layer 620.
  • the N + layer may be generated through an N + type ion implantation process in the same material as the channel layer.
  • FIG. 8 is a cross-sectional view illustrating a 3D flash memory device supporting bulk erase operations according to another exemplary embodiment.
  • FIG. 9 illustrates a region 830 of the 3D flash memory device supporting bulk erase operations according to another exemplary embodiment. Shows a cross-sectional view.
  • the 3D flash memory device 800 supporting the bulk erase operation has the same structure as the 3D flash memory device 300 described above with reference to FIGS. 3 to 4. Although having a, at least one connection portion 810 is characterized in that it has a different structure.
  • the at least one connector 810 may be formed to include an N-layer contacted while surrounded by the at least one intermediate wiring layer 820. have.
  • the N-layer may be generated through an N-type ion implantation process in the same material as the channel layer.
  • an erase voltage V erase (eg, 14 V) is applied to the bulk included in the substrate as shown in Table 1 below, and the remaining wiring layer is applied. Are floating, thereby performing bulk-based erase operations.
  • 10A to 10B are diagrams for describing a pattern in which at least one intermediate wiring layer is formed in a 3D flash memory device supporting a bulk erase operation, according to an exemplary embodiment.
  • a pattern in which at least one intermediate wiring layer 1010 is formed in a 3D flash memory device supporting a bulk erase operation may be determined according to a shape of a bit line connected to the 3D flash memory device. have. More precisely, the at least one intermediate wiring layer 1010 may be formed in a pattern according to the shape of the bit line connected to the string corresponding to the at least one intermediate wire layer 1010.
  • the at least one intermediate wiring layer 1020 may be formed of a single line filled inside according to the shape of the bit line. Can be.
  • the at least one intermediate wiring layer 1020 may have two empty spaces according to the shape of the bit line. May be formed into lines.
  • the at least one connection unit may be implemented to support a gate induced drain leakage (GIDL) based erase operation instead of the bulk erase operation. This will be described in detail below.
  • GIDL gate induced drain leakage
  • 11A through 11E are cross-sectional views illustrating a 3D flash memory device supporting a GIDL erase operation, according to an exemplary embodiment.
  • a 3D flash memory device 1100 supporting a gate induced drain leakage (GIDL) based erase operation has the same configuration as the 3D flash memory device 300 described above with reference to FIG. 3. It has an element and a structure, but the structure of at least one connection portion 1110 is characterized in that different.
  • GIDL gate induced drain leakage
  • connection 1110 is disposed on the N + layer 1111 and the N + layer 1111 deposited below the at least one intermediate wiring layer 1120 and at least one intermediate wiring layer. It may be formed into a structure including the N-worm 1112 in contact with the enclosed by (1120).
  • the N-layer 1112 may include a buried film that fills the inside of the N-layer 1112 and a sidewall that surrounds the outside.
  • the N-layer 1112 may include both a buried film that fills the interior of the N-layer 1112 and an outer sidewall (eg, an ONO layer) as shown in FIG. 11A, but is not limited thereto. It is not limited, and may include only a buried film filling the inside of the N-layer 1112 as shown in FIG. 11B. In this case, the sidewall may be formed only up to the upper portion of the at least one intermediate wiring layer 1120.
  • the at least one connector 1110 may include an N + layer 1111 and an N + layer 1111 and at least one intermediate wiring layer 1120 deposited under the at least one intermediate wiring layer 1120. It may be formed into a structure including an N-layer 1112 in contact with the surrounded by. Like the channel layer, the N-layer 1112 may include a buried film that fills the inside of the N-layer 1112 and a sidewall that surrounds the outside. As a more specific example, the N-layer 1112 may include both a buried film filling the interior of the N-layer 1112 and an outer sidewall (eg, an ONO layer), as shown in FIG.
  • an outer sidewall eg, an ONO layer
  • the present invention is not limited thereto and may include only a buried film filling the inside of the N-layer 1112.
  • the sidewall may be formed only up to the top of the N + layer 1111 as shown in FIG. 11D, or only up to the top of the at least one intermediate wiring layer 1120 as shown in FIG. 11E.
  • the at least one connector 1110 described above with reference to FIGS. 11A through 11E may be formed in various structures under the condition that the N-layer 1112 and the N + layer 1111 contact each other.
  • the 3D flash memory device 1100 may implement at least one connection part 1110 and at least one intermediate wiring layer 1120 in the above-described structure, whereby at least one intermediate wiring layer 1120 is deteriorated. Problems that can be lost or lost.
  • the 3D flash memory device 1100 including the at least one connector 1110 may support a gate induced drain leakage (GIDL) based erase operation, not a bulk based erase operation.
  • GIDL gate induced drain leakage
  • the 3D flash memory device 1100 is applied with an erase voltage V erase (eg, 14V) to the upper wiring layer, the at least one intermediate wiring layer 1120, and the lower wiring layer, as shown in Table 2 below. An erase operation may be performed.
  • V erase eg, 14V
  • FIGS. 13 to 22 are views illustrating a method of manufacturing a 3D flash memory device according to an embodiment.
  • a method of manufacturing a 3D flash memory device is performed by a 3D flash memory manufacturing system (hereinafter, referred to as a manufacturing system), and is manufactured through a 3D manufacturing method.
  • the flash memory device has a structure described above with reference to FIGS. 3, 6 and 8 and a structure described above with reference to FIGS. 11A through 11E.
  • a manufacturing system includes a plurality of strings each including a plurality of electrode layers stacked alternately and a plurality of interlayer insulating layers, a plurality of electrode layers, and a channel layer extending to pass through the plurality of interlayer insulating layers in one direction.
  • the manufacturing system includes a plurality of electrode layers 11311-1 and 1321-1 and a plurality of interlayer insulating layers 1131-1 extending in one direction (the direction of the x-axis described with reference to FIG. 2) as shown in FIG.
  • strings 2 and 1321-2 are alternately stacked, and the strings pass through the plurality of electrode layers 1311-1 and 1321-1 and the plurality of interlayer insulating layers 1311-2 and 1321-2 that are alternately stacked.
  • String holes are formed extending in one direction (the z-axis direction described with reference to FIG. 2), and channel layers 1311-3 and 1321-3 are formed in the string holes to form strings 1311 and 1321, respectively.
  • a plurality of structures 1310 and 1320 may be manufactured and prepared.
  • the manufacturing system etches at least a portion of the base layer 1410 of the substrate 1400 to form at least three or more plug holes 1411, 1412, 1413, as shown in FIG. 14 (1210).
  • the manufacturing system may form three or more plug holes 1411, 1412, and 1413 on the same line on the substrate 1400.
  • the manufacturing system deposits 1215 metal plugs 1510, 1520, and 1530 in each of at least three or more plug holes 1421, 1422, and 1423 as shown in FIG. 15.
  • metal plugs 1510, 1520, and the like that are deposited in the three or more plug holes 1411, 1412, and 1413. 1530 is also positioned on the same line on the substrate 1400.
  • the manufacturing system creates a lower wiring layer 1220 to be connected to the metal plug 1510 of at least three or more metal plugs 1510, 1520, and 1530.
  • the manufacturing system may be connected to the first metal plug 1510 of the first metal plug 1510, the second metal plug 1520, and the third metal plug 1530 as shown in FIG. 16 (FIG. 2).
  • the lower wiring layer 1610 can be formed to extend in the direction of the y-axis described with reference to FIG.
  • the manufacturing system stacks 1025 one of the structures 1110 of the plurality of structures 1310 and 1320 on top of the lower wiring layer 1610.
  • the manufacturing system may stack the first structure 1310 of the plurality of structures 1310 and 1320 prepared as shown in FIG. 13 on the lower wiring layer 1610 as shown in FIG. 17.
  • connection plugs connected to the metal plugs 1520 and 1530 extend in one direction (1230).
  • the manufacturing system may include a first metal plug 1510 connected to the lower wiring layer 1610 among the first metal plug 1510, the second metal plug 1520, and the third metal plug 1530, as shown in FIG. 18.
  • the connection plugs 1810 and 1820 connected to the remaining metal plugs 1520 and 1530 may be extended to the first structure 1310 in one direction (the z-axis direction described with reference to FIG. 2).
  • the manufacturing system then creates 1235 at least one intermediate wiring layer to connect with the connection plug 1810 of either of the connection plugs 1810, 1820.
  • the manufacturing system is in one direction (the direction of the y-axis described with reference to FIG. 2) to be connected to the first connecting plug 1810 of the first connecting plug 1680 and the second connecting plug 1820 as shown in FIG. 19.
  • At least one intermediate wiring layer 1910 may be formed to extend.
  • the manufacturing system may form at least one connection in the at least one intermediate wiring layer 1910 in operation 1235.
  • the manufacturing system may be positioned above the channel layer 1311-3 and the at least one intermediate wiring layer 1910 included in any one structure 1310 positioned below the at least one intermediate wiring layer 1910.
  • At least one connecting portion 1911 connecting the channel layers 1321-3 included in the other structure 1320 may be formed in the at least one intermediate wiring layer 1910.
  • the manufactured three-dimensional flash memory device is a bulk-based erase operation or a GIDL-based erase operation. Any one of them may be supported. Detailed description thereof will be described with reference to FIGS. 23 to 27.
  • the manufacturing system may form the at least one intermediate wiring layer 1910 in a pattern according to the shape of the bit line connected to the string.
  • the manufacturing system includes one structure 1320 except the structure 1310 stacked on top of the lower wiring layer 1610 among the plurality of structures 1310 and 1320 on the at least one intermediate wiring layer 1910. ) Are stacked (1240).
  • the manufacturing system may stack the second structure 1320 of the plurality of structures 1310 and 1320 prepared as shown in FIG. 13 on the at least one intermediate wiring layer 1910 as shown in FIG. 20.
  • the manufacturing system includes a metal plug connected to at least one intermediate wiring layer 1910 of the remaining metal plugs 1520 and 1530 on the other structure 1320 stacked on the at least one intermediate wiring layer 1910.
  • a connection plug connected to the metal plug 1530 except for 1520 is extended in one direction (1245).
  • the manufacturing system may include a third metal plug except for a second metal plug 1520 connected to at least one intermediate wiring layer 1910 of the second metal plug 1520 and the third metal plug 1530, as shown in FIG. 21.
  • the connection plug 2110 connected to the 1530 may be extended in one direction (the z-axis direction described with reference to FIG. 2).
  • the manufacturing system creates an upper wiring layer 1250 to be connected with the connecting plug 2110.
  • the manufacturing system may extend the upper wiring layer 2210 in one direction (the direction of the y-axis described with reference to FIG. 2) to be connected to the connection plug 2110 as shown in FIG. 22.
  • the manufacturing system may have different lengths in which the lower interconnection layer 1610 generated in operation 1220, the at least one intermediate interconnection layer 1910 generated in operation 1235, and the upper interconnection layer 2210 generated in operation 1250 are different from each other.
  • the lower wiring layer 1610, the at least one intermediate wiring layer 1910, and the upper wiring layer 2210 can have a reverse staircase shape.
  • the manufacturing system extends the upper wiring layer 1610 by forming the lower wiring layer 1610 as the shortest, extending the at least one intermediate wiring layer 1910 as the shortest, and forming the upper wiring layer 2210 as the longest. The length extending in the order of 2210, the at least one intermediate wiring layer 1910, and the lower wiring layer 1610 may be shortened.
  • the upper wiring layer 2210, the at least one intermediate wiring layer 1910, and the lower wiring layer 1610 are formed on the plugs 1411, 1412, and 1413 formed on the same line on the single substrate 1400, respectively.
  • the manufactured three-dimensional flash memory device can be integrated and miniaturized, and can be manufactured only through a simple wiring process having a very low complexity as described above.
  • a method of manufacturing a 3D memory device including at least one intermediate wiring layer 1910 has been described. However, when a plurality of at least one intermediate wiring layer 1910 is included, the method may be manufactured based on the above-described steps. .
  • 23 to 27 illustrate a detailed process of forming at least one connection part in a method of manufacturing a 3D flash memory device according to an exemplary embodiment.
  • the manufacturing system may perform the process of forming the at least one connector 1911 in the at least one intermediate wiring layer 1910 through a detailed process as shown in the following examples.
  • the at least one connector 1911 is not limited or limited to the manufacturing process of the following examples, and is located in the lower portion of the at least one intermediate wiring layer 1910 while being located in the at least one intermediate wiring layer 1910.
  • the channel layer 1311-3 included in one structure 1310 and the channel layer 1321-3 included in the other structure 1320 to be positioned above the at least one intermediate wiring layer 1910 are connected to each other. It can be carried out through a variety of processes to have a structure that allows. This structure is to support a bulk-based erase operation through at least one connection 1911, and is described with reference to FIGS. 23 to 26.
  • a manufacturing system includes a channel layer 1311-3 included in any one structure 1310 positioned below at least one intermediate wiring layer 1910 of at least one intermediate wiring layer 1910. After etching the region 1912 in contact with the at least one intermediate wiring layer 1910 surrounding the N-layer 1911-1 and the N-layer 1911-1 in the etched region 1912. At least one connector 1911 including the N + layer 1911-2 may be formed.
  • a manufacturing system includes a channel layer 1131-1 included in any one structure 1310 positioned below at least one intermediate wiring layer 1910 of at least one intermediate wiring layer 1910. After etching the region 1912 in contact with 3), at least one connection 1911 is formed in the etched region 1912 including an N-layer contacted by the at least one intermediate wiring layer 1910. can do.
  • a manufacturing system may include a channel layer 1311 included in any one structure 1310 positioned below at least one intermediate wiring layer 1910 of at least one intermediate wiring layer 1910. After etching the region 1912 in contact with -3), at least one connection 1911 is formed in the etched region 1912 including an N + layer surrounded by at least one intermediate wiring layer 1910. can do.
  • At least one connector 2610 having a structure described below with reference to FIGS. 26 to 27 may be manufactured as a structure to support a GIDL-based erase operation by the 3D flash memory device as shown in the following example.
  • the manufacturing system creates at least one intermediate wiring layer 1910 with an N + layer 2611 deposited thereon, and at least one intermediate wiring layer 1910 of the at least one intermediate wiring layer 1910.
  • the at least one intermediate wiring layer 1910 After etching the region 1912 in contact with the channel layer 1311-3 included in any one structure 1310 disposed below the structure 1310, the at least one intermediate wiring layer 1910 in the etched region 1912.
  • at least one connection portion 2610 can be formed.
  • the manufacturing system creates at least one intermediate wiring layer 1910 with an N + layer 2711 deposited thereon, as shown in FIG. 27, in each of the at least one intermediate wiring layer 1910 and the N + layer 2711.
  • At least one connection part 2710 may be formed by forming the N-chamber 2712 in contact with the N + layer 2711 and the at least one intermediate wiring layer 1910.
  • the GIDL-based erase operation may be supported in the 3D flash memory device through at least one connection part 2610 and 2710 having such a structure.
  • FIG. 28 is a top view illustrating a 3D flash memory according to an exemplary embodiment.
  • FIG. 29 is a cross-sectional view based on an X axis of the 3D flash memory illustrated in FIG. 28, and
  • FIG. 30 is a 3D flash illustrated in FIG. 28. This is a cross section based on the Y axis in memory. More specifically, FIG. 28 is a top view illustrating a cross section in a horizontal direction with respect to an intermediate region in a vertical direction of a string in a 3D flash memory.
  • the 3D flash memory 2800 may include a string 2810, a channel connection unit 2820, an intermediate wiring layer 2830, and a wiring connection unit 2840 extending in one direction. Include.
  • the string 2810 is described and illustrated as including, but not limited to, the channel layers 2811 and 2812 extending in one direction, and the channel layers 2811 and 2812 in addition to the channel layers 24811 and 2812. It may include a plurality of electrode layers (not shown) stacked vertically and a plurality of insulating layers (not shown) disposed between the plurality of electrode layers.
  • the channel connector 2820 connects the upper channel layer 2811 and the lower channel layer 2812 of the string 2810 with each other in the middle region of the string 2810.
  • the channel connection 2820 may be formed of an N-type material (eg, N-type polysilicon) through an N-type ion implantation process similarly to the channel layers 2811 and 2812.
  • the present invention is not limited thereto and may be formed of a metal material. Detailed description thereof will be described with reference to FIG. 31.
  • the channel connection 2820 connects the upper channel layer 2811 and the lower channel layer 2812 of the string 2810 with each other in the middle region of the string 2810, the upper channel layer 2811 and the lower channel. Both layers 2812 are connected with a substrate comprising P-type bulk and N + contacts, which allows bulk based erase operations to be performed.
  • the intermediate wiring layer 2830 may be a metal material (eg, W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) to be selectively used as either a source electrode or a drain electrode for the string 2810. Or Au (gold). More specifically, when the upper wiring layer (not shown) included in the 3D flash memory 2800 is used as the source electrode, the intermediate wiring layer 2830 which is closest to the upper wiring layer with the memory cell to be controlled therebetween is disposed therebetween. ) May be used as the drain electrode, and when the upper wiring layer is used as the drain electrode, the closest adjacent intermediate wiring layer 2830 may be used as the source electrode while interposing the memory cell to be controlled together with the upper wiring layer.
  • the memory cell refers to a charge storage layer that is an information storage element and an electrode layer that directly contact the charge storage layer in the 3D flash memory 2800.
  • the intermediate wiring layer 2830 may be implemented in plurality.
  • the intermediate wiring layer 2830 is implemented in plural as the first intermediate wiring layer, the second intermediate wiring layer, and the third intermediate wiring layer (the first intermediate wiring layer, the second intermediate wiring layer, and the third intermediate wiring layer are vertical in order).
  • the first intermediate wiring layer is used as the drain electrode
  • the second intermediate wiring layer closest adjacent to the memory cell to be controlled together with the first intermediate wiring layer can be used as the source electrode.
  • the third intermediate interconnection layer is used as the source electrode
  • the second intermediate interconnection layer closest to the memory cell to be controlled together with the third intermediate interconnection layer may be used as the drain electrode.
  • the intermediate wiring layer 2830 is adaptive to one electrode other than any one of the electrodes used in response to the use of one of the source electrode and the drain electrode, which is another adjacent wiring layer between the memory cells to be controlled.
  • the wiring layer is formed to be reconfigurable to be adaptively used as either the source electrode or the drain electrode.
  • the intermediate wiring layer 2830 may be formed to be reconfigurable.
  • the 3D flash memory 2800 can be integrated and downsized.
  • the intermediate wiring layer 2830 is located in the space between the first string 2810 and the second string 2850, which is a neighboring string adjacent to the first string 2810, thereby between the strings 2810 and 2850.
  • the strings 2810 and 2850 sharing the intermediate wiring layer 2830 may be adjacent strings 2810 and 2850 in a diagonal direction among a plurality of strings included in the 3D flash memory 2800.
  • the intermediate wiring layer 2830 is shared between the strings 2810 and 2850, wherein the intermediate wiring layer 2830 is selectively used as either the source electrode or the drain electrode for the first string 2810.
  • the two strings 2850 may be selectively used as either the source electrode or the drain electrode.
  • the intermediate wiring layer 2830 may be connected to the channel connector 2820 of the first string 2810 and also to the channel connector (not shown) of the second string 2850.
  • the wire connector 2840 connects the channel connector 2820 and the intermediate wiring layer 2830 with each other at least partially embedded in the string 2810.
  • the wiring connector 2840 may be formed to be at least partially embedded in the string 2810 with an N + type material (eg, N + type polysilicon) through an N + type ion implantation process.
  • the structure of the 3D flash memory 2800 is described based on one string 2810.
  • the structure of the 3D flash memory 2800 is not limited thereto, and the 3D flash memory 2800 may include the intermediate wiring layer 2830. It may have a structure based on a plurality of shared strings 2810 and 2850.
  • the 3D flash memory 2800 may include the strings 2810 and 2850 adjacent to the diagonals of the plurality of strings and the upper channel layer 2811 and the lower channel of each of the strings 2810 and 2850 adjacent to the diagonals.
  • Channel connections 2820 that connect layers 2812 to each other, shared by diagonally adjacent strings 2810 and 2850, of which source or drain electrodes for each of the diagonally adjacent strings 2810 and 2850 are oriented.
  • the channel connection 2820 of each of the intermediate wiring layers 2830 and the diagonally adjacent strings 2810 and 2850 which are selectively used as either, and at least partially embedded in each of the diagonally adjacent strings 2810 and 2850. It may be described as a structure including a wiring connection part 2840 connecting the intermediate wiring layer 2830 to each other. If the strings sharing the intermediate wiring layer 2830 are horizontally adjacent strings instead of diagonally adjacent strings 2810 and 32850, the 3D flash memory 2800 may be based on the adjacent strings in the horizontal direction. It may have a structure to. Detailed description thereof will be described with reference to FIGS. 54 to 57.
  • the 3D flash memory 2800 may include an intermediate wiring layer 2830 that may be selectively used as either a source electrode or a drain electrode between adjacent strings 2810 and 2850.
  • an intermediate wiring layer 2830 that may be selectively used as either a source electrode or a drain electrode between adjacent strings 2810 and 2850.
  • FIG. 31 is a cross-sectional view illustrating another example of the three-dimensional flash memory illustrated in FIG. 28.
  • the 3D flash memory 3100 has the same structure as the 3D flash memory 2800 described above with reference to FIGS. 28 to 30, but the channel connector 3110 is formed of a metallic material. There is a difference in that it is formed as.
  • the channel connector 3110 included in the 3D flash memory 3100 according to another embodiment may be formed of the same metal material as the intermediate interconnect layer 3120 (eg, W (tungsten), Ti (titanium), and Ta. (Tantalum), Au (copper), or Au (gold).
  • the 3D flash memory 3100 according to another embodiment, which is manufactured as described above, may have only a difference between materials constituting the 3D flash memory 2800 and the channel connection unit 3110, but in terms of manufacturing process In this case, the number of mask-based etching processes may be different.
  • the wiring connection unit 2840 is formed in the 3D flash memory 2800 according to the exemplary embodiment described above with reference to FIG. 28, since the intermediate wiring layer 2830 and the channel connection unit 2820 are made of different materials, the wiring connection unit 2840 is formed. While the first mask process for forming the semiconductor layer, the second mask process for forming the intermediate wiring layer 2830, and the third mask process for forming the channel connection unit 2820, are manufactured through a total of three mask-based etching processes.
  • the 3D flash memory 3100 may include a first mask process for forming the interconnection interconnection 3130 and an intermediate interconnection layer ( 3120 and the channel connection 3110 may be fabricated through a total of two mask-based etching processes of the second mask process.
  • the present disclosure is not limited thereto, and the 3D flash memory 2800 according to an embodiment and the 3D flash memory 3100 according to another embodiment may be manufactured through various processes that may implement the above-described structures. . Detailed description of the manufacturing method will be described with reference to FIGS. 33 to 36.
  • FIG. 32 is a cross-sectional view of still another embodiment of the three-dimensional flash memory illustrated in FIG. 28.
  • the 3D flash memory 3200 may have the same structure as the 3D flash memory 2800 described above with reference to FIGS. 28 to 30, but may further include an additional connector 3210. There is a difference in that it includes.
  • the additional connection part 3210 is an additional component connecting the intermediate wiring layer 3220 and the wiring connection part 3230, and unlike the intermediate wiring layer 3220 extending in the Y-axis direction illustrated in FIG. 28, the wiring connection part 3230 is provided. It may be a component that does not extend in the Y-axis direction as shown.
  • the structure including the additional connector 3210 may be used when the structure in which the intermediate wiring layer 3220 and the wiring connector 3230 directly contact each other is difficult to apply.
  • the 3D flash memory 3200 includes a channel connector 3240 made of an N-type material
  • the channel connector 3240 is not limited thereto. Even in the case of a material, a structure including the additional connection part 3210 may be applied.
  • the three-dimensional flash memory 3200 according to another embodiment is different from the three-dimensional flash memory 2800 and the three-dimensional flash memory 3100 according to another embodiment. Only the difference of further including the connection portion 3210, but in terms of the manufacturing process may have a difference in the number of mask-based etching process.
  • a three-dimensional flash memory 2800 according to an embodiment is manufactured through a total of three mask-based etching processes, and a three-dimensional flash memory 3100 according to another embodiment. Is manufactured through a total of two mask-based etching processes, the three-dimensional flash memory 3200 according to another embodiment forms a first mask process for forming the wiring connection portion 3230, the additional connection portion 3210.
  • the second mask process, the third mask process for forming the intermediate wiring layer 3220, and the fourth mask process for forming the channel connection part 3240 may be manufactured through a total of four mask-based etching processes.
  • FIG. 33 is a flowchart illustrating a method of manufacturing a 3D flash memory, according to an embodiment.
  • FIGS. 34 to 39 are cross-sectional views illustrating a method of manufacturing a 3D flash memory, according to an exemplary embodiment.
  • 46 is a diagram for describing a method of manufacturing a 3D flash memory, according to another exemplary embodiment.
  • FIGS. 46 to 53 are views for explaining a method of manufacturing a 3D flash memory, according to another exemplary embodiment.
  • the manufacturing method of the 3D flash memory described with reference to FIGS. 33 to 53 is assumed to be performed by an automated and mechanized manufacturing system, and the 3D flash memory 2800 described above with reference to FIGS. 28 to 30, A method of manufacturing the 3D flash memory 3100 described above with reference to FIG. 31 and the 3D flash memory 3200 described above with reference to FIG. 32.
  • 34 to 53 are cross-sectional views taken along the X-axis direction of the strings 2810 and 2860 illustrated in FIG. 28 to describe a method of manufacturing a 3D flash memory.
  • the manufacturing method described below the manufacturing method of the three-dimensional flash memory based on the string 2810 shown in Figure 28, but the three-dimensional flash memory based on the string 2850 is also described later manufacturing method The same can be prepared by.
  • the manufacturing system forms the wire connection portions 3420, 4020, and 4620 in some of the upper regions of the lower channel layers 3410, 4010, and 4610.
  • the manufacturing system may include some regions of the upper region of the lower channel layers 3410, 4010, and 4610 with N + type materials (eg, N + type polysilicon) through an N + type ion implantation process as shown in FIGS.
  • N + type materials eg, N + type polysilicon
  • wiring connections 3420, 4020, and 4620 may be formed over a space between the strings.
  • the fabrication system may form the wiring connectors 3420, 4020, and 4620 to partially cover a portion of the upper regions of the lower channel layers 3410, 4010, and 4610 using a mask process.
  • the manufacturing system generates insulating layers 3430, 4030, and 4630 to cover the wiring connections 3420, 4020, and 4620 in step S3330.
  • the fabrication system may create insulating layers 3430, 4030, 4630 with an insulating material as shown in FIGS. 36, 42, and 48.
  • the insulating layers 3430, 4030, and 4630 may be formed of the same material as the interlayer insulating layer (not shown) disposed between the plurality of electrode layers (not shown) included in the string.
  • the manufacturing system may include the remaining portions of the upper layers of the lower channel layers 3410, 4010, and 4610 in the insulating layers 3430, 4030, and 4630 except for regions in which the wire connecting portions 3420, 4020, and 4620 are formed.
  • the portion corresponding to the region and the portion corresponding to the portion of the upper region of the wiring connection portions 3420, 4020, and 4620 in the insulating layers 3430, 4030, and 4630 are etched.
  • step S3350 the manufacturing system includes spaces 3431, 4031, and 4631 in which portions corresponding to some of the upper regions of the wiring connections 3420, 4020, and 4620 in the insulating layers 3430, 4030, and 4630 are etched. ), Intermediate wiring layers 3440, 4040, and 4640 are formed.
  • the manufacturing system may include the remaining portions of the upper regions of the lower channel layers 3410, 4010, and 4610 in the insulating layers 3430, 4030, and 4630 except the regions in which the wire connecting portions 3420, 4020, and 4620 are formed.
  • Channel connections 3450, 4050, and 4650 are formed in the spaces 3432, 4032, and 4632 where portions corresponding to the regions are etched.
  • steps S3340 to S3360 the 3D flash memory 2800 described above with reference to FIG. 28, the 3D flash memory 3100 described above with reference to FIG. 31, or FIG. 32 may be manufactured. It may be performed differently in detail depending on which of the three-dimensional flash memory 3200 described above with reference to.
  • the manufacturing system may correspond to a portion of the upper region of the wiring connection 3420 in the insulating layer 3430 as shown in FIG. 37.
  • the intermediate wiring layer 3440 may be formed in the space 3431 in which the portion corresponding to a portion of the upper region of the wiring connection part 3420 in the insulating layer 3430 is etched. have.
  • the manufacturing system etches a portion of the insulating layer 3430 corresponding to the remaining region of the upper channel of the lower channel layer 3410 except for the region where the wiring connection portion 3420 is formed, as shown in FIG.
  • the channel connection part 3450 may be formed in the space 3432 in which the portion corresponding to the remaining area except the area where the wiring connection part 3420 is formed among the upper areas of the lower channel layer 3410 in the insulating layer 3430 is formed. have.
  • the manufacturing system may form the intermediate interconnection layer 3440 and the channel interconnection 3450 such that the interconnection connection 3420 at least partially embedded in the string contacts the intermediate interconnection layer 3440 and the channel interconnection 3450.
  • the manufacturing system may be formed in a portion of the upper region of the wiring connection portion 4020 in the insulating layer 4030 as shown in FIG. 43. After etching the portions corresponding to the remaining portions of the upper portion of the lower channel layer 4010 except for the region where the wiring connection portion 4020 is formed by using the mask process, as shown in FIG. An intermediate wiring layer 4040 is formed in the space 4031 where a portion of the insulating layer 4030 corresponding to a portion of the upper region of the wiring connection part 4020 is etched, and the lower channel layer 4010 in the insulating layer 4030.
  • the channel connection part 4050 may be formed in the space 4032 where the portion corresponding to the remaining area except the area where the wiring connection part 4020 is formed among the upper area of the part is etched.
  • the manufacturing system may form the intermediate wiring layer 4040 and the channel connecting portion 4050 such that the wiring connecting portion 4020 at least partially embedded in the string contacts the intermediate wiring layer 4040 and the channel connecting portion 4050.
  • the manufacturing system may include a portion of an upper region of the wiring connection 4460 in the insulating layer 4630 as illustrated in FIG. 49. After etching the portion corresponding to, by using a mask process, an additional connection portion 4660 is formed in the space 4451 in which the portion corresponding to a portion of the upper region of the wiring connection portion 4620 in the insulating layer 4630 is etched. can do. Subsequently, the manufacturing system forms an intermediate wiring layer 4640 on the additional connection portion 4660 by using a mask process as shown in FIG. 50, and then covers the intermediate wiring layer 4640 as shown in FIG. 51.
  • the manufacturing system masks a portion of the insulating layer 4630 and the additional insulating layer 4463 corresponding to the remaining region of the upper region of the lower channel layer 4610 except for the region where the wiring connection portion 4620 is formed, as shown in FIG. 52. After etching using a process, portions of the upper layer of the lower channel layer 4610 of the insulating layer 4630 and the additional insulating layer 4463 corresponding to the remaining regions except for the region where the wiring connection portion 4620 is formed are etched.
  • Channel connectors 4650 may be formed in the spaces 4452 and 4634.
  • the manufacturing system may connect the additional connection portion 4660 and the channel connection portion such that the wiring connection portion 4620 at least partially embedded in the string contacts both the additional connection portion 4660 and the channel connection portion 4650 in contact with the intermediate wiring layer 4640. 4650 may be formed.
  • the manufacturing system then creates an upper channel layer 3460, 4060, 4670 on top of the channel connections 3450, 4050, 4650 in step S3370.
  • the manufacturing system can form the upper channel layers 3460, 4060, 4670 with N-type materials as shown in FIGS. 39, 45, and 53.
  • the upper channel layer (3460, 4060, 4670) may be implemented in the form of a hollow tube, the same as the lower channel layer (3410, 4010, 4610), in this case the upper channel layer (3460, 4060, 4670)
  • the buried films 3401, 4061, and 4671 filling the inside of the cavities and sidewalls 3622, 4062, and 4672 surrounding the outside of the upper channel layers 3460, 4060, and 4670 may be further disposed.
  • FIG. 54 is a top view illustrating a 3D flash memory according to another exemplary embodiment.
  • FIG. 55 is a cross-sectional view based on an X axis of the 3D flash memory illustrated in FIG. 54.
  • the 3D flash memory 5400 has a structure similar to that of the 3D flash memory 2800 described above with reference to FIGS. 28 to 30, but adjacent strings in diagonal directions are formed. Rather, the difference is that the intermediate wiring layer 5430 disposed between the strings 5410 and 5420 is shared by the strings 5410 and 5420 adjacent in the horizontal direction.
  • the wiring connection part 5440 is formed with at least a portion of each of the strings 5410 and 5420 buried therein.
  • the channel connectors 5411 and 5421 of the strings 5410 and 5420 and the intermediate wiring layer 5430 may be connected to each other.
  • each of the wire connection part 5440, the channel connection parts 5411 and 5421, and the intermediate wiring layer 5430 may be formed of the wire connection part 2840 included in the 3D flash memory 2800 described above with reference to FIGS. 28 to 30, Since it is the same as each of the channel connection unit 2820 and the intermediate wiring layer 2830, a detailed description thereof will be omitted.
  • FIG. 56 is a cross-sectional view of another example of the 3D flash memory of FIG. 54.
  • the 3D flash memory 5600 may be formed of the same metal material as the channel connectors 3110 included in the 3D flash memory 3100 of which the channel connectors 5611 and 5621 are described above with reference to FIG. 31.
  • W tungsten
  • Ti titanium
  • Ta tantalum
  • Au gold
  • Au gold
  • the wiring connection part 5640 is formed with at least a portion of each of the strings 5610 and 5620 embedded therein.
  • Each of the channel connectors 5611 and 5621 and the intermediate wiring layer 5630 may be connected to each other.
  • each of the wiring connection part 5640, the channel connection parts 5611 and 5621, and the intermediate wiring layer 5630 may be a wiring connection part 3130 or a channel connection part included in the 3D flash memory 3100 described above with reference to FIG. 31. Since it is the same as each of the 3110 and the intermediate wiring layer 3120, a detailed description thereof will be omitted.
  • FIG. 57 is a cross-sectional view illustrating still another embodiment of the 3D flash memory of FIG. 54.
  • the 3D flash memory 5700 has a structure further including an additional connector 5730 like the 3D flash memory 3200 described above with reference to FIG. 32.
  • the intermediate wiring layer 5740 includes a feature that is shared by the adjacent strings (5710, 5720) in the horizontal direction rather than the diagonally adjacent strings.
  • the wiring connection part 5750 is formed with at least a portion of each of the strings 5710 and 5720 embedded therein.
  • the channel connectors 5711 and 5721 and the additional connectors 5710 of the fields 5710 and 5720 may be connected to each other.
  • a material in which each of the wiring connection part 5750, the channel connection parts 5711 and 5721, the intermediate wiring layer 5740, and the additional connection part 5730 is formed is a wiring connection part included in the 3D flash memory 3200 described above with reference to FIG. 32. 3230, the channel connector 3240, the intermediate wiring layer 3220, and the additional connector 3210 are the same as each of the detailed descriptions thereof.
  • the manufacturing method of the three-dimensional flash memory (5400, 5600, 5700) described above with reference to Figures 54 to 57 is the same as the manufacturing method of the three-dimensional flash memory described above with reference to Figures 33 to 53, but the string adjacent in a diagonal direction The difference is that it produces an intermediate wiring layer that is shared by adjacent strings in the horizontal direction, rather than by them. Therefore, detailed description of the manufacturing method will be omitted.

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Abstract

벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 상기 스트링의 하부에 배치되는 하부 배선층; 및 상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부를 포함할 수 있다. 다른 실시예에 따르면, 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층을 포함하는 스트링; 상기 스트링의 중간 영역에서 상기 스트링의 상부 채널층과 하부 채널층을 서로 연결시키는 채널 연결부; 상기 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층; 및 상기 스트링에 적어도 일부가 매몰된 채 상기 채널 연결부 및 상기 중간 배선층을 서로 연결시키는 배선 연결부를 포함할 수 있다.

Description

벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
아래의 실시예들은 3차원 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 벌크 소거 동작을 지원하는 구조를 갖는 3차원 플래시 메모리 소자에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 셀 전류의 감소 및 셀 특성 열화를 야기한다.
이에, 3차원 플래시 메모리에서 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하기 위하여, 스트링의 중간 영역에 적어도 하나의 중간 배선층이 배치되는 구조가 제안되었다.
그러나 적어도 하나의 중간 배선층이 배치되는 구조의 3차원 플래시 메모리 소자는, 적어도 하나의 중간 배선층에 의해 스트링 내 채널층이 상부 채널층 및 하부 채널층으로 분할되기 때문에, 기판(200)의 벌크를 기반으로 하는 소거 동작이 적용되기 힘든 단점이 있다.
따라서, 아래의 실시예들은 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하도록 적어도 하나의 중간 배선층을 포함하는 3차원 플래시 메모리 소자에서, 벌크 소거 동작을 지원하는 기술을 제안하고자 한다.
또한, 중간 배선층이 단순히 기존의 비트라인과 동일한 형상으로 구현될 경우 배선 공정의 복잡도가 상승되며 집적도가 떨어지는 단점이 발생될 수 있기 때문에, 아래의 실시예들은 집적도를 도모하는 동시에 단순한 배선 공정을 통해 제작되는 중간 배선층의 구조를 제안하고자 한다.
일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함하는 구조에서, 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부를 적어도 하나의 중간 배선층 내에 형성함으로써, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원 가능하도록 하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안한다.
이 때, 일 실시예들은 상부 채널층과 하부 채널층을 서로 연결시키는 채널 연결부 및 채널 연결부와 중간 배선층을 서로 연결시키는 배선 연결부를 포함함으로써, 중간 배선층이 포함되는 구조의 집적도를 향상시키며 배선 공정을 단순화한 3차원 플래시 메모리 소자 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층을 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성함으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결하여 집적화 및 소형화를 도모하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 상기 스트링의 하부에 배치되는 하부 배선층; 및 상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부를 포함한다.
일측에 따르면, 상기 적어도 하나의 연결부는, N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리 소자는, P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 적어도 하나의 연결부에 의해 서로 연결된 상기 적어도 두 개의 채널층들이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층의 상부에 배치되며 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아질 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 역계단 형상으로 형성됨으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리 소자의 제조 방법은, 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비하는 단계; 기판의 베이스 층의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들을 형성하는 단계; 상기 적어도 세 개 이상의 플러그 홀들 각각에 메탈 플러그를 증착하는 단계; 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그와 연결되도록 하부 배선층을 생성하는 단계; 상기 하부 배선층의 상부에 상기 복수의 구조체들 중 어느 하나의 구조체를 적층하는 단계; 상기 어느 하나의 구조체에 상기 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그를 제외한 나머지 메탈 플러그들과 연결되는 연결 플러그들을 상기 일 방향으로 연장 형성하는 단계; 상기 연결 플러그들 중 어느 하나의 연결 플러그와 연결되도록 적어도 하나의 중간 배선층을 생성하는 단계; 상기 적어도 하나의 중간 배선층의 상부에 상기 복수의 구조체들 중 상기 어느 하나의 구조체를 제외한 나머지 하나의 구조체를 적층하는 단계; 상기 나머지 하나의 구조체에 상기 나머지 메탈 플러그들 중 상기 적어도 하나의 중간 배선층과 연결된 메탈 플러그를 제외한 메탈 플러그와 연결되는 연결 플러그를 상기 일 방향으로 연장 형성하는 단계; 및 상기 연결 플러그와 연결되도록 상부 배선층을 생성하는 단계를 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 연장 형성되는 길이가 서로 다르도록 역계단 형상을 갖는다.
일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아질 수 있다.
다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 역계단 형상으로 생성됨으로써, 상기 기판 상 동일 선상에 형성된 상기 메탈 플러그들에 각각 연결될 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 중간 배선층을 생성하는 단계는, 상기 적어도 하나의 중간 배선층 내에 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 상기 적어도 하나의 중간 배선층의 상부에 위치하는 상기 나머지 하나의 구조체에 포함되는 채널층을 서로 연결시켜주는 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.
다른 일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 채널층을 포함하는 스트링; 상기 스트링의 중간 영역에서 상기 스트링의 상부 채널층과 하부 채널층을 서로 연결시키는 채널 연결부; 상기 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층; 및 상기 스트링에 적어도 일부가 매몰된 채 상기 채널 연결부 및 상기 중간 배선층을 서로 연결시키는 배선 연결부를 포함한다.
일측에 따르면, 상기 배선 연결부는, N+형 물질로 형성되고, 상기 채널 연결부는, 금속 물질 또는 N-형 물질 중 어느 하나로 형성될 수 있다.
다른 일측에 따르면, 상기 3차원 플래시 메모리는, P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 채널 연결부에 의해 상기 스트링의 상부 채널층과 하부 채널층이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원할 수 있다.
또 다른 일측에 따르면, 상기 중간 배선층은, 상기 스트링과 상기 스트링에 인접한 이웃 스트링의 사이 공간에 위치할 수 있다.
또 다른 일측에 따르면, 상기 중간 배선층은, 상기 스트링과 상기 스트링에 인접한 이웃 스트링에 의해 공유될 수 있다.
다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은 하부 채널층을 생성하는 단계; 상기 하부 채널층의 상부 영역 중 일부 영역에 배선 연결부를 형성하는 단계; 상기 배선 연결부를 덮도록 절연층을 생성하는 단계; 상기 절연층에서 상기 하부 채널층의 상부 영역 중 상기 배선 연결부가 형성된 영역을 제외한 나머지 영역에 대응하는 부분 및 상기 절연층에서 상기 배선 연결부의 상부 영역 중 일부 영역에 대응하는 부분을 에칭하는 단계; 상기 절연층에서 상기 배선 연결부의 상부 영역 중 일부 영역에 대응하는 부분이 에칭된 공간에 중간 배선층을 형성하는 단계; 상기 절연층에서 상기 하부 채널층의 상부 영역 중 상기 배선 연결부가 형성된 영역을 제외한 나머지 영역에 대응하는 부분이 에칭된 공간에 채널 연결부를 형성하는 단계; 및 상기 채널 연결부의 상부에 상부 채널층을 생성하는 단계를 포함하고, 상기 중간 배선층은, 상기 상부 채널층 및 상기 하부 채널층을 포함하는 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하다.
일측에 따르면, 상기 배선 연결부를 형성하는 단계는, 상기 스트링에 인접한 이웃 스트링과 상기 스트링의 사이 공간에 상기 배선 연결부를 형성하는 단계를 포함할 수 있다.
다른 일측에 따르면, 상기 중간 배선층은, 상기 스트링과 상기 스트링에 인접한 이웃 스트링에 의해 공유될 수 있다.
일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함하는 구조에서, 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부를 적어도 하나의 중간 배선층 내에 형성함으로써, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원 가능하도록 하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안할 수 있다.
이 때, 일 실시예들은 상부 채널층과 하부 채널층을 서로 연결시키는 채널 연결부 및 채널 연결부와 중간 배선층을 서로 연결시키는 배선 연결부를 포함함으로써, 중간 배선층이 포함되는 구조의 집적도를 향상시키며 배선 공정을 단순화한 3차원 플래시 메모리 소자 및 그 제조 방법을 제안할 수 있다.
따라서, 일 실시예들은 종래의 3차원 플래시 메모리 소자가 갖는 셀 전류 감소 및 셀 특성 열화의 단점을 해결하는 동시에 벌크 소거 동작을 지원할 수 있으며, 집적도와 배선 공정을 단순화할 수 있다.
또한, 일 실시예들은 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층을 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성함으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결하여 집적화 및 소형화를 도모하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 4는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 380 영역에 대한 하면도를 나타낸다.
도 5는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 381 영역에 대한 단면도를 나타낸다.
도 6은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 7은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 630 영역에 대한 단면도를 나타낸다.
도 8은 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 9는 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 830 영역에 대한 단면도를 나타낸다.
도 10a 내지 10b는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층이 형성되는 패턴을 설명하기 위한 도면이다.
도 11a 내지 11d는 일 실시예에 따른 GIDL 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 13 내지 22는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 23 내지 27은 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법에서 적어도 하나의 연결부를 형성하는 과정의 세부 공정을 설명하기 위한 도면이다.
도 28은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 29는 도 28에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 30은 도 28에 도시된 3차원 플래시 메모리에서 Y축을 기준으로 하는 단면도이다.
도 31은 도 28에 도시된 3차원 플래시 메모리의 다른 실시예에 따른 단면도이다.
도 32는 도 28에 도시된 3차원 플래시 메모리의 또 다른 실시예에 따른 단면도이다.
도 33은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 34 내지 39는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 40 내지 45는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 46 내지 53은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 54는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 55는 도 54에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 56은 도 54의 3차원 플래시 메모리의 다른 실시예에 따른 단면도이다.
도 57은 도 54의 3차원 플래시 메모리의 또 다른 실시예에 따른 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 4는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 380 영역에 대한 상면도를 나타내며, 도 5는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 381 영역에 대한 단면도를 나타낸다.
도 3을 참조하면, 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(300)는 채널층(310)과 채널층(310)에 대해 수직적으로 적층되는 복수의 전극층들(320)을 포함하는 스트링(330), 상부 배선층(340), 적어도 하나의 중간 배선층(350), 하부 배선층(360) 및 적어도 하나의 연결부(370)를 포함한다.
이하, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(300)는, 상술한 구성요소들을 포함하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 채널층(310)과 복수의 전극층들(320) 사이를 연결하도록 형성되는 전하 저장층(도면에는 도시되지 않음) 및 복수의 전극층들(320)과 교대로 배치되며 채널층(310)에 대해 수직적으로 적층되는 복수의 층간 절연층들(도면에는 도시되지 않음)을 더 포함할 수 있다. 즉, 3차원 플래시 메모리 소자(300)는, 도 2를 참조하여 상술된 기존의 구성요소들을 더 포함하는 구조를 가질 수 있다.
채널층(310)은 일 방향으로 연장 형성된다. 예를 들어, 채널층(310)은 도 2를 참조하여 기재된 z축의 방향으로 연장 형성될 수 있다. 이 때, 채널층(310)은 내부의 속이 빈 튜브형으로 구현될 수 있으며, 이 경우 채널층(310)의 내부를 채우는 매립막(311)이 더 배치될 수 있으며, 채널층(310)의 외부를 둘러싼 측벽(312)이 더 배치될 수 있다.
복수의 전극층들(320)은 채널층(310)에 대해 수직적으로 적층된다. 이 때, 복수의 전극층들(320)은 도 2를 참조하여 기재된 x축의 방향으로 연장 형성될 수 있다.
여기서, 복수의 전극층들(320)은 적어도 하나의 중간 배선층(350)에 의해 양분되는 적어도 두 개의 블록들(321, 322)로 그룹핑될 수 있다. 예를 들어, 제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321-3)은 제1 블록(321)으로 그룹핑될 수 있고, 제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3)은 제2 블록(322)으로 그룹핑될 수 있다.
상부 배선층(340)은 스트링(330)(정확하게는 채널층(310))의 상부에 배치된다. 이 때, 상부 배선층(340)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 상부 배선층(340)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.
적어도 하나의 중간 배선층(350)은 스트링(330)의 중간 영역에서 채널층(310)을 관통하며 복수의 전극층들(320) 사이에 배치된다. 여기서, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 예를 들어, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향(도 2를 참조하여 기재된 x축의 방향)에 평면 상으로 직교하는 방향(도 2를 참조하여 기재된 y축의 방향)으로 연장 형성될 수 있다. 이러한 적어도 하나의 중간 배선층(350)이 형성되는 패턴에 대한 상세한 설명은 도 10a 내지 10b를 참조하여 기재하기로 한다.
하부 배선층(360)은 스트링(330)(정확하게는 채널층(310))의 하부에 배치된다. 이 때, 하부 배선층(360)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 하부 배선층(360)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.
이와 같은 구조의 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 각각은 3차원 플래시 메모리 소자(300)에서 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다. 이 때, 드레인 전극으로 사용된다는 것은 도 1에 도시된 비트라인(BL)으로 사용된다는 것을 의미할 수 있으며, 배선층(340, 350, 360)이 드레인 전극(또는 소스 전극)으로 사용된다는 것은 배선층(340, 350, 360) 자체가 드레인 전극(또는 소스 전극)으로 사용되는 것뿐만 아니라, 배선층(340, 350, 360)과 직접적으로 연결되는 전극층이 드레인 전극(또는 소스 전극)으로 사용되는 것을 의미할 수 있다.
예를 들어, 상부 배선층(340)이 소스 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 드레인 전극으로 사용될 수 있으며, 상부 배선층(340)이 드레인 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리 소자(300)에서 정보 저장 요소인 전하 저장층 및 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다. 이에, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는 복수의 전극층들(320)을 포함함으로써, 복수의 전극층들(320)에 대응하는 복수의 전하 저장층들을 포함하고, 복수의 전극층들(320)과 복수의 전하 저장층들이 쌍을 이루어 형성하는 복수의 메모리 셀들을 포함할 수 있다,
다른 예를 들면, 적어도 하나의 중간 배선층(350)이 제1 중간 배선층, 제2 중간 배선층 및 제3 중간 배선층과 같이 복수 개로 구현되는 경우(제1 중간 배선층부터 제2 중간 배선층, 제3 중간 배선층의 순서로 순차적으로 배치되는 경우), 제1 중간 배선층이 드레인 전극으로 사용됨에 따라 제1 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 소스 전극으로 사용될 수 있다. 또한, 제3 중간 배선층이 소스 전극으로 사용됨에 따라 제3 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 드레인 전극으로 사용될 수 있다. 이처럼, 제2 중간 배선층은 인접한 다른 중간 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용되느냐에 따라 소스 전극으로 사용되거나 드레인 전극으로 사용될 수 있다.
즉, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 재구성 가능하게 형성될 수 있다.
이 때, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 복수의 전극층들(320)이 그룹핑되는 적어도 두 개의 블록들(321, 322)에 각각 대응하도록 구비될 수 있다. 예를 들어, 상부 배선층(340)과 적어도 하나의 중간 배선층(350)은 제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321--3)이 그룹핑되는 제1 블록(321)에 대응하도록 구비되어 제1 블록(321)(제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321--3))에 대한 드레인 전극 또는 소스 전극으로 사용되고, 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3)이 그룹핑되는 제2 블록(322)에 대응하도록 구비되어 제2 블록(322)(제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3))에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다. 따라서, 3차원 플래시 메모리 소자(300)는 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 중 어느 하나를 선택하여 드레인 전극 또는 소스 전극으로 사용함으로써, 해당하는 배선층을 사용하는 전극층들 중 어느 하나의 전극층에 대응하는 전하 저장층을 선택적으로 프로그램, 소거 및 리드할 수 있다. 이하, 적어도 하나의 중간 배선층(350)이 하나인 경우로 설명되나, 이에 제한되거나 한정되지 않고, 두 개 이상의 복수 개로 구비될 수 있다. 이러한 경우 역시 마찬가지로, 복수의 중간 배선층들은 복수의 전극층들(320) 사이에 각각 배치될 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는, 채널층 상부에 하나의 드레인 전극만을 포함하는 기존의 3차원 플래시 메모리 소자에 비해 셀 전류 감소 및 셀 특성 열화를 개선할 수 있다.
또한, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 연장 형성되는 길이가 서로 다를 수 있다. 예를 들어, 380 영역에 대한 하면도를 나타낸 도 4를 참조하면(도 4는 설명의 편의를 위해 다른 구성요소는 제외하고 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)만을 도시함), 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다. 따라서, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 측면에서 바라봤을 때, 순차적으로 길이가 짧아지는 역계단 형상으로 형성될 수 있다.
또한, 적어도 하나의 중간 배선층(350)이 복수 개 구비되는 경우에도 마찬가지로, 복수의 중간 배선층들은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다.
이러한 역계단 형상으로 인하여, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)이 단일 기판(390) 상 동일 선상에 형성되는 플러그들(391, 392, 393)에 각각 연결됨으로써, 3차원 플래시 메모리 소자(300)는 집적화 및 소형화를 도모할 수 있으며, 배선 공정의 복잡도를 낮출 수 있다.
이와 같은 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은, 금속 물질은 물론, 전도성을 갖는 비금속 물질 또는 금속 물질과 비금속 물질의 혼합 물질로도 형성될 수 있다.
적어도 하나의 연결부(370)는 적어도 하나의 중간 배선층(350) 내에 형성되어 채널층(310)이 적어도 하나의 중간 배선층(350)에 의해 분할된 적어도 두 개의 채널층들(313, 314)을 서로 연결시킬 수 있다. 예를 들어, 적어도 하나의 연결부(370)는 적어도 하나의 중간 배선층(350)에 의해 둘러싸인 채 적어도 두 개의 채널층(313, 314)을 서로 연결시켜주도록 형성될 수 있다. 더 구체적인 예를 들어, 381 영역에 대한 단면도를 나타낸 도 5를 참조하면, 적어도 하나의 연결부(370)는 N-층(371) 및 N-층(371)을 둘러싼 채 적어도 하나의 중간 배선층(350)에 접촉되는 N+층(372)을 포함하도록 형성될 수 있다. 여기서, N-층(371)은 채널층(310)과 동일한 물질에 N-형의 이온 주입 공정을 통해 생성될 수 있으며, N+층(372)은 채널층(310)과 동일한 물질에 N+형 이온 주입 공정을 통해 생성될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 적어도 하나의 연결부(370)는 다양한 구조로 형성될 수 있다. 이에 대한 상세한 설명은 도 7 내지 9를 참조하여 기재하기로 한다.
따라서, P형의 벌크 및 N+의 컨택트를 포함하는 기판(390) 상에 제조되는 3차원 플래시 메모리 소자(300)는, 적어도 하나의 연결부(370)를 통해 적어도 두 개의 채널층(313, 314) 모두를 벌크에 연결함으로써, 벌크 기반의 소거 동작을 지원할 수 있다. 여기서, 벌크 기반의 소거 동작은 종래의 기술이므로 이에 대한 상세한 설명은 생략하기로 한다.
이상, 하나의 스트링(330)을 포함하는 3차원 플래시 메모리 소자(300)에 대해 설명하였으나, 3차원 플래시 메모리 소자(300)에는 상술된 구조의 스트링(330)이 복수 개 포함될 수 있다.
도 6은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 7은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 630 영역에 대한 단면도를 나타낸다.
도 6 내지 7을 참조하면, 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(600)는 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구조를 가지나, 적어도 하나의 연결부(610)가 상이한 구조를 갖는 것을 특징으로 한다.
예를 들어, 다른 일 실시예에 따른 3차원 플래시 메모리 소자(600)에서 적어도 하나의 연결부(610)는 적어도 하나의 중간 배선층(620)에 의해 둘러싸인 채 접촉되는 N+층을 포함하도록 형성될 수 있다. 이 때, N+층은 채널층과 동일한 물질에 N+형의 이온 주입 공정을 통해 생성될 수 있다.
도 8은 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 9는 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 830 영역에 대한 단면도를 나타낸다.
도 8 내지 9를 참조하면, 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(800)는 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구조를 가지나, 적어도 하나의 연결부(810)가 상이한 구조를 갖는 것을 특징으로 한다.
예를 들어, 또 다른 일 실시예에 따른 3차원 플래시 메모리 소자(800)에서 적어도 하나의 연결부(810)는 적어도 하나의 중간 배선층(820)에 둘러싸인 채 접촉되는 N-층을 포함하도록 형성될 수 있다. 이 때, N-층은 채널층과 동일한 물질에 N-형의 이온 주입 공정을 통해 생성될 수 있다.
이상, 도 3 내지 도 9를 참조하여 설명된 3차원 플래시 메모리 소자(300, 600, 800)는 아래 표 1과 같이 기판에 포함되는 벌크에 소거 전압 V erase(예컨대, 14V)가 인가되고 나머지 배선층들이 floating됨으로써, 벌크 기반의 소거 동작을 수행할 수 있다.
상부 배선층 0V
제1 탑 셀렉터 0V
제1-1 메모리 셀의 게이트 0V
제1-2 메모리 셀의 게이트 0V
제1 바텀 셀렉터 0V
중간 배선층 Floating
제2 탑 셀렉터 0V
제2-1 메모리 셀의 게이트 0V
제2-2 메모리 셀의 게이트 0V
제2 바텀 셀렉터 0V
하부 배선층 Floating
제3 탑 셀렉터 0V
제3-1 메모리 셀의 게이트 0V
제3-2 메모리 셀의 게이트 0V
제3 바텀 셀렉터 0V
벌크 V erase(14V)
도 10a 내지 10b는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층이 형성되는 패턴을 설명하기 위한 도면이다.
도 10a 내지 10b를 참조하면, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층(1010)이 형성되는 패턴은, 3차원 플래시 메모리 소자에 연결되는 비트라인의 형상에 따라 결정될 수 있다. 보다 정확하게, 적어도 하나의 중간 배선층(1010)은 적어도 하나의 중간 베선층(1010)에 대응하는 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 형성될 수 있다.
예를 들어, 상면도인 도 10a와 같이 비트라인(1010)이 내부가 채워진 단일 라인으로 형성되는 경우, 적어도 하나의 중간 배선층(1020)은 비트라인의 형상에 따라 내부가 채워진 단일 라인으로 형성될 수 있다.
다른 예를 들면, 상면도인 도 10b와 같이 비트라인(1010)이 내부가 비워진 두 개의 라인들로 형성되는 경우, 적어도 하나의 중간 배선층(1020)은 비트라인의 형상에 따라 내부가 비워진 두 개의 라인들로 형성될 수 있다.
이상, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에 대해 설명되었으나, 적어도 하나의 연결부는 벌크 소거 동작이 아닌, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원하도록 구현될 수도 있다. 이에 대해서는 아래에서 상세히 설명하기로 한다.
[규칙 제91조에 의한 정정 09.09.2019]　
도 11a 내지 11e는 일 실시예에 따른 GIDL 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
[규칙 제91조에 의한 정정 09.09.2019]　
도 11a 내지 11e를 참조하면, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원하는 3차원 플래시 메모리 소자(1100)는, 도 3을 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구성요소 및 구조를 가지나, 적어도 하나의 연결부(1110)의 구조가 다른 것을 특징으로 한다.
예를 들어, 도 11a와 같이 적어도 하나의 연결부(1110)는 적어도 하나의 중간 배선층(1120)의 하부에 증착된 N+층(1111) 및 N+층(1111)의 상부에 배치되며 적어도 하나의 중간 배선층(1120)에 의해 둘러싸인 채 접촉되는 N-충(1112)을 포함하는 구조로 형성될 수 있다. N-층(1112)는 채널층과 마찬가지로, N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽을 포함할 수 있다. 더 구체적인 예를 들면, N-층(1112)는 도 11a와 같이 N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽(예컨대, ONO층) 모두를 포함할 수 있으나, 이에 제한되거나 한정되지 않고, 도 11b와 같이 N-층(1112)의 내부를 채우는 매립막만을 포함할 수도 있다. 이러한 경우, 측벽은 적어도 하나의 중간배선층(1120)의 상부까지만 형성될 수 있다.
[규칙 제91조에 의한 정정 09.09.2019]　
다른 예를 들면, 도 11c와 같이 적어도 하나의 연결부(1110)는 적어도 하나의 중간 배선층(1120)의 하부에 증착된 N+층(1111) 및 N+층(1111)과 적어도 하나의 중간 배선층(1120)에 의해 둘러싸인 채 접촉되는 N-층(1112)을 포함하는 구조로 형성될 수 있다. N-층(1112)는 채널층과 마찬가지로, N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽을 포함할 수 있다. 더 구체적인 예를 들면, N-층(1112)는 도 11c와 같이 N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽(예컨대, ONO층) 모두를 포함할 수 있으나, 이에 제한되거나 한정되지 않고, N-층(1112)의 내부를 채우는 매립막만을 포함할 수도 있다. 이러한 경우, 측벽은 도 11d와 같이 N+층(1111)의 상부까지만 형성되거나, 도 11e와 같이 적어도 하나의 중간배선층(1120)의 상부까지만 형성될 수 있다.
[규칙 제91조에 의한 정정 09.09.2019]　
즉, 도 11a 내지 11e를 참조하여 상술된 적어도 하나의 연결부(1110)는, N-층(1112) 및 N+층(1111)이 서로 맞닿는 조건 아래 다양한 구조로 형성될 수 있다.
이 때, 적어도 하나의 중간 배선층(120)의 상부에 N+층(1111)이 증착되는 기존 구조인 경우 어닐링의 열처리 공정이 필수적으로 수행되어야 하며, 이로 인해 적어도 하나의 중간 배선층(1120)이 변질되거나 소실되는 문제가 발생될 수 있다. 따라서, 일 실시예에 따른 3차원 플래시 메모리 소자(1100)는 상술된 구조로 적어도 하나의 연결부(1110) 및 적어도 하나의 중간 배선층(1120)을 구현함으로써, 적어도 하나의 중간 배선층(1120)이 변질되거나 소실되는 문제를 방지할 수 있다.
[규칙 제91조에 의한 정정 09.09.2019]　
이러한 적어도 하나의 연결부(1110)를 포함하는 3차원 플래시 메모리 소자(1100)는 벌크 기반의 소거 동작이 아닌, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원할 수 있다. 보다 상세하게, 3차원 플래시 메모리 소자(1100)는 아래 표 2와 같이 상부 배선층, 적어도 하나의 중간 배선층(1120) 및 하부 배선층에 에 소거 전압 Verase(예컨대, 14V)가 인가됨으로써, GIDL 기반의 소거 동작을 수행할 수 있다.
상부 배선층 V erase(14V)
제1 탑 셀렉터 0V
제1-1 메모리 셀의 게이트 0V
제1-2 메모리 셀의 게이트 0V
제1 바텀 셀렉터 0V
중간 배선층 V erase(14V)
제2 탑 셀렉터 0V
제2-1 메모리 셀의 게이트 0V
제2-2 메모리 셀의 게이트 0V
제2 바텀 셀렉터 0V
하부 배선층 V erase(14V)
제3 탑 셀렉터 0V
제3-1 메모리 셀의 게이트 0V
제3-2 메모리 셀의 게이트 0V
제3 바텀 셀렉터 0V
벌크 V erase(14V)
도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이고, 도 13 내지 22는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
[규칙 제91조에 의한 정정 09.09.2019]　
도 12 내지 22를 참조하면, 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법은, 3차원 플래시 메모리 제조 시스템(이하, 제조 시스템)에 의해 수행되는 것으로, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리 소자는 도 3, 도 6 및 도 8을 참조하여 상술된 구조 및 도 11a 내지 11e를 참조하여 상술된 구조를 갖게 된다.
우선, 제조 시스템은 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 복수의 전극층들 및 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비한다(1205). 예를 들어, 제조 시스템은 도 13과 같이 일 방향(도 2를 참조하여 기재된 x축의 방향)으로 연장 형성된 복수의 전극층들(1311-1, 1321-1) 및 복수의 층간 절연층들(1311-2, 1321-2)을 교대로 적층한 뒤, 교대로 적층된 복수의 전극층들(1311-1, 1321-1) 및 복수의 층간 절연층들(1311-2, 1321-2)을 관통하는 스트링 홀(String Hole)을 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성하고, 스트링 홀에 채널층(1311-3, 1321-3)을 형성하여 스트링(1311, 1321)이 각각 형성된 복수의 구조체들(1310, 1320)을 제작 및 준비할 수 있다.
이어서, 제조 시스템은 도 14와 같이 기판(1400)의 베이스 층(1410)의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들(1411, 1412, 1413)을 형성한다(1210). 이 때, 제조 시스템은 기판(1400) 상 동일 선상에 세 개 이상의 플러그 홀들(1411, 1412, 1413)을 형성할 수 있다.
그 다음, 제조 시스템은 도 15와 같이 적어도 세 개 이상의 플러그 홀 들(1421, 1422, 1423) 각각에 메탈 플러그(1510, 1520, 1530)를 증착한다(1215). 여기서, 세 개 이상의 플러그 홀들(1411, 1412, 1413)이 기판(1400) 상 동일 선상에 형성되었기 때문에, 세 개 이상의 플러그 홀들(1411, 1412, 1413)에 증착되는 메탈 플러그들(1510, 1520, 1530) 역시 기판(1400) 상 동일 선상에 위치하게 된다.
그 다음, 제조 시스템은 적어도 세 개 이상의 메탈 플러그들(1510, 1520, 1530) 중 어느 하나의 메탈 플러그(1510)와 연결되도록 하부 배선층을 생성한다(1220). 예를 들어, 제조 시스템은 도 16과 같이 제1 메탈 플러그(1510), 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 제1 메탈 플러그(1510)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 하부 배선층(1610)을 연장 형성할 수 있다.
그 다음, 제조 시스템은 하부 배선층(1610)의 상부에 복수의 구조체들(1310, 1320) 중 어느 하나의 구조체(1110)를 적층한다(1025). 예를 들어, 제조 시스템은 도 13과 같이 준비된 복수의 구조체들(1310, 1320) 중 제1 구조체(1310)를 도 17과 같이 하부 배선층(1610)의 상부에 적층할 수 있다.
그 다음, 제조 시스템은 하부 배선층(1610)의 상부에 적층된 어느 하나의 구조체(1310)에 적어도 세 개 이상의 메탈 플러그들(1510, 1520, 1530) 중 어느 하나의 메탈 플러그(1510)를 제외한 나머지 메탈 플러그들(1520, 1530)과 연결되는 연결 플러그들을 일 방향으로 연장 형성한다(1230). 예를 들어, 제조 시스템은 도 18과 같이 제1 메탈 플러그(1510), 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 하부 배선층(1610)과 연결된 제1 메탈 플러그(1510)를 제외한 나머지 메탈 플러그들(1520, 1530)과 연결되는 연결 플러그들(1810, 1820)을 제1 구조체(1310)에 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성할 수 있다.
그 다음, 제조 시스템은, 연결 플러그들(1810, 1820) 중 어느 하나의 연결 플러그(1810)와 연결되도록 적어도 하나의 중간 배선층을 생성한다(1235). 예를 들어, 제조 시스템은 도 19와 같이 제1 연결 플러그(1680) 및 제2 연결 플러그(1820) 중 제1 연결 플러그(1810)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 적어도 하나의 중간 배선층(1910)을 연장 형성할 수 있다.
이 때, 제조 시스템은, 1235 단계에서 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부를 형성할 수 있다. 구체적으로, 제조 시스템은 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 적어도 하나의 중간 배선층(1910)의 상부에 위치할 나머지 하나의 구조체(1320)에 포함되는 채널층(1321-3)을 서로 연결시켜주는 적어도 하나의 연결부(1911)를 적어도 하나의 중간 배선층(1910) 내에 형성할 수 있다.
특히, 제조 시스템이 1235 단계에서 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부를 어떤 구조로 형성하냐에 따라, 제조 완료되는 3차원 플래시 메모리 소자는 벌크 기반의 소거 동작 또는 GIDL 기반의 소거 동작 중 어느 하나를 지원하게 될 수 있다. 이에 대한 상세한 설명은 도 23 내지 27을 참조하여 기재하기로 한다.
또한, 제조 시스템은 1235 단계에서 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 적어도 하나의 중간 배선층(1910)을 형성할 수 있다.
그 다음, 제조 시스템은, 적어도 하나의 중간 배선층(1910)의 상부에 복수의 구조체들(1310, 1320) 중 하부 배선층(1610)의 상부에 적층된 구조체(1310)를 제외한 나머지 하나의 구조체(1320)를 적층한다(1240). 예를 들어, 제조 시스템은 도 13과 같이 준비된 복수의 구조체들(1310, 1320) 중 제2 구조체(1320)를 도 20과 같이 적어도 하나의 중간 배선층(1910)의 상부에 적층할 수 있다.
그 다음, 제조 시스템은 적어도 하나의 중간 배선층(1910)의 상부에 적층된 나머지 하나의 구조체(1320)에 나머지 메탈 플러그들(1520, 1530) 중 적어도 하나의 중간 배선층(1910)과 연결된 메탈 플러그(1520)를 제외한 메탈 플러그(1530)와 연결되는 연결 플러그를 일 방향으로 연장 형성한다(1245). 예를 들어, 제조 시스템은 도 21과 같이 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 적어도 하나의 중간 배선층(1910)과 연결된 제2 메탈 플러그(1520)를 제외한 제3 메탈 플러그(1530)와 연결되는 연결 플러그(2110)를 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성할 수 있다.
그 후, 제조 시스템은, 연결 플러그(2110)와 연결되도록 상부 배선층을 생성한다(1250). 예를 들어, 제조 시스템은 도 22와 같이 연결 플러그(2110)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 상부 배선층(2210)을 연장 형성할 수 있다.
특히, 제조 시스템은, 1220 단계에서 생성하는 하부 배선층(1610), 1235 단계에서 생성하는 적어도 하나의 중간 배선층(1910) 및 1250 단계에서 생성하는 상부 배선층(2210)이 연장 형성되는 길이를 서로 다르도록 함으로써, 하부 배선층(1610), 적어도 하나의 중간 배선층(1910) 및 상부 배선층(2210)이 역계단 형상을 갖게 할 수 있다. 일례로, 제조 시스템은, 하부 배선층(1610)을 가장 짧게 연장 형성하고, 적어도 하나의 중간 배선층(1910)을 그 다음으로 짧게 연장 형성하며, 상부 배선층(2210)을 가장 길게 연장 형성함으로써, 상부 배선층(2210), 적어도 하나의 중간 배선층(1910) 및 하부 배선층(1610)의 순서로 연장 형성되는 길이가 짧아지도록 할 수 있다.
이러한 역계단 형상으로 인하여, 상부 배선층(2210), 적어도 하나의 중간 배선층(1910) 및 하부 배선층(1610)이 단일 기판(1400) 상 동일 선상에 형성되는 플러그들(1411, 1412, 1413)에 각각 연결됨으로써, 제조되는 3차원 플래시 메모리 소자는 집적화 및 소형화될 수 있으며, 전술된 바와 같이 복잡도가 매우 낮은 간단한 배선 공정만을 통하여 제조될 수 있다.
이상, 적어도 하나의 중간 배선층(1910)이 하나 포함되는 3차원 메모리 소자의 제조 방법이 설명되었으나, 적어도 하나의 중간 배선층(1910)이 복수 개 포함되는 경우 역시 상술된 단계들을 기반으로 제조될 수 있다.
도 23 내지 27은 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법에서 적어도 하나의 연결부를 형성하는 과정의 세부 공정을 설명하기 위한 도면이다.
제조 시스템은 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부(1911)를 형성하는 과정을 아래 예시들과 같은 세부 공정을 거쳐 수행할 수 있다. 그러나 적어도 하나의 연결부(1911)는 후술되는 예시들로 그 제조 공정이 제한되거나 한정되지 않고, 적어도 하나의 중간 배선층(1910) 내에 위치한 채, 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 적어도 하나의 중간 배선층(1910)의 상부에 위치할 나머지 하나의 구조체(1320)에 포함되는 채널층(1321-3)을 서로 연결시켜주는 구조를 갖도록 하는 다양한 공정을 통해 수행될 수 있다. 이러한 구조는, 적어도 하나의 연결부(1911)를 통해 벌크 기반의 소거 동작을 지원하기 위한 것으로, 도 23 내지 26을 참조하여 설명된다.
일례로 도 23을 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 N-층(1911-1) 및 N-층(1911-1)을 둘러싼 채 적어도 하나의 중간 배선층(1910)에 접촉되는 N+층(1911-2)을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.
다른 예를 들어 도 24를 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-층을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.
또 다른 예를 들어 도 25를 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N+층을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.
반면에, 도 26 내지 27을 참조하여 후술되는 구조의 적어도 하나의 연결부(2610)는, 3차원 플래시 메모리 소자로 하여금 GIDL 기반의 소거 동작을 지원하는 구조로 아래의 예시와 같이 제조될 수 있다.
예를 들어, 도 26을 살펴보면, 제조 시스템은 N+층(2611)이 하부에 증착된 적어도 하나의 중간 배선층(1910)을 생성하고, 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-충(2612)을 형성함으로써, 적어도 하나의 연결부(2610)를 형성할 수 있다.
다른 예를 들면, 제조 시스템은 도 27과 같이 N+층(2711)이 하부에 증착된 적어도 하나의 중간 배선층(1910)을 생성하고, 적어도 하나의 중간 배선층(1910) 및 N+층(2711) 각각에서 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)에 대응하는 영역(1912, 1913)을 식각한 뒤, 식각된 영역(1912, 1913)에 N+층(2711)과 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-충(2712)을 형성함으로써, 적어도 하나의 연결부(2710)를 형성할 수 있다.
따라서, 이러한 구조로 형성되는 적어도 하나의 연결부(2610, 2710)를 통해 3차원 플래시 메모리 소자에서 GIDL 기반의 소거 동작이 지원될 수 있다.
도 28은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이고, 도 29는 도 28에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이며, 도 30은 도 28에 도시된 3차원 플래시 메모리에서 Y축을 기준으로 하는 단면도이다. 보다 상세하게는 도 28은 3차원 플래시 메모리에서 스트링의 수직 방향으로 중간 영역에 대한 수평 방향의 단면을 나타내는 상면도이다.
도 28 내지 30을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(2800)는 일 방향으로 연장 형성되는 스트링(2810), 채널 연결부(2820), 중간 배선층(2830) 및 배선 연결부(2840)를 포함한다.
스트링(2810)은 일 방향으로 연장 형성되는 채널층(2811, 2812)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(24811, 2812) 이외에도 채널층(2811, 2812)에 대해 수직적으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들의 사이 사이에 배치되는 복수의 절연층들(미도시)을 포함할 수 있다.
채널 연결부(2820)는 스트링(2810)의 중간 영역에서 스트링(2810)의 상부 채널층(2811)과 하부 채널층(2812)을 서로 연결시킨다. 예를 들어, 채널 연결부(2820)는 채널층(2811, 2812)과 동일하게 N-형의 이온 주입 공정을 통해 N-형 물질(예컨대, N-형 폴리실리콘)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 금속 물질로도 형성될 수 있다. 이에 대한 상세한 설명은 도 31을 참조하여 기재하기로 한다. 이처럼, 채널 연결부(2820)가 스트링(2810)의 중간 영역에서 스트링(2810)의 상부 채널층(2811)과 하부 채널층(2812)을 서로 연결시킴에 따라, 상부 채널층(2811) 및 하부 채널층(2812) 모두는 P형의 벌크 및 N+의 컨택트를 포함하는 기판과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
중간 배선층(2830)은 스트링(2810)에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하도록 금속 물질(일례로, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 형성될 수 있다. 보다 상세하게, 3차원 플래시 메모리(2800)에 포함되는 상부 배선층(미도시)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝데 인접하는 중간 배선층(2830)은, 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 중간 배선층(2830)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리(2800)에서 정보 저장 요소인 전하 저장층 및 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다.
여기서, 중간 배선층(2830)은 복수 개로 구현될 수 있다. 예를 들어, 중간 배선층(2830)이 제1 중간 배선층, 제2 중간 배선층 및 제3 중간 배선층과 같이 복수 개로 구현되는 경우(제1 중간 배선층부터 제2 중간 배선층, 제3 중간 배선층의 순서로 수직 방향으로 배치되는 경우), 제1 중간 배선층이 드레인 전극으로 사용됨에 따라 제1 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 소스 전극으로 사용될 수 있다. 또한, 제3 중간 배선층이 소스 전극으로 사용됨에 따라 제3 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 드레인 전극으로 사용될 수 있다. 즉, 중간 배선층(2830)은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 사용됨에 응답하여, 사용되는 어느 하나의 전극을 제외한 나머지 하나의 전극으로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 중간 배선층(2830)은 재구성 가능하게 형성될 수 있다.
특히, 중간 배선층(2830)은 스트링들 사이의 공간에 위치함으로써, 3차원 플래시 메모리(2800)의 집적화 및 소형화를 도모할 수 있다. 예를 들어, 중간 배선층(2830)은 제1 스트링(2810)과 제1 스트링(2810)에 인접한 이웃 스트링인 제2 스트링(2850)의 사이 공간에 위치함으로써, 스트링들(2810, 2850) 사이에서 공유될 수 있다. 이 때, 중간 배선층(2830)을 공유하는 스트링들(2810, 2850)은 3차원 플래시 메모리(2800)에 포함되는 복수의 스트링들 중 대각 방향으로 인접한 스트링들(2810, 2850)일 수 있다.
이하, 중간 배선층(2830)이 스트링들(2810, 2850) 사이에서 공유된다는 것은, 중간 배선층(2830)이 제1 스트링(2810)에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용되는 동시에, 제2 스트링(2850)에 대해서도 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용되는 것을 의미한다. 이를 위해, 중간 배선층(2830)은 제1 스트링(2810)의 채널 연결부(2820)와 연결되는 동시에 제2 스트링(2850)의 채널 연결부(미도시)와도 연결될 수 있다.
배선 연결부(2840)는 스트링(2810)에 적어도 일부가 매몰된 채 채널 연결부(2820)와 중간 배선층(2830)을 서로 연결시킨다. 예를 들어, 배선 연결부(2840)는 N+형 이온 주입 공정을 통해 N+형 물질(예컨대, N+형 폴리실리콘)로 스트링(2810)에 적어도 일부가 매몰되도록 형성될 수 있다.
이상, 3차원 플래시 메모리(2800)의 구조가 하나의 스트링(2810)을 기준으로 설명되었으나, 이에 제한되거나 한정되지 않고, 일 실시예에 따른 3차원 플래시 메모리(2800)는 중간 배선층(2830)을 공유하는 복수의 스트링들(2810, 2850)을 기준으로 하는 구조를 가질 수도 있다. 이러한 경우, 3차원 플래시 메모리(2800)는 복수의 스트링들 중 대각 방향으로 인접한 스트링들(2810, 2850), 대각 방향으로 인접한 스트링들(2810, 2850) 각각의 상부 채널층(2811)과 하부 채널층(2812)을 서로 연결시키는 채널 연결부(2820), 대각 방향으로 인접한 스트링들(2810, 2850)에 의해 공유되며, 대각 방향으로 인접한 스트링들(2810, 2850) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층(2830) 및 대각 방향으로 인접한 스트링들(2810, 2850) 각각에 적어도 일부가 매몰된 채 대각 방향으로 인접한 스트링들(2810, 2850) 각각의 채널 연결부(2820) 및 중간 배선층(2830)을 서로 연결시키는 배선 연결부(2840)를 포함하는 구조로 설명될 수 있다. 만약, 중간 배선층(2830)을 공유하는 스트링들이 대각 방향으로 인접한 스트링들(2810, 32850)이 아닌, 수평 방향으로 인접한 스트링들인 경우, 3차원 플래시 메모리(2800)는 수평 방향으로 인접한 스트링들을 기준으로 하는 구조를 가질 수 있다. 이에 대한 상세한 설명은 도 54내지 57을 참조하여 기재하기로 한다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(2800)는, 인접한 스트링들(2810, 2850) 사이에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층(2830)을 포함하는 동시에, 스트링(2810, 2850) 내 상부 채널층(2811) 및 하부 채널층(2812)을 서로 연결시키는 채널 연결부(2820)를 포함함으로써, 채널층(2811, 2812)의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 효과를 달성할 수 있다.
도 31은 도 28에 도시된 3차원 플래시 메모리의 다른 실시예에 따른 단면도이다.
도 31을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(3100)는 도 28 내지 30을 참조하여 상술된 3차원 플래시 메모리(2800)와 동일한 구조를 가지나, 채널 연결부(3110)가 금속 물질로 형성된다는 점에서 차이가 있다. 보다 상세하게, 다른 일 실시예에 따른 3차원 플래시 메모리(3100)에 포함되는 채널 연결부(3110)는, 중간 배선층(3120)과 동일한 금속 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 형성될 수 있다.
설명된 바와 같이 제조 완료된 다른 일 실시예에 따른 3차원 플래시 메모리(3100)는 일 실시예에 따른 3차원 플래시 메모리(2800)와 채널 연결부(3110)를 구성하는 물질의 차이만을 가지나, 제조 공정 측면에서는 마스크 기반의 에칭 공정의 횟수 차이를 갖게 될 수 있다. 예를 들어, 도 28을 참조하여 상술된 일 실시예에 따른 3차원 플래시 메모리(2800)는, 중간 배선층(2830)과 채널 연결부(2820)가 서로 다른 물질로 구성되기 때문에, 배선 연결부(2840)를 형성하기 위한 제1 마스크 공정, 중간 배선층(2830)을 형성하기 위한 제2 마스크 공정, 채널 연결부(2820)를 형성하기 위한 제3 마스크 공정의 총 세 번의 마스크 기반 에칭 공정을 통해 제조되는 반면, 다른 일 실시예에 따른 3차원 플래시 메모리(3100)는 중간 배선층(2830)과 채널 연결부(2820)가 동일한 물질로 구성되기 때문에, 배선 연결부(3130)를 형성하기 위한 제1 마스크 공정, 중간 배선층(3120) 및 채널 연결부(3110)를 동시에 형성하기 위한 제2 마스크 공정의 총 두 번의 마스크 기반 에칭 공정을 통해 제조될 수 있다. 그러나 이에 제한되거나 한정되지 않고 일 실시예에 따른 3차원 플래시 메모리(2800) 및 다른 일 실시예에 따른 3차원 플래시 메모리(3100)는, 상술된 구조들을 구현할 수 있는 다양한 공정들을 통해 제조될 수 있다. 제조 방법에 대한 상세한 설명은 도 33 내지 36을 참조하여 기재하기로 한다.
또한, 일 실시예에 따른 3차원 플래시 메모리(2800) 및 다른 일 실시예에 따른 3차원 플래시 메모리(3100)는, 상술된 구조들 이외에도 중간 배선층(2830, 3120)과 배선 연결부(2840, 3130)를 이어주는 추가 연결부(미도시)를 포함하는 구조로 구현될 수도 있다. 이에 대한 상세한 설명은 도 32를 참조하여 기재하기로 한다.
도 32는 도 28에 도시된 3차원 플래시 메모리의 또 다른 실시예에 따른 단면도이다.
도 32를 참조하면, 또 다른 일 실시예에 따른 3차원 플래시 메모리(3200)는 도 28 내지 30을 참조하여 상술된 3차원 플래시 메모리(2800)와 동일한 구조를 가지나, 추가 연결부(3210)를 더 포함한다는 점에서 차이가 있다. 구체적으로 추가 연결부(3210)는 중간 배선층(3220)과 배선 연결부(3230)를 이어주는 추가적인 구성부로서, 도 28에 도시된 Y축 방향으로 연장 형성되는 중간 배선층(3220)과 달리 배선 연결부(3230)와 같이 Y축 방향으로 연장 형성되지 않는 구성부일 수 있다. 이에, 추가 연결부(3210)를 포함하는 구조는 중간 배선층(3220)과 배선 연결부(3230)가 직접적으로 맞닿는 구조가 적용되기 힘든 경우에 사용될 수 있다.
도면에는, 또 다른 일 실시예에 따른 3차원 플래시 메모리(3200)가 N-형 물질로 구성되는 채널 연결부(3240)를 포함하는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 채널 연결부(3240)가 금속 물질로 구성되는 경우에도 추가 연결부(3210)를 포함하는 구조가 적용될 수 있다.
설명된 바와 같이 제조 완료된 또 다른 일 실시예에 따른 3차원 플래시 메모리(3200)는 일 실시예에 따른 3차원 플래시 메모리(2800) 및 다른 일 실시예에 따른 3차원 플래시 메모리(3100)와 달리 추가 연결부(3210)를 더 포함한다는 차이만을 가지나, 제조 공정 측면에서는 마스크 기반의 에칭 공정의 횟수 차이를 갖게 될 수 있다. 예를 들어, 도 31을 참조하여 전술된 바와 같이 일 실시예에 따른 3차원 플래시 메모리(2800)가 총 세 번의 마스크 기반 에칭 공정을 통해 제조되고 다른 일 실시예에 따른 3차원 플래시 메모리(3100)가 총 두 번의 마스크 기반 에칭 공정을 통해 제조되는 반면, 또 다른 일 실시예에 따른 3차원 플래시 메모리(3200)는 배선 연결부(3230)를 형성하기 위한 제1 마스크 공정, 추가 연결부(3210)를 형성하기 위한 제2 마스크 공정, 중간 배선층(3220)을 형성하기 위한 제3 마스크 공정, 채널 연결부(3240)를 형성하기 위한 제4 마스크 공정의 총 네 번의 마스크 기반 에칭 공정을 통해 제조될 수 있다.
도 33은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 34 내지 39는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이며, 도 40 내지 45은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이고, 도 46 내지 53은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 도 33 내지 53을 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 28 내지 30을 참조하여 상술된 3차원 플래시 메모리(2800), 도 31을 참조하여 상술된 3차원 플래시 메모리(3100) 및 도 32를 참조하여 상술된 3차원 플래시 메모리(3200)를 제조하는 방법을 의미한다.
또한, 이하, 도 34 내지 53의 단면도들은 3차원 플래시 메모리의 제조 방법을 설명하기 위해 도 28에 도시된 스트링들(2810, 2860)에 대해 X축 방향으로 잘린 단면도를 의미한다. 이에, 후술되는 제조 방법을 통해, 도 28에 도시된 스트링(2810)을 기준으로 하는 3차원 플래시 메모리가 제조되는 것을 설명하나, 스트링(2850)을 기준으로 하는 3차원 플래시 메모리 역시 후술되는 제조 방법에 의해 동일하게 제조될 수 있다.
우선, 제조 시스템은 단계(S3310)에서 하부 채널층(3410, 4010, 4610)을 생성한다. 예를 들어, 제조 시스템은 도 34, 40 및 46과 같이 N-형 물질로 하부 채널층(3410, 4010, 4610)을 형성할 수 있다. 이 때, 하부 채널층(3410, 4010, 4610)은 내부의 속이 빈 튜브 형태로 구현될 수 있으며, 이 경우 하부 채널층(3410, 4010, 4610)의 내부를 채우는 매립막(3411, 4011, 4611)과 하부 채널층(3410, 4010, 4610)의 외부를 둘러싼 측벽(3412, 4012, 4612)이 더 배치될 수 있다.
이어서, 제조 시스템은 단계(S3320)에서 하부 채널층(3410, 4010, 4610)의 상부 영역 중 일부 영역에 배선 연결부(3420, 4020, 4620)를 형성한다. 예를 들어, 제조 시스템은 도 35, 41 및 47과 같이 N+형 이온 주입 공정을 통해 N+형 물질(예컨대, N+형 폴리실리콘)로 하부 채널층(3410, 4010, 4610)의 상부 영역 중 일부 영역과 스트링들 사이 공간에 걸쳐 배선 연결부(3420, 4020, 4620)를 형성할 수 있다. 더 구체적인 예를 들면, 제조 시스템은 마스크 공정을 이용하여 하부 채널층(3410, 4010, 4610)의 상부 영역 중 일부 영역에 일부분이 걸치도록 배선 연결부(3420, 4020, 4620)를 형성할 수 있다.
그 다음, 제조 시스템은 단계(S3330)에서 배선 연결부(3420, 4020, 4620)를 덮도록 절연층(3430, 4030, 4630)을 생성한다. 예를 들어, 제조 시스템은 도 36, 42 및 48과 같이 절연 물질로 절연층(3430, 4030, 4630)을 생성할 수 있다. 이 때, 절연층(3430, 4030, 4630)은 스트링에 포함되는 복수의 전극층들(미도시) 사이사이에 배치되는 층간 절연층(미도시)과 동일한 물질로 형성될 수 있다.
그 다음, 제조 시스템은 단계(S3340)에서 절연층(3430, 4030, 4630)에서 하부 채널층(3410, 4010, 4610)의 상부 영역 중 배선 연결부(3420, 4020, 4620)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분 및 절연층(3430, 4030, 4630)에서 배선 연결부(3420, 4020, 4620)의 상부 영역 중 일부 영역에 대응하는 부분을 에칭한다.
그 다음, 제조 시스템은 단계(S3350)에서 절연층(3430, 4030, 4630)에서 배선 연결부(3420, 4020, 4620)의 상부 영역 중 일부 영역에 대응하는 부분이 에칭된 공간(3431,4031, 4631)에 중간 배선층(3440,4040,4640)을 형성한다.
그 다음, 제조 시스템은 단계(S3360)에서 절연층(3430, 4030, 4630)에서 하부 채널층(3410, 4010, 4610)의 상부 영역 중 배선 연결부(3420, 4020, 4620)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분이 에칭된 공간(3432, 4032, 4632)에 채널 연결부(3450, 4050, 4650)를 형성한다.
여기서, 단계들(S3340 내지 S3360)은 제조하고자 하는 3차원 플래시 메모리가 도 28을 참조하여 상술된 3차원 플래시 메모리(2800), 도 31을 참조하여 상술된 3차원 플래시 메모리(3100) 또는 도 32를 참조하여 상술된 3차원 플래시 메모리(3200) 중 어떤 것에 해당되는지에 따라 세부적으로 상이하게 수행될 수 있다.
예를 들어, 도 28을 참조하여 상술된 3차원 플래시 메모리(2800)를 제조하고자 하는 경우, 제조 시스템은 도 37과 같이 절연층(3430)에서 배선 연결부(3420)의 상부 영역 중 일부 영역에 대응하는 부분을 마스크 공정을 이용하여 에칭한 후, 절연층(3430)에서 배선 연결부(3420)의 상부 영역 중 일부 영역에 대응하는 부분이 에칭된 공간(3431)에 중간 배선층(3440)을 형성할 수 있다. 이어서, 제조 시스템은 도 38과 같이 절연층(3430)에서 하부 채널층(3410)의 상부 영역 중 배선 연결부(3420)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분을 마스크 공정을 이용하여 에칭한 뒤, 절연층(3430)에서 하부 채널층(3410)의 상부 영역 중 배선 연결부(3420)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분이 에칭된 공간(3432)에 채널 연결부(3450)를 형성할 수 있다. 이 때, 제조 시스템은 스트링에 적어도 일부가 매몰된 배선 연결부(3420)가 중간 배선층(3440) 및 채널 연결부(3450) 모두와 접촉되도록 중간 배선층(3440) 및 채널 연결부(3450)를 형성할 수 있다.
다른 예를 들면, 도 31을 참조하여 상술된 3차원 플래시 메모리(3100)를 제조하고자 하는 경우, 제조 시스템은 도 43과 같이 절연층(4030)에서 배선 연결부(4020)의 상부 영역 중 일부 영역에 대응하는 부분 및 절연층(4030)에서 하부 채널층(4010)의 상부 영역 중 배선 연결부(4020)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분을 마스크 공정을 이용하여 에칭한 후, 도 44와 같이 절연층(4030)에서 배선 연결부(4020)의 상부 영역 중 일부 영역에 대응하는 부분이 에칭된 공간(4031)에 중간 배선층(4040)을 형성하고, 절연층(4030)에서 하부 채널층(4010)의 상부 영역 중 배선 연결부(4020)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분이 에칭된 공간(4032)에 채널 연결부(4050)를 형성할 수 있다. 이 때, 제조 시스템은 스트링에 적어도 일부가 매몰된 배선 연결부(4020)가 중간 배선층(4040) 및 채널 연결부(4050) 모두와 접촉되도록 중간 배선층(4040) 및 채널 연결부(4050)를 형성할 수 있다.
또 다른 예를 들면, 도 32를 참조하여 상술된 3차원 플래시 메모리(3200)를 제조하고자 하는 경우, 제조 시스템은 도 49와 같이 절연층(4630)에서 배선 연결부(4620)의 상부 영역 중 일부 영역에 대응하는 부분을 마스크 공정을 이용하여 에칭한 후, 절연층(4630)에서 배선 연결부(4620)의 상부 영역 중 일부 영역에 대응하는 부분이 에칭된 공간(4631)에 추가 연결부(4660)를 형성할 수 있다. 이어서, 제조 시스템은 도 50과 같이 추가 연결부(4660)의 상부에 중간 배선층(4640)을 마스크 공정을 이용하여 형성한 뒤, 도 51과 같이 중간 배선층(4640)을 덮도록 추가 절연층(4633)을 생성한다. 이에, 제조 시스템은 도 52와 같이 절연층(4630) 및 추가 절연층(4633)에서 하부 채널층(4610)의 상부 영역 중 배선 연결부(4620)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분을 마스크 공정을 이용하여 에칭한 뒤, 절연층(4630) 및 추가 절연층(4633)에서 하부 채널층(4610)의 상부 영역 중 배선 연결부(4620)가 형성된 영역을 제외한 나머지 영역에 대응하는 부분이 에칭된 공간(4632, 4634)에 채널 연결부(4650)를 형성할 수 있다. 이 때, 제조 시스템은 스트링에 적어도 일부가 매몰된 배선 연결부(4620)가 중간 배선층(4640)과 접촉되는 추가 연결부(4660) 및 채널 연결부(4650) 모두와 접촉되도록 추가 연결부(4660) 및 채널 연결부(4650)를 형성할 수 있다.
그 후, 제조 시스템은 단계(S3370)에서 채널 연결부(3450, 4050, 4650)의 상부에 상부 채널층(3460, 4060, 4670)을 생성한다. 예를 들어, 제조 시스템은 도 39, 45 및 53과 같이 N-형 물질로 상부 채널층(3460, 4060, 4670)을 형성할 수 있다. 이 때, 상부 채널층(3460, 4060, 4670)은 하부 채널층(3410, 4010, 4610)과 동일하게 내부의 속이 빈 튜브 형태로 구현될 수 있으며, 이 경우 상부 채널층(3460, 4060, 4670)의 내부를 채우는 매립막(3461, 4061, 4671)과 상부 채널층(3460, 4060, 4670)의 외부를 둘러싼 측벽(3462, 4062, 4672)이 더 배치될 수 있다.
도 54는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이고, 도 55는 도 54에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 54 내지 55를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(5400)는 도 28 내지 30을 참조하여 상술된 3차원 플래시 메모리(2800)와 유사한 구조를 가지나, 대각 방향으로 인접한 스트링들이 아닌, 수평 방향으로 인접한 스트링들(5410, 5420)에 의해 스트링들(5410, 5420) 사이에 배치된 중간 배선층(5430)이 공유된다는 점에서 차이가 있다.
보다 상세하게, 수평 방향으로 인접한 스트링들(5410, 5420)에 의해 중간 배선층(5430)이 공유되기 위해서, 배선 연결부(5440)는 스트링들(5410, 5420) 각각에 적어도 일부가 매몰된 채 형성됨으로써, 스트링들(5410, 5420) 각각의 채널 연결부(5411, 5421)와 중간 배선층(5430)을 서로 연결시킬 수 있다.
배선 연결부(5440), 채널 연결부(5411, 5421) 및 중간 배선층(5430) 각각이 형성되는 물질은 도 28 내지 30을 참조하여 상술된 3차원 플래시 메모리(2800)에 포함되는 배선 연결부(2840), 채널 연결부(2820) 및 중간 배선층(2830) 각각과 동일하므로 상세한 설명을 생략하기로 한다.
도 56은 도 54의 3차원 플래시 메모리의 다른 실시예에 따른 단면도이다.
도 56을 참조하면, 3차원 플래시 메모리(5600)는, 채널 연결부(5611, 5621)가 도 31을 참조하여 상술된 3차원 플래시 메모리(3100)에 포함되는 채널 연결부(3110)와 동일하게 금속 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 형성되는 가운데, 도 54 내지 55를 참조하여 상술된 바와 같이 중간 배선층(5630)이 대각 방향으로 인접한 스트링들이 아닌 수평 방향으로 인접한 스트링들(5610, 5620)에 의해 공유된다는 점에서 차이가 있다. 마찬가지로, 수평 방향으로 인접한 스트링들(5610, 5620)에 의해 중간 배선층(5630)이 공유되기 위해서, 배선 연결부(5640)는 스트링들(5610, 5620) 각각에 적어도 일부가 매몰된 채 형성됨으로써, 스트링들(5610, 5620) 각각의 채널 연결부(5611, 5621)와 중간 배선층(5630)을 서로 연결시킬 수 있다.
배선 연결부(5640), 채널 연결부(5611, 5621) 및 중간 배선층(5630) 각각이 형성되는 물질은 도 31을 참조하여 상술된 3차원 플래시 메모리(3100)에 포함되는 배선 연결부(3130), 채널 연결부(3110) 및 중간 배선층(3120) 각각과 동일하므로 상세한 설명을 생략하기로 한다.
도 57은 도 54의 3차원 플래시 메모리의 또 다른 실시예에 따른 단면도이다.
도 57을 참조하면, 3차원 플래시 메모리(5700)는, 도 32를 참조하여 상술된 3차원 플래시 메모리(3200)와 같이 추가 연결부(5730)를 더 포함하는 구조를 갖는 가운데, 도 54 내지 55을 참조하여 상술된 바와 같이 중간 배선층(5740)이 대각 방향으로 인접한 스트링들이 아닌 수평 방향으로 인접한 스트링들(5710, 5720)에 의해 공유된다는 특징을 포함한다. 마찬가지로, 수평 방향으로 인접한 스트링들(5710, 5720)에 의해 중간 배선층(5740)이 공유되기 위해서, 배선 연결부(5750)는 스트링들(5710, 5720) 각각에 적어도 일부가 매몰된 채 형성됨으로써, 스트링들(5710, 5720) 각각의 채널 연결부(5711, 5721)와 추가 연결부(5710)를 서로 연결시킬 수 있다.
배선 연결부(5750), 채널 연결부(5711, 5721), 중간 배선층(5740) 및 추가 연결부(5730) 각각이 형성되는 물질은 도 32를 참조하여 상술된 3차원 플래시 메모리(3200)에 포함되는 배선 연결부(3230), 채널 연결부(3240), 중간 배선층(3220) 및 추가 연결부(3210) 각각과 동일하므로 상세한 설명을 생략하기로 한다.
이상 도 54 내지 57을 참조하여 상술된 3차원 플래시 메모리(5400, 5600, 5700)의 제조 방법은 도 33 내지 53을 참조하여 상술된 3차원 플래시 메모리의 제조 방법과 동일하나, 대각 방향으로 인접한 스트링들에 의해 공유되는 것이 아닌 수평 방향으로 인접한 스트링들에 의해 공유되는 중간 배선층을 제조한다는 점에서 차이가 있다. 이에, 그 제조 방법에 대한 상세한 설명은 생략하기로 한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (23)

  1. 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링;
    상기 스트링의 상부에 배치되는 상부 배선층;
    상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층;
    상기 스트링의 하부에 배치되는 하부 배선층; 및
    상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부
    를 포함하는 3차원 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함하는, 3차원 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.
  4. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함하는, 3차원 플래시 메모리 소자.
  5. 제1항에 있어서,
    상기 3차원 플래시 메모리 소자는,
    P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 적어도 하나의 연결부에 의해 서로 연결된 상기 적어도 두 개의 채널층들이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원하는, 3차원 플래시 메모리 소자.
  6. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층의 상부에 배치되며 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.
  7. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.
  8. 제1항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성되는, 3차원 플래시 메모리 소자.
  9. 제8항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아지는, 3차원 플래시 메모리 소자.
  10. 제8항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 역계단 형상으로 형성됨으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결되는, 3차원 플래시 메모리 소자.
  11. 제1항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.
  12. 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비하는 단계;
    기판의 베이스 층의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들을 형성하는 단계;
    상기 적어도 세 개 이상의 플러그 홀들 각각에 메탈 플러그를 증착하는 단계;
    적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그와 연결되도록 하부 배선층을 생성하는 단계;
    상기 하부 배선층의 상부에 상기 복수의 구조체들 중 어느 하나의 구조체를 적층하는 단계;
    상기 어느 하나의 구조체에 상기 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그를 제외한 나머지 메탈 플러그들과 연결되는 연결 플러그들을 상기 일 방향으로 연장 형성하는 단계;
    상기 연결 플러그들 중 어느 하나의 연결 플러그와 연결되도록 적어도 하나의 중간 배선층을 생성하는 단계;
    상기 적어도 하나의 중간 배선층의 상부에 상기 복수의 구조체들 중 상기 어느 하나의 구조체를 제외한 나머지 하나의 구조체를 적층하는 단계;
    상기 나머지 하나의 구조체에 상기 나머지 메탈 플러그들 중 상기 적어도 하나의 중간 배선층과 연결된 메탈 플러그를 제외한 메탈 플러그와 연결되는 연결 플러그를 상기 일 방향으로 연장 형성하는 단계; 및
    상기 연결 플러그와 연결되도록 상부 배선층을 생성하는 단계
    를 포함하고,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    연장 형성되는 길이가 서로 다르도록 역계단 형상을 갖는, 3차원 플래시 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아지는, 3차원 플래시 메모리 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 역계단 형상으로 생성됨으로써, 상기 기판 상 동일 선상에 형성된 상기 메탈 플러그들에 각각 연결되는, 3차원 플래시 메모리 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 적어도 하나의 중간 배선층을 생성하는 단계는,
    상기 적어도 하나의 중간 배선층 내에 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 상기 적어도 하나의 중간 배선층의 상부에 위치하는 상기 나머지 하나의 구조체에 포함되는 채널층을 서로 연결시켜주는 적어도 하나의 연결부를 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  16. 일 방향으로 연장 형성되는 채널층을 포함하는 스트링;
    상기 스트링의 중간 영역에서 상기 스트링의 상부 채널층과 하부 채널층을 서로 연결시키는 채널 연결부;
    상기 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층; 및
    상기 스트링에 적어도 일부가 매몰된 채 상기 채널 연결부 및 상기 중간 배선층을 서로 연결시키는 배선 연결부
    를 포함하는 3차원 플래시 메모리 소자.
  17. 제16항에 있어서,
    상기 배선 연결부는,
    N+형 물질로 형성되고,
    상기 채널 연결부는,
    금속 물질 또는 N-형 물질 중 어느 하나로 형성되는, 3차원 플래시 메모리 소자.
  18. 제16항에 있어서,
    상기 3차원 플래시 메모리 소자는,
    P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 채널 연결부에 의해 상기 스트링의 상부 채널층과 하부 채널층이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원하는, 3차원 플래시 메모리 소자.
  19. 제16항에 있어서,
    상기 중간 배선층은,
    상기 스트링과 상기 스트링에 인접한 이웃 스트링의 사이 공간에 위치하는, 3차원 플래시 메모리 소자.
  20. 제19항에 있어서,
    상기 중간 배선층은,
    상기 스트링과 상기 스트링에 인접한 이웃 스트링에 의해 공유되는, 3차원 플래시 메모리 소자.
  21. 하부 채널층을 생성하는 단계;
    상기 하부 채널층의 상부 영역 중 일부 영역에 배선 연결부를 형성하는 단계;
    상기 배선 연결부를 덮도록 절연층을 생성하는 단계;
    상기 절연층에서 상기 하부 채널층의 상부 영역 중 상기 배선 연결부가 형성된 영역을 제외한 나머지 영역에 대응하는 부분 및 상기 절연층에서 상기 배선 연결부의 상부 영역 중 일부 영역에 대응하는 부분을 에칭하는 단계;
    상기 절연층에서 상기 배선 연결부의 상부 영역 중 일부 영역에 대응하는 부분이 에칭된 공간에 중간 배선층을 형성하는 단계;
    상기 절연층에서 상기 하부 채널층의 상부 영역 중 상기 배선 연결부가 형성된 영역을 제외한 나머지 영역에 대응하는 부분이 에칭된 공간에 채널 연결부를 형성하는 단계; 및
    상기 채널 연결부의 상부에 상부 채널층을 생성하는 단계
    를 포함하고,
    상기 중간 배선층은,
    상기 상부 채널층 및 상기 하부 채널층을 포함하는 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한, 3차원 플래시 메모리 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 배선 연결부를 형성하는 단계는,
    상기 스트링에 인접한 이웃 스트링과 상기 스트링의 사이 공간에 상기 배선 연결부를 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  23. 제22항에 있어서,
    상기 중간 배선층은,
    상기 스트링과 상기 스트링에 인접한 이웃 스트링에 의해 공유되는, 3차원 플래시 메모리 소자의 제조 방법.
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