WO2020050491A1 - 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법 Download PDF

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송윤흡
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한양대학교 산학협력단
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    • G11C16/26—Sensing or reading circuits; Data output circuits

Definitions

  • the following embodiments relate to a method of manufacturing a 3D flash memory, and more particularly, to a 3D flash memory including an intermediate wiring layer.
  • the flash memory element is an electrically erasable and programmable read-only memory (EEPROM), the memory being, for example, a computer, digital camera, MP3 player, game system, memory stick ) And the like.
  • EEPROM electrically erasable and programmable read-only memory
  • the flash memory device electrically controls input / output of data by F-N tunneling (Fowler-Nordheimtunneling) or hot electron injection.
  • the array of 3D flash memory includes a common source line (CSL), a bit line (BL), and a common source line (CSL) and a bit line (BL).
  • CSL common source line
  • BL bit line
  • BL bit line
  • CSTR cell strings
  • the bit lines are arranged two-dimensionally, and a plurality of cell strings CSTR are connected to each of them in parallel.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between a plurality of bit lines and a common source line CSL.
  • a plurality of common source lines CSL may be provided, and the plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR has a ground select transistor GST connected to a common source line CSL, a string select transistor SST connected to a bit line BL, and ground and string select transistors GST and SST. ) May be formed of a plurality of memory cell transistors (MCT). In addition, the ground selection transistor GST, the string selection transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be commonly connected to the sources of the ground selection transistors GST.
  • each of the memory cell transistors MCT includes a memory element.
  • the existing 3D flash memory is increasing the degree of integration by stacking cells vertically in order to meet the excellent performance and low price required by consumers.
  • the existing 3D flash memory includes alternating interlayer insulating layers 211 and horizontal structures 250 on the substrate 200.
  • the repeatedly formed electrode structure 215 is disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be, for example, a silicon oxide film, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness thinner than the remaining interlayer insulating layers 211.
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245.
  • a plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed facing each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and y-axis of FIG. 2, respectively.
  • trenches 240 spaced apart from each other may be extended in the first direction.
  • a high concentration doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 to form a common source line CSL.
  • isolation insulating layers filling the trenches 240 may be further disposed.
  • Vertical structures 230 passing through the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form by being aligned along the first and second directions in plan view.
  • the vertical structures 230 are aligned in the second direction, but may be arranged in a zigzag form in the first direction.
  • Each of the vertical structures 230 may include a protective layer 224, a charge storage layer 225, a tunnel insulating layer 226, and a channel layer 227.
  • the channel layer 227 may be disposed in a hollow tube shape therein, and in this case, a buried film 228 filling the inside of the channel layer 227 may be further disposed.
  • a drain region D is disposed on the channel layer 227, and a conductive pattern 229 is formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250, for example, a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are formed of the three-dimensional flash memory. It may be defined as an ONO (Oxide-Nitride-Oxide) layer, which is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230, and some of the information storage elements may be included in the horizontal structures 250. For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230, and the first and second blocking insulating layers 242 and 243 are horizontal structures 250. Can be included in
  • the epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230.
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230.
  • the epitaxial patterns 222 may contact the at least one layer of the horizontal structures 250. That is, the epitaxial patterns 222 may be arranged to contact the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be arranged to contact a plurality of layers, for example, two-layer horizontal structures 250. Meanwhile, when the epitaxial patterns 222 are disposed to contact the lowermost horizontal structure 250a, the lowermost horizontal structure 250a may be thicker than the rest of the horizontal structures 250.
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the array of 3D flash memories described with reference to FIG. 1, and the vertical structures 230
  • the remaining horizontal structures 250 in contact with may correspond to a plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the horizontal structure 250a of the lowermost portion may be disposed in a convex shape inward along the recessed sidewall 222a of the epitaxial patterns 222.
  • the three-dimensional flash memory of the proposed structure is formed in the order of forming a lower string positioned below the at least one intermediate wiring layer, forming at least one intermediate wiring layer, and forming an upper string thereon.
  • the existing manufacturing technique including at least one intermediate wiring layer made of W (tungsten), at least one intermediate wiring layer in the process of forming a channel layer of poly-Si at a high temperature of 600 ° C or more during the process of forming the upper string Deterioration of the material to be formed cannot be avoided, and the W film forming process has a disadvantage that it is a relatively high cost process.
  • one embodiment proposes a technique for overcoming the limitations of miniaturization and integration in a horizontal direction in a 3D flash memory.
  • one embodiment proposes a three-dimensional flash memory including a plurality of strings connected to each of adjacent strings and shared by adjacent strings, and a method for manufacturing the same.
  • One embodiment includes a plate-shaped intermediate wiring layer formed to surround a connection portion connecting the upper string and the lower string in each of the plurality of strings, thereby reducing cell current that decreases as the length of the channel layer increases.
  • a three-dimensional flash memory that increases, improves cell characteristics deterioration with decreasing cell current, supports bulk-based bulk erase operations, improves integration and simplifies wiring processes.
  • Other embodiments include at least one intermediate wiring layer in the form of a line buried in each of the plurality of strings, thereby increasing cell current that decreases as the length of the channel layer increases and cell characteristics according to cell current reduction.
  • a three-dimensional flash memory is proposed that improves deterioration, supports bulk erase operations based on the bulk of the substrate, improves integration and simplifies the wiring process.
  • Another embodiment includes at least one intermediate wiring layer in the form of a line formed to be connected by each of the plurality of strings and the lower buffer layer, thereby increasing the cell current that decreases as the length of the channel layer increases and decreasing the cell current.
  • a method of manufacturing a 3D flash memory using a back-end process includes: a lower string in a first block, wherein the first block is formed to extend in a first direction and includes alternately stacked sacrificial and insulating layers; Forming a; Generating an inter-string insulating film in an upper region of the first block in which the lower string is formed; Etching at least a portion of the inter-string insulating layer to form at least one sacrificial layer in the space where the at least a portion is etched; Generating a second block in the upper region of the inter-string insulating layer on which the at least one sacrificial film is formed, the second block extending in the first direction and including alternately stacked sacrificial and insulating layers; Forming an upper string in the second block; Etching the sacrificial layer included in the first block, the at least one sacrificial layer, and the sacrificial layer included in the second block; And an electrode layer to
  • the forming of the at least one sacrificial layer may include etching at least a portion of the inter-string insulating layer except for a portion in which the at least one sacrificial layer is formed; And forming at least one channel connection part in the space where the at least a portion of the rest is etched, wherein the at least one channel connection part connects the channel layer of the upper string and the channel layer of the lower string.
  • the at least one channel connection portion to be formed in the space where the remaining at least a portion is etched is formed of at least a portion of a channel layer of the upper string and a channel layer of the lower string. And etching the remaining at least a portion to contact at least a portion.
  • the forming of the at least one sacrificial layer may further include etching at least a portion of the inter-string insulating layer except for a portion in which the at least one sacrificial layer is formed, and an upper portion of the second block is etched.
  • the forming of the string may further include forming a connection string in a space in which the remaining at least a portion is etched.
  • a 3D flash memory manufacturing method using a rear end process includes a string formed in a direction perpendicular to the first direction to a sacrificial layer and an insulating layer that are alternately stacked and formed in the first direction, respectively.
  • Preparing two blocks Preparing two blocks; Creating an inter-string insulating film in an upper region of the first block of the two blocks; Etching at least a portion of the inter-string insulating layer to form at least one sacrificial layer in the space where the at least a portion is etched; Stacking a second block of the two blocks excluding the first block in an upper region of the inter-string insulating layer on which the at least one sacrificial layer is formed; Etching the sacrificial layer included in the first block, the at least one sacrificial layer, and the sacrificial layer included in the second block; And an electrode layer to be used as at least one intermediate wiring layer in the space where the at least one sacrificial film is etched, a space in which the sacrificial layer included in the first block is etched, and a sacrificial layer included in the second block is etched. And forming an electrode layer to be used as a line.
  • the forming of the at least one sacrificial layer may include etching at least a portion of the inter-string insulating layer except for a portion in which the at least one sacrificial layer is formed; And at least one channel connection unit in the space where the remaining at least a portion is etched, wherein the at least one channel connection unit connects the channel layer of the string included in the first block and the channel layer of the string included in the second block. It may further include the step of forming.
  • the etching of the remaining at least a portion may include: at least a portion of the channel layer of the string including the at least one channel connection portion to be formed in the space where the remaining at least a portion is etched, and the first And etching the remaining at least a portion to contact at least a portion of the channel layer of the string included in the two blocks.
  • the forming of the at least one sacrificial layer may include etching at least a portion of the inter-string insulating layer except for a portion in which the at least one sacrificial layer is formed; And forming a connection string in a space in which the remaining at least a portion is etched.
  • the 3D flash memory includes a plurality of strings each including a channel layer extending in one direction; And at least one of the plurality of strings connected to each of the adjacent strings and shared by the adjacent strings while being disposed between the plurality of strings at the top of the plurality of strings in a direction orthogonal to the one direction. Contains one bit line.
  • the at least one bit line may be connected to each of adjacent strings in a diagonal direction, a horizontal direction, or a vertical direction among the plurality of strings.
  • At least one intermediate wiring layer formed at an intermediate point in each direction of each of the plurality of strings and selectively usable as either a source electrode or a drain electrode may be further included.
  • the at least one bit line is based on a situation in which the at least one intermediate wiring layer is connected to the plurality of strings to enable selective driving of each of the plurality of strings. It can be connected to each of the adjacent strings.
  • the at least one bit line is connected to each of adjacent strings in diagonal directions among the plurality of strings, based on a situation in which the at least one intermediate wiring layer is connected to the plurality of strings. It can be connected to each of the adjacent strings in the horizontal or vertical direction.
  • the 3D flash memory includes a plurality of strings each including a channel layer extending in one direction; At least one intermediate wiring layer formed at an intermediate point in each of the plurality of strings and selectively usable as either a source electrode or a drain electrode; And the at least one intermediate wiring layer is disposed between the plurality of strings at the top of the plurality of strings in a direction orthogonal to the one direction, so that the at least one intermediate wiring layer enables the plurality of strings to be selectively driven. It includes at least one bit line that is connected to each of adjacent strings among the plurality of strings and is shared by the adjacent strings based on a situation in which the strings are connected.
  • the at least one bit line is selected from among the plurality of strings based on a situation in which the at least one intermediate wiring layer is connected to the plurality of strings so that selection driving of each of the plurality of strings is possible. It may be connected to each of the adjacent strings in the diagonal direction or may be connected to each of the adjacent strings in the horizontal or vertical direction.
  • a method of manufacturing a 3D flash memory includes forming a plurality of strings each including a channel layer extending in one direction; And at least one of the plurality of strings connected to each of the adjacent strings and shared by the adjacent strings while being disposed between the plurality of strings at the top of the plurality of strings in a direction orthogonal to the one direction. And generating one bit line.
  • the forming step further includes forming at least one intermediate wiring layer selectively usable as either a source electrode or a drain electrode at an intermediate point in each direction of each of the plurality of strings, In the generating step, strings adjacent to each other in the diagonal direction among the plurality of strings based on a situation in which the at least one intermediate wiring layer is connected to the plurality of strings, so that selection driving of each of the plurality of strings is possible And generating the at least one bit line to be connected to each or to adjacent strings in a horizontal direction or a vertical direction.
  • the 3D flash memory includes a plurality of strings each including a channel layer extending in one direction on a substrate; A connection unit connecting an upper string and a lower string of each of the plurality of strings in an intermediate region of each of the plurality of strings in a direction in which each of the plurality of strings extends; And an intermediate wiring layer formed to surround the connection portion of each of the plurality of strings and selectively usable as either a source electrode or a drain electrode for each of the plurality of strings.
  • the intermediate wiring layer may be formed in a plate shape and shared by each of the plurality of strings.
  • a plurality of Upper Selection Lines (USLs) and a plurality of Lower Selection Lines (LSLs) connected to the plurality of strings extend in a direction orthogonal to each other on a plane. It can be characterized by being formed.
  • the 3D flash memory applies a read voltage to a lower string of each of the plurality of strings to compensate for a cell threshold voltage difference between an upper string and a lower string of each of the plurality of strings.
  • it may be characterized in that a reading voltage of a value obtained by additionally adding a compensation voltage value is applied.
  • the 3D flash memory includes a plurality of strings each including a channel layer extending in one direction on a substrate; A connection unit connecting an upper string and a lower string of each of the plurality of strings in an intermediate region of each of the plurality of strings in a direction in which each of the plurality of strings extends; And at least a part of the plurality of strings buried in each of the plurality of strings so as to abut against a connection part of the plurality of strings, and at least one selectively usable as a source electrode or a drain electrode for each of the plurality of strings.
  • each of the at least one intermediate wiring layer may be formed in a line shape and shared by each of the strings arranged in a line among the plurality of strings.
  • the 3D flash memory applies a read voltage to a lower string of each of the plurality of strings to compensate for a cell threshold voltage difference between an upper string and a lower string of each of the plurality of strings.
  • a reading voltage of a value may be applied.
  • the at least one intermediate wiring layer may be connected to each of the plurality of strings through an insulating layer surrounding the at least one intermediate wiring layer.
  • a method of manufacturing a 3D flash memory may include extending a lower string in one direction on a substrate; Creating an insulating layer in an upper region of the lower string; Etching an edge of the insulating layer except for the center of the upper region of the lower string; Forming at least one intermediate wiring layer in the etched edge space; Etching the center of the upper region of the lower string in the insulating layer; Forming a connection in the etched central space; And extending the upper string in the one direction on the upper portion of the connecting portion.
  • the 3D flash memory includes a plurality of strings each including a channel layer extending in one direction on a substrate; A connection unit connecting an upper string and a lower string of each of the plurality of strings in an intermediate region of each of the plurality of strings in a direction in which each of the plurality of strings extends; And arranged in the intermediate region of each of the plurality of strings in a direction in which each of the plurality of strings extends between the plurality of strings, and is formed to be connected to each of the plurality of strings by a lower buffer layer. And at least one intermediate wiring layer selectively usable as either a source electrode or a drain electrode for each of the plurality of strings.
  • each of the at least one intermediate wiring layer may be formed in a line shape and shared by each of the strings arranged in a line among the plurality of strings.
  • the 3D flash memory applies a read voltage to a lower string of each of the plurality of strings to compensate for a cell threshold voltage difference between an upper string and a lower string of each of the plurality of strings.
  • a reading voltage of a value may be applied.
  • one embodiment may propose a technique for overcoming the limitations of miniaturization and integration in a horizontal direction in a 3D flash memory.
  • one embodiment may propose a three-dimensional flash memory including a plurality of strings connected to each of adjacent strings and shared by adjacent strings, and a manufacturing method thereof.
  • One embodiment includes a plate-shaped intermediate wiring layer formed to surround a connection portion connecting the upper string and the lower string in each of the plurality of strings, thereby reducing cell current that decreases as the length of the channel layer increases. It is possible to propose a three-dimensional flash memory that improves and improves cell characteristics deterioration with decreasing cell current, supports bulk-based bulk erase operation, improves integration, and simplifies the wiring process.
  • Other embodiments include at least one intermediate wiring layer in the form of a line buried in each of the plurality of strings, thereby increasing cell current that decreases as the length of the channel layer increases and cell characteristics according to cell current reduction. It is possible to propose a three-dimensional flash memory that improves deterioration, supports a bulk erase operation based on the bulk of the substrate, improves integration and simplifies the wiring process.
  • Another embodiment includes at least one intermediate wiring layer in the form of a line formed to be connected by each of the plurality of strings and the lower buffer layer, thereby increasing the cell current that decreases as the length of the channel layer increases and decreasing the cell current. It is possible to propose a three-dimensional flash memory that improves deterioration of cell characteristics according to, supports a bulk erase operation based on a bulk of a substrate, improves integration, and simplifies a wiring process.
  • FIG. 1 is a simplified circuit diagram showing an array of a conventional 3D flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional 3D flash memory.
  • FIG. 3 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an embodiment.
  • 4A to 4J are views illustrating a first embodiment for explaining a method of manufacturing a 3D flash memory shown in FIG. 3.
  • 5A to 5C are views illustrating 3D flash memories having various structures manufactured by the 3D flash memory manufacturing method illustrated in FIG. 3.
  • 6A to 6G are views illustrating a second embodiment for explaining the method of manufacturing the 3D flash memory shown in FIG. 3.
  • FIG. 7 is a diagram illustrating a 3D flash memory having various structures manufactured by the 3D flash memory manufacturing method illustrated in FIGS. 6A to 6G.
  • FIG. 8A to 8G are views illustrating a third embodiment for explaining the method of manufacturing the 3D flash memory shown in FIG. 3.
  • FIGS. 8A to 8G are views showing a 3D flash memory of another structure manufactured by the 3D flash memory manufacturing method illustrated in FIGS. 8A to 8G.
  • FIG. 10 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another embodiment.
  • FIG. 11A to 11G are views illustrating an embodiment for explaining a method of manufacturing a 3D flash memory illustrated in FIG. 10.
  • FIG. 12 is a top view of a 3D flash memory for explaining the structure of a conventional bit line.
  • FIG. 13 is a top view illustrating a 3D flash memory having a bit line structure according to an embodiment.
  • FIG. 14 is a cross-sectional view for describing an intermediate wiring layer structure of a 3D flash memory having a bit line structure shown in FIG. 13.
  • 15 to 16 are views showing various embodiments to which the bit line structure shown in FIG. 13 is applied.
  • 17 is a top view illustrating a 3D flash memory having a bit line structure according to another embodiment.
  • FIG. 18 is a cross-sectional view for describing an intermediate wiring layer structure of a 3D flash memory having a bit line structure shown in FIG. 17.
  • 19 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an embodiment.
  • 20 is a top view of an 3D flash memory according to an embodiment based on an intermediate wiring layer.
  • FIG. 21 is a cross-sectional view of the 3D flash memory illustrated in FIG. 20 based on the X axis.
  • FIG. 22 is a cross-sectional view for describing an arrangement form of USL and LSL connected to the 3D flash memory shown in FIG. 20.
  • FIG. 23 is a diagram illustrating a method of compensating for a difference between cell threshold voltages between an upper string and a lower string in the 3D flash memory illustrated in FIG. 20.
  • 24 is a top view of at least one intermediate wiring layer in a 3D flash memory according to another embodiment.
  • FIG. 25 is a cross-sectional view of the 3D flash memory shown in FIG. 24 based on the X axis.
  • 26A to 26B are diagrams for explaining various implementation examples of the 3D flash memory illustrated in FIG. 24.
  • 27A to 27H are diagrams for describing a method of manufacturing the 3D flash memory shown in FIG. 26B.
  • FIG. 27I is a cross-sectional view taken along the Z-axis direction of the string of the 3D flash memory shown in FIG. 26B.
  • FIG. 28 is a top view illustrating a 3D flash memory according to another embodiment.
  • terminal are terms used to properly express a preferred embodiment of the present invention, which may vary according to a user, an operator's intention, or customs in the field to which the present invention pertains. Therefore, definitions of these terms should be made based on the contents throughout the present specification.
  • FIG. 3 is a flowchart illustrating a method for manufacturing a 3D flash memory according to an embodiment
  • FIGS. 4A to 4J are diagrams illustrating a first embodiment for describing the method for manufacturing a 3D flash memory illustrated in FIG. 3.
  • the described 3D flash memory manufacturing method is performed by an automated and mechanized manufacturing system.
  • the manufacturing system forms lower strings 411 and 412 in the first block 410 in step S310.
  • the manufacturing system is formed to extend in the first direction 413 as shown in FIG. 4A to hole the center region of the first block 410 including the alternately stacked sacrificial layer 414 and the insulating layer 415.
  • lower strings 411 and 412 may be formed in the etched space 416 as shown in FIG. 4B.
  • the lower strings 411 and 412 are described and illustrated as including the channel layer 411 and the charge storage layer 412 surrounding the channel layer 411, but the channel layer 411 is not limited thereto.
  • a buried film (not shown) filling the inside of the channel layer 411 when formed in a tubular shape is disposed between the channel layer 411 and the charge storage layer 412 or is disposed outside the charge storage layer 412
  • An insulating film (not shown) may be further included.
  • step S320 the inter-string insulating layer 420 is formed in the upper region of the first block 410 in which the lower strings 411 and 412 are formed.
  • the manufacturing system etches at least a portion 421 of the interlayer string 420 in step S330 to form at least one sacrificial layer 423 in the space 422 where the at least a portion 421 is etched. do.
  • the manufacturing system generates an inter-string insulating layer 420 in the upper region of the first block 410 in which the lower strings 411 and 412 are formed, as shown in FIG. 4C, and then FIG. 4D A space in which at least a portion 421 of the interlayer string 420 is etched in a second direction 424 orthogonal to the first direction 413, and at least a portion 421 is etched in the second direction 424 At least one sacrificial layer 423 may be formed at 422.
  • At least a portion 421 etched in the inter-string interlayer 420 is illustrated as one trench positioned in the middle on the inter-string interlayer 420, but is not limited thereto or limited, and the upper string on the inter-string interlayer 420 It may be disposed at an arbitrary position in contact with at least a portion of the channel layer 433 included in the (433, 434) and at least a portion of the channel layer 411 included in the lower string (411, 412), the etching of the trench
  • the number may also be two rather than one. Detailed description thereof will be described with reference to FIGS. 5A to 5C.
  • step (S330) at least one channel connecting portion (not shown) connecting the channel layer 411 of the lower strings 411 and 412 and the channel layer 433 of the upper strings 433 and 434 (not shown).
  • step (S330) at least one channel connecting portion (not shown) connecting the channel layer 411 of the lower strings 411 and 412 and the channel layer 433 of the upper strings 433 and 434 (not shown).
  • the manufacturing system generates a second block 430 in the upper region of the inter-string insulating layer 420 in which at least one sacrificial layer 423 is formed in step S340.
  • the second block 430 including the sacrificial layer 431 and the insulating layer 432 which are alternately stacked by extending in the first direction 413 as shown in FIG. 420).
  • the manufacturing system then forms upper strings 433 and 434 in the second block 430 in step S350.
  • the manufacturing system etches the center region of the second block 430 in a hole shape as shown in FIG. 4F, and then places the upper strings 433 and 434 in the etched space 435 as shown in FIG. 4G. Can form.
  • the upper strings 433 and 434 like the lower strings 411 and 412, are described and illustrated as including a channel layer 433 and a charge storage layer 434 surrounding the channel layer 433, but are not limited thereto.
  • the channel layer 433 when the channel layer 433 is formed in a tubular shape, it is disposed between the buried film (not shown) filling the inside of the channel layer 433 and the channel layer 433 and the charge storage layer 434.
  • an insulating layer (not shown) disposed on the outer side of the charge storage layer 434 may be further included.
  • the manufacturing system includes the sacrificial layer 414 included in the first block 410, the at least one sacrificial film 423 and the second block 430 formed in the inter-string insulating film 420 in step S360.
  • the included sacrificial layer 431 is etched.
  • the manufacturing system may include a sacrificial layer 414 included in the first block 410, at least one sacrificial film 423, and a second formed on the interlayer string 420 using a chemical method as shown in FIG. 4H.
  • a space 440 in which at least one sacrificial film 423 is etched, a space in which the sacrificial layer 414 included in the first block 410 is etched may secure the etched space 442.
  • the manufacturing system includes the electrode layer 450 to be used as the at least one intermediate wiring layer in the space 440 where the at least one sacrificial layer 423 is etched in step S370 and the sacrifice included in the first block 410.
  • the electrode layers 451 and 452 to be used as word lines are formed in the etched space 442 in which the layer 414 is etched and the sacrificial layer 431 included in the second block 430 is etched.
  • Electrode layers 450, 451, and 452 may be formed.
  • Metal material eg, W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) in the space 442 where the sacrificial layer 431 included in the 441 and the second block 430 is etched)
  • Au gold
  • the electrode layers 450, 451, and 452 may be formed.
  • the electrode layer 450 formed in the space 440 where the at least one sacrificial layer 423 is etched is used as at least one intermediate wiring layer, and the sacrificial layer 414 included in the first block 410 is
  • the electrode layers 451 and 452 in which the sacrificial layer 431 included in the etched space 441 and the second block 430 are etched are used as a word line.
  • the at least one intermediate wiring layer is a wiring layer that can be selectively used as either a source electrode or a drain electrode for the upper strings 433 and 434 and the lower strings 411 and 412, for example, included in a 3D flash memory.
  • an upper wiring layer (not shown) is used as the source electrode
  • the at least one intermediate wiring layer 450 that is closest to the memory cell to be controlled therebetween may be used as a drain electrode, and the upper wiring layer may be used.
  • the drain electrode at least one intermediate wiring layer 450 that is closest to each other with a memory cell to be controlled therebetween may be used as a source electrode.
  • FIG. 4J The top view of the 3D flash memory manufactured through the above steps (S310 to S370) (a cross-sectional view cut off based on at least one intermediate wiring layer 450 in the 3D flash memory) is shown in FIG. 4J.
  • the manufacturing system is characterized in that the process of manufacturing the at least one intermediate wiring layer 450 is performed after both the lower strings 411 and 412 and the upper strings 433 and 434 are formed (that is, the downstream process).
  • the process of manufacturing the at least one intermediate wiring layer 450 is performed after both the lower strings 411 and 412 and the upper strings 433 and 434 are formed (that is, the downstream process).
  • the manufacturing system proceeds by integrating the process of manufacturing at least one intermediate wiring layer 450 and the process of manufacturing a word line, it is possible to achieve an effect of further lowering the process cost.
  • 5A to 5C are views illustrating 3D flash memories having various structures manufactured by the 3D flash memory manufacturing method illustrated in FIG. 3.
  • the 3D flash memory may include at least one intermediate wiring layer 511 that is largely formed to contact the entire cross section of the upper string 510 and the lower string 520 as shown in the figure.
  • the manufacturing system may etch a wider space than FIG. 4D when creating a space (at least one sacrificial film etched space) in which at least one intermediate wiring layer 511 is to be formed.
  • the 3D flash memory may include at least one intermediate wiring layer 530 formed to come into contact with a left portion of the upper string 510 and the lower string 520 as illustrated.
  • the manufacturing system is different from FIG. 4D when the space where the at least one intermediate wiring layer 530 is to be formed (at least one sacrificial film is etched) is located at a position shifted to the left with respect to the middle of the inter-string interlayer. Space can be etched.
  • the 3D flash memory includes the first intermediate wiring layer 540 and the upper string 510 and the lower string 520 that come into contact with the left portions of the upper string 510 and the lower string 520 as illustrated.
  • a second intermediate wiring layer 550 may be in contact with the right portion.
  • the manufacturing system may be created by etching two trenches on the inter-string insulating layer to generate the two intermediate wiring layers 540 and 550.
  • 6A to 6G are views illustrating a second embodiment for explaining the method of manufacturing the 3D flash memory shown in FIG. 3.
  • the described manufacturing method is characterized by including an additional step of forming at least one channel connection unit 610 based on the steps S310 to S370 described with reference to FIGS. 3 to 4i.
  • At least one channel connection portion 610 may be formed.
  • the manufacturing system etches at least a portion 620 except for a portion in which at least one sacrificial layer 423 of the inter-string insulating layer 420 is formed as shown in FIG. 6A, and then at least a portion ( 620 may form at least one channel connection portion 610 in the etched space 621.
  • the at least one channel connection unit 610 is a component that connects the channel layer 433 included in the upper strings 433 and 434 and the channel layer 411 included in the lower strings 411 and 412, It is characterized by being formed of the same material as the channel layer 433 included in the upper strings 433 and 434 and the channel layer 411 included in the lower strings 411 and 412.
  • the at least one channel connection portion 610 is formed in the space 621 where the remaining at least a portion 620 is etched is the upper string 433, 434 )
  • the space 621 in which the remaining at least a portion 620 is etched is shown as a tube shape, but is not limited thereto, but may be a groove shape in which the interior is buried. Detailed description thereof will be described with reference to FIG. 7.
  • the at least one channel connecting portion 610 formed as described above is the same type of material as the channel layer 433 included in the upper strings 433 and 434 and the channel layer 411 included in the lower strings 411 and 412. It can be formed of.
  • the channel layer 433 included in the upper strings 433 and 434 and the channel layer 411 included in the lower strings 411 and 412 are formed of an N-type material through an N-type ion implantation process. If possible, at least one channel connection 610 may also be formed of an N-type material through an N-type ion implantation process.
  • both the channel layer 433 of the upper strings 433 and 434 and the channel layer 411 of the lower strings 411 and 412 are connected to the substrate on which the 3D flash memory is formed through at least one channel connection unit 610. In this way, a bulk-based erase operation can be performed.
  • the manufacturing system may manufacture the 3D flash memory by performing steps S340 to S370 shown in FIG. 3 as shown in FIGS. 6C to 6G. Since the detailed process is the same as the process described above with reference to FIGS. 4E to 4I, detailed description thereof will be omitted.
  • the manufacturing system may form a connection string (not shown) instead of forming at least one channel connection unit 610.
  • the connection string is a component that connects the channel layer 433 included in the upper strings 433 and 434 and the channel layer 411 included in the lower strings 411 and 412, and the channel layer (the upper string ( 433, 434, the channel layer 433 and the lower strings (411, 412, the channel layer 411 included in), the channel connection and the charge storage layer (upper string 433, 434) formed of the same material It is characterized in that it comprises a charge storage layer connection formed of the same material as the charge storage layer 434 included and the charge storage layer 412 included in the lower strings 411 and 412. Detailed description thereof will be described with reference to FIGS. 8A to 8G.
  • FIG. 7 is a diagram illustrating a 3D flash memory having various structures manufactured by the 3D flash memory manufacturing method illustrated in FIGS. 6A to 6G.
  • the channel connection portion 710 may have a pillar shape filled inside, not a tube shape.
  • FIG. 8A to 8G are views illustrating a third embodiment for explaining the method of manufacturing the 3D flash memory shown in FIG. 3.
  • connection string 810 is characterized by including an additional step of forming a connection string 810 based on the steps (S310 to S370) described with reference to FIGS. 3 to 4i.
  • connection string 810 may be formed.
  • the manufacturing system etches at least a portion 820 except for a portion where at least one sacrificial layer 423 of the inter-string insulating layer 420 is formed, as shown in FIG. 8A, and then at least a portion ( 820 may form a connection string 810 in the etched space 821.
  • connection string 810 is a channel formed of the same material as the channel layer (channel layer 433 included in the upper strings 433 and 434 and the channel layer 411 included in the lower strings 411 and 412).
  • a storage layer connection portion 812 may be included.
  • connection string 810 to be formed in the space 821 where at least a portion 820 is etched is the upper string 433, 434 and the lower string 411 , 412, at least a portion 820 of the inter-string insulating layer 420 may be etched.
  • the space 821 in which the remaining at least a portion 820 is etched is shown as a tube shape, but is not limited thereto, but is not limited thereto, and a tube-shaped groove surrounding the at least one sacrificial film 423 and at least one sacrificial film ( 423) may be a recessed interior. Detailed description thereof will be described with reference to FIG. 9.
  • connection string 810 formed in this way, both the channel layer 433 of the upper strings 433 and 434 and the channel layer 411 of the lower strings 411 and 412 are connected to the substrate on which the 3D flash memory is formed. As a result, a bulk-based erase operation may be performed.
  • the manufacturing system may manufacture the 3D flash memory by performing steps S340 to S370 shown in FIG. 3 as shown in FIGS. 8C to 8G. Since the detailed process is the same as the process described above with reference to FIGS. 4E to 4I, detailed description thereof will be omitted.
  • FIGS. 8A to 8G are views showing a 3D flash memory of another structure manufactured by the 3D flash memory manufacturing method illustrated in FIGS. 8A to 8G.
  • a space in which at least one portion of the interlayer string 420 is etched except for a portion in which at least one sacrificial layer 423 is formed has a tube shape surrounding at least one sacrificial layer 423.
  • the connection string 910 is a tube-shaped charge storage layer connecting portion 911 surrounding the at least one sacrificial layer 423.
  • a pillar-shaped channel connection portion 912 filled with an interior surrounded by at least one sacrificial layer 423.
  • the 3D flash memory manufacturing method includes forming lower strings 411 and 412 in the first block 410 and forming upper strings 433 and 434 in the second block 430. Although it has been described, the steps of forming the lower strings 411 and 412 and forming the upper strings 433 and 434 may be omitted by using blocks in which the strings are respectively formed. This will be described in detail with reference to FIG. 10.
  • FIGS. 11A to 11G are views illustrating an embodiment for explaining a method for manufacturing the 3D flash memory shown in FIG. 10.
  • the described 3D flash memory manufacturing method is performed by an automated and mechanized manufacturing system.
  • the manufacturing system is formed extending in the first direction 1110 in the first direction 1110 as shown in Figure 11a in step (S1010) and alternately stacked sacrificial layers (1121, 1131) and insulating layers (1122, 1132)
  • Two blocks 1120 and 1130 including strings 1123 and 1133 respectively formed in a direction perpendicular to the first direction 1110 are prepared. Since the process of forming the strings 1123 and 1133 on the two blocks 1120 and 1130 respectively is the same as the process of forming the lower strings 411 and 412 described above with reference to FIGS. 4A to 4B, detailed description thereof It will be omitted.
  • step S1020 the inter-string insulating layer 1140 is formed in the upper region of the first block 1120 among the two blocks 1120 and 1130.
  • the manufacturing system etches at least a portion 1141 and 1142 of the inter-string insulating layer 1140 in step S1030, thereby sacrificing at least one portion in the spaces 1143 and 1144 in which the at least portions 1141 and 1142 are etched. Films 1145 and 1146 are formed.
  • the manufacturing system generates the inter-string insulating layer 1140 in the upper region of the first block 1120 as shown in FIG. 11B, and then generates the inter-string insulating layer 1140 as shown in FIG. 11C.
  • At least one sacrificial film 1145 or 1146 may be formed.
  • the manufacturing system when forming the at least one sacrificial film (1145, 1146), at least one sacrificial film (1145, 1146) at least one intermediate wiring layer to be formed in the etched space (1150, 1160)
  • An insulating layer between strings such that 1170 and 1180 contact at least a portion of the channel layer of the string 1123 included in the first block 1120 and at least a portion of the channel layer of the string 1133 included in the second block 1130 At least a portion 1141 and 1142 of 1140 may be etched.
  • At least a portion 1141 and 1142 etched in the inter-string insulating layer 1140 are illustrated as two trenches on the inter-string insulating layer 1140, but are not limited thereto, but are not limited thereto. It may be a single trench. Detailed description of this will be omitted since it has been described above with reference to FIGS. 5A to 5C.
  • step S1030 at least one of the channel layer of the string 1123 included in the first block 1120 and the channel layer of the string 1133 included in the second block 1130 A channel connection (not shown) may be formed. Detailed description of this will be omitted since it has been described above with reference to FIGS. 6A to 6G.
  • the manufacturing system may form a connection string (not shown) in step S1030, instead of forming at least one channel connection. Detailed description of this will be omitted since it has been described above with reference to FIGS. 8A to 8G.
  • the manufacturing system stacks the second block 1130 on the upper region of the inter-string insulating layer 1140 in which at least one sacrificial layer 1145 or 1146 is formed in step S1040.
  • the manufacturing system is a string formed in a direction perpendicular to the first direction 1110 in the sacrificial layer 1121 and the insulating layer 1122 alternately stacked by extending in the first direction 1110 as shown in FIG. 11D.
  • a second block 1130 including (1133) may be stacked on the upper region of the interlayer string 1140.
  • the manufacturing system includes at least one sacrificial layer 1145, 1146 and a second block 1130 formed in the sacrificial layer 1121 included in the first block 1120, the interlayer string 1140 in step S1050. ) Etch the sacrificial layer 1131 included.
  • the manufacturing system may include at least one sacrificial layer 1145 and 1146 formed on the sacrificial layer 1121 included in the first block 1120, the inter-string insulating layer 1140 using the chemical method as shown in FIG.
  • the manufacturing system includes the electrode layers 1170 and 1180 to be used as at least one intermediate wiring layer in the spaces 1150 and 1160 in which the at least one sacrificial layer 1145 and 1146 is etched in step S1060, and the first block ( The electrode layers 1125 and 1135 to be used as word lines in the space 1124 in which the sacrificial layer 1121 included in 1120 is etched and in the space 1134 in which the sacrificial layer 1131 included in the second block 1130 is etched.
  • the manufacturing system may include a sacrificial layer 1121 included in the spaces 1150 and 1160 in which the at least one sacrificial film 1145 and 1146 are etched using the deposition method as illustrated in FIG.
  • a metal material eg, W (tungsten), Ti (titanium), Ta (tantalum) in the etched space 1134 where the etched space 1124 and the sacrificial layer 1131 included in the second block 1130 are etched , Au (copper) or Au (gold), the electrode layers 1170, 1180, 1125, 1135 may be formed.
  • the electrode layers 1170 and 1180 formed in the spaces 1150 and 1160 in which the at least one sacrificial layer 1145 and 1146 are etched are used as at least one intermediate wiring layer and included in the first block 1120
  • the electrode layers 1125 and 1135 formed in the space 1134 in which the sacrificial layer 1121 is etched and the sacrificial layer 1131 included in the second block 1130 are etched are used as word lines. .
  • the at least one intermediate wiring layer is a wiring layer that can be selectively used as either a source electrode or a drain electrode for the strings 1123 and 1133.
  • an upper wiring layer (not shown) included in a 3D flash memory is a source electrode.
  • at least one intermediate wiring layer (1170, 1180) closest to the memory cell to be controlled therebetween may be used as a drain electrode, and when the upper wiring layer is used as a drain electrode.
  • at least one intermediate wiring layer 1170 and 1180 that is closest to each other with a memory cell to be controlled therebetween may be used as a source electrode.
  • FIG. 11G The top view of the 3D flash memory manufactured through the above steps S1010 to S1060 (a cross-sectional view cut off based on at least one of the intermediate wiring layers 1170 and 1180 in the 3D flash memory) is illustrated in FIG. 11G.
  • the manufacturing system is characterized in that the process of manufacturing the at least one intermediate wiring layer 1170, 1180 is performed after all of the strings 1123, 1133 are formed (that is, at least one intermediate using a rear end process). Wiring layers 1170 and 1180 are manufactured), and through the above features, it is possible to overcome the problems of material deterioration and high process cost.
  • the manufacturing system proceeds by integrating the process of manufacturing at least one intermediate wiring layer 1170 and 1180 and the process of manufacturing a word line, it is possible to achieve an effect of further lowering the process cost.
  • FIG. 12 is a top view of a 3D flash memory for explaining the structure of a conventional bit line.
  • the existing 3D flash memory since the existing 3D flash memory includes a bit line 1220 composed of two lines connected to the cell string 1210 when viewed from the top of the cell string, it is miniaturized in the horizontal direction. And integration limitations.
  • FIG. 13 is a top view illustrating a 3D flash memory having a bit line structure according to an embodiment. More specifically, FIG. 13 is a top view of the 3D flash memory 1300 in the Z-axis direction in FIG. 2.
  • the 3D flash memory 1300 includes a plurality of strings 1310, 1320, 1330, and 1340 and at least one bit line 1350.
  • the plurality of strings 1310, 1320, 1330, and 1340 include channel layers 1311, 1321, 1331, and 1341, which are formed to extend in one direction (for example, in the Z-axis direction in FIG. 2).
  • Each of the plurality of strings 1310, 1320, 1330, and 1340 has the same structure and constituent material as the cell string in the conventional 3D flash memory described above with reference to FIG. 2, and thus detailed description thereof will be omitted. .
  • At least one bit line 1350 is a plurality of strings (1310, 1320, 1330, 1340) in a direction orthogonal to one direction (for example, described below in the vertical direction in the direction of the Y axis in FIG. 2) It may be disposed between the plurality of strings (1310, 1320, 1330, 1340) at the top. Accordingly, at least one bit line 1350 is connected to each of the adjacent strings 1310, 1330 of the plurality of strings 1310, 1320, 1330, 1340, and can be shared by adjacent strings 1310, 1330. have.
  • the at least one bit line 1350 is shared by the strings 1310 and 1330 means that at least one bit line 1350 flows through the current from the source to the drain with respect to the strings 1310 and 1330. It means that it is used in common.
  • the at least one bit line 1350 is connected to each of the strings 1310, 1330 adjacent to the diagonal direction among the plurality of strings 1310, 1320, 1330, 1340, and the strings 1310 adjacent to the diagonal direction. , 1330).
  • the strings 1310 and 1330 to which at least one bit line 1350 of the plurality of strings 1310, 1320, 1330, and 1340 are to be connected are at least one intermediate wiring layer included in the 3D flash memory 1300 ( It may be determined based on a situation in which the strings (not shown) are connected to the plurality of strings 1310, 1320, 1330, and 1340. Detailed description thereof will be described with reference to FIG. 14.
  • At least one intermediate wiring layer (not shown) is formed at an intermediate point in one direction (direction of the Z axis in FIG. 2) of each of the plurality of strings 1310, 1320, 1330, and 1340 to form a source electrode or a drain electrode.
  • the at least one bit line 1350 is formed to extend in a direction (direction of the Y axis in FIG. 2) and a direction perpendicular to the plane (direction of the X axis in FIG. 2). You can.
  • FIG. 14 is a cross-sectional view for describing an intermediate wiring layer structure of a 3D flash memory having a bit line structure shown in FIG. 13.
  • FIG. 14 shows a cross-sectional view on an intermediate point in the Z-axis direction in FIG. 2 for the 3D flash memory 1300 of FIG. 13.
  • At least one bit line 1350 among strings 1310, 1320, 1330 and 1340 is diagonally adjacent strings 1310.
  • 1330 connected to each of the plurality of strings (1310, 1320, 1330, 1340) in a situation in which at least one intermediate wiring layer 1410 is connected to adjacent strings 1310, 1320 in the horizontal direction as shown in the drawing It is to enable each selective driving.
  • the third string 1330 in which the first intermediate wiring layer 1410 is connected to the first string 1310 and the second string 1320 adjacent in the horizontal direction and the second intermediate wiring layer 1420 is adjacent in the horizontal direction.
  • the fourth string 1340 in a situation in which the fourth string 1340 is connected, at least one of the first string 1310, the second string 1320, the third string 1330, and the fourth string 1340 may be selectively driven.
  • the bit line 1350 of should be connected to the adjacent strings 1310 and 1330 in the diagonal direction as shown in FIG. 13.
  • At least one bit line 1350 is capable of selectively driving each of the plurality of strings 1310, 1320, 1330, 1340, at least one intermediate wiring layer
  • the strings 1310, 1330 adjacent to a specific direction among the plurality of strings 1310, 1320, 1330, 1340 based on a situation in which the 1410, 1420 are connected to the plurality of strings 1310, 1320, 1330, 1340 ) Can be connected to each.
  • the at least one intermediate wiring layer 1410 is connected to adjacent strings 1310 and 1330 in diagonal directions among the plurality of strings 1310, 1320, 1330, and 1340, the at least one bit line 1350 is horizontal In the direction (the direction of the X axis in FIG. 2), adjacent strings 1310 and 1320 may be connected to each.
  • a detailed description of at least one bit line 1350 being connected to each of the adjacent strings 1310 and 1320 in the horizontal direction (the direction of the X axis in FIG. 2) will be described with reference to FIGS. 17 to 18.
  • At least one bit line 1350 is connected in a situation in which at least one intermediate wiring layer 1410 is connected to adjacent strings 1310 and 1320 in the horizontal direction, but at least one intermediate wiring layer 1410 ) Is connected to the adjacent strings 1310 and 1340 in the vertical direction (the direction of the Y axis in FIG. 2).
  • at least one bit line 1350 includes a plurality of strings 1310, 1320, 1330, and 1340. It may be connected to each of the adjacent strings 1310 and 1330 in the diagonal direction.
  • 15 to 16 are views showing various embodiments to which the bit line structure shown in FIG. 13 is applied.
  • the 3D flash memory 1300 may include a plurality of strings 1310, 1320, 1330, and 1340 as illustrated in FIG. 13 and at least one bit line 1350.
  • FIG. 17 is a top view illustrating a 3D flash memory having a bit line structure according to another embodiment. More specifically, FIG. 17 is a top view of the 3D flash memory 1700 in the Z-axis direction in FIG. 2.
  • the 3D flash memory 1700 includes a plurality of strings 1710, 1720, 1730, and 1740 and at least one bit line 1750.
  • the plurality of strings 1710, 1720, 1730, and 1740 include channel layers 1711, 1721, 1731, and 1741, which are formed to extend in one direction (for example, the direction of the Z axis in FIG. 2).
  • Each of the plurality of strings 1710, 1720, 1730, and 1740 has the same structure and constituent materials as the cell string in the conventional 3D flash memory described above with reference to FIG. 2, and thus detailed description thereof will be omitted. .
  • At least one bit line 1750 is a plurality of strings (1710, 1720, 1730, 1740) in a direction orthogonal to one direction (for example, described in the vertical direction in the direction of the Y axis in FIG. 2) It may be disposed between the plurality of strings (1710, 1720, 1730, 1740) at the top. Accordingly, the at least one bit line 1750 is connected to each of the adjacent strings 1710 and 1720 among the plurality of strings 1710, 1720, 1730, and 1740, and can be shared by the adjacent strings 1710 and 1720. have.
  • At least one bit line 1750 is connected to each of the horizontally adjacent strings 1710 and 1720 among the plurality of strings 1710, 1720, 1730, and 1740, and the horizontally adjacent strings 1710 , 1720).
  • the at least one bit line 1750 is described as being connected to each of the adjacent strings 1710 and 1720 in the horizontal direction, but may be connected to each of the adjacent strings 1710 and 1740 in the vertical direction.
  • the strings 1710 and 1720 to which at least one bit line 1750 of the plurality of strings 1710, 1720, 1730, and 1740 are to be connected is at least one intermediate wiring layer included in the 3D flash memory 1700 ( It may be determined based on a situation in which a plurality of strings 1710, 1720, 1730, and 1740 are connected. Detailed description thereof will be described with reference to FIG. 18.
  • At least one intermediate wiring layer (not shown) is formed at an intermediate point in one direction (direction of the Z axis in FIG. 2) of each of the plurality of strings 1710, 1720, 1730, and 1740 to form a source electrode or a drain electrode.
  • a wiring layer that can be selectively used as one of the following at least one bit line 1750 is formed in a direction (direction of the Y axis in FIG. 2) and a direction perpendicular to the plane (direction of the X axis in FIG. 2). You can.
  • FIG. 18 is a cross-sectional view for describing an intermediate wiring layer structure of a 3D flash memory having a bit line structure shown in FIG. 17. More specifically, FIG. 18 shows a cross-sectional view on an intermediate point in the Z-axis direction in FIG. 2 for the 3D flash memory 1700 of FIG. 17.
  • At least one bit line 1750 is horizontally adjacent strings 1710 among a plurality of strings 1710, 1720, 1730, and 1740.
  • 1720 is connected to each of the plurality of strings (1710, 1720, 1730, 1740) in a situation in which at least one intermediate wiring layer 1810 is connected to adjacent strings (1710, 1730) diagonally as shown in the drawing It is to enable each selective driving.
  • At least one bit line 1750 is horizontally adjacent strings 1710 and 1720 (or vertically adjacent strings as shown in FIG. 17). (1710, 1740)).
  • the at least one bit line 1750 may be selectively driven by each of the plurality of strings 1710, 1720, 1730, 1740, at least one intermediate Based on a situation in which the wiring layer 1810 is connected to the plurality of strings 1710, 1720, 1730, and 1740, strings 1710 and 1720 adjacent to a specific direction among the plurality of strings 1710, 1720, 1730, and 1740 It can be connected to each.
  • the intermediate wiring layer 1810 is connected to the adjacent strings 1710 and 1730 in the diagonal direction
  • at least one bit line 1750 is in the horizontal direction among the plurality of strings 1710, 1720, 1730, and 1740.
  • the present invention is not limited or limited thereto, and may be connected to each of the adjacent strings 1710 and 1740 in the vertical direction.
  • the 3D flash memory according to the present invention is disposed between a plurality of strings, and strings adjacent to each other in a specific direction among the plurality of strings based on a situation in which at least one intermediate wiring layer is connected to the plurality of strings
  • at least one bit line that is connected to and shared with it is possible to selectively drive each of the plurality of strings, while simultaneously overcoming the limitations of downsizing and integration in the horizontal direction.
  • the manufacturing method of the 3D flash memory will be described with reference to FIG. 19 below.
  • FIG. 19 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an embodiment.
  • the manufacturing method of the 3D flash memory described with reference to FIG. 19 is assumed to be performed by an automated and mechanized manufacturing system, and the 3D flash memories 1300 and 1700 described above with reference to FIGS. 13 to 18 are used. It means the manufacturing method.
  • the manufacturing system forms a plurality of strings each including a channel layer extending in one direction in step S1910.
  • the manufacturing system is connected to each of adjacent strings among the plurality of strings while being disposed between the plurality of strings at the top of the plurality of strings in a direction orthogonal to one direction in step S1920 and adjacent strings. Create at least one bit line shared by.
  • the manufacturing system may form at least one intermediate wiring layer selectively usable as either a source electrode or a drain electrode at an intermediate point in each direction of each of the plurality of strings in step S1910.
  • a string adjacent to a specific direction among the plurality of strings based on a situation in which at least one intermediate wiring layer is connected to the plurality of strings to enable selective driving of each of the plurality of strings
  • At least one bit line may be generated to be connected to each of them.
  • the at least one bit line is diagonal among the plurality of strings. It can be created to be connected to each of the adjacent strings in the direction.
  • the manufacturing system in step S1920 when the at least one intermediate wiring layer is connected to adjacent strings diagonally among the plurality of strings, the manufacturing system in step S1920, the at least one bit line in the vertical direction of the plurality of strings or It can be created to be connected to each of the adjacent strings in the horizontal direction.
  • FIG. 20 is a top view of the 3D flash memory according to an intermediate wiring layer
  • FIG. 21 is a cross-sectional view of the 3D flash memory shown in FIG. 20 based on the X axis
  • FIG. 22 is shown in FIG. 20
  • FIG. 23 is a cross-sectional view for describing an arrangement form of USL and LSL connected to the illustrated 3D flash memory, and FIG. 23 compensates for a difference between cell threshold voltages between the upper string and the lower string in the 3D flash memory illustrated in FIG. 20. It is a diagram for explaining a method.
  • a 3D flash memory 2000 includes a plurality of strings 2020 and 2030 extending in one direction on a substrate 2010, and a plurality of strings 2020 and 2030 ) It includes a connection portion (2021, 2031) and the intermediate wiring layer 2040 formed on each.
  • Each of the plurality of strings 2020, 2030 is described and illustrated as including channel layers 2022, 2032 extending in one direction, but is not limited thereto or limited, and the channel layers (2022, 2032)
  • a plurality of electrode layers (not shown) vertically stacked with respect to 2022 and 2032 and a plurality of insulating layers (not shown) disposed between the plurality of electrode layers may be included.
  • the channel layers 2022 and 2032 may be disposed in a hollow tube shape therein, in this case, the buried films 2023 and 2033 filling the interior of the channel layers 2022 and 2032 may be further disposed.
  • the connecting portions 2021 and 2031 are upper portions of each of the plurality of strings 2020 and 2030 in an intermediate region of each of the plurality of strings 2020 and 2030 in a direction in which each of the plurality of strings 2020 and 2030 extends.
  • the strings 2024 and 2034 and the lower strings 2025 and 2035 are connected to each other.
  • the connecting portions 2021 and 2031 may be formed of an N-type material (eg, N-type polysilicon) through an N-type ion implantation process in the same manner as the channel layers 2022 and 2032.
  • N-type material eg, N-type polysilicon
  • it is not limited or limited thereto, and may be formed of a metallic material.
  • the connecting portions 2021 and 2031 connect the upper strings 2024 and 2034 and the lower strings 2025 and 2035 to each other in the middle region of the strings 2020 and 2030, they are included in the upper strings 2024 and 2034. All of the channel layers 2022 and 2032 and the channel layers 2022 and 2032 included in the lower strings 2025 and 2035 are connected to the substrate 2010, so that a bulk-based erase operation may be performed.
  • the intermediate wiring layer 2040 is formed to surround the connecting portions 2021 and 2031 of each of the plurality of strings 2020 and 2030, and is selectively selected as either a source electrode or a drain electrode for each of the plurality of strings 2020 and 2030 Can be used as In more detail, the intermediate wiring layer 2040 is formed in a plate shape to be shared by each of the plurality of strings 2020, 2030, thereby simplifying the wiring process.
  • that the intermediate wiring layer 2040 is shared between the plurality of strings 2020 and 2030 means that the intermediate wiring layer 2040 is a source electrode for the first string 2020 among the plurality of strings 2020 and 2030. At the same time, it means that the second string 2030 is also used as a source electrode.
  • the intermediate wiring layer 2040 may be connected to the connecting portion 2021 of the first string 2020 and also to the connecting portion 2031 of the second string 2030.
  • the intermediate wiring layer 2040 is a metal material (W (tungsten), Ti (titanium), Ta (tantalum) to be selectively used as either a source electrode or a drain electrode for each of the plurality of strings 2020, 2030 ), Au (copper) or Au (gold).
  • the intermediate wiring layer 2040 As an example of the operation of the intermediate wiring layer 2040 according to the operation of each of the plurality of strings 2020, 2030, when a read operation is performed on each of the plurality of strings 2020, 2030, the intermediate wiring layer 2040 is a source It can be used as an electrode, and when a program operation and an erase operation are performed, it can maintain a floating state.
  • the intermediate wiring layer 2040 may be implemented in plural.
  • the plurality of intermediate wiring layers may be arranged to be spaced apart in order in one direction in which the plurality of strings 2020 and 2030 are extended.
  • the upper and lower portions of the intermediate wiring layer 2040 may be surrounded by an insulating layer 2041 disposed on the upper and lower portions as illustrated.
  • the intermediate wiring layer 2040 may be formed in an intermediate region of each of the plurality of strings 2020 and 2030.
  • the 3D flash memory 2000 may include a plurality of upper selection lines (USLs) connected to a plurality of strings 2020 and 2030 as illustrated in FIG. 22. 2210 and a plurality of lower selection lines (LSLs) 2220 are formed to extend in a direction perpendicular to each other on a plane. That is, a plurality of upper selection lines 2210 may be formed to extend in the X-axis direction in order in the rear portion covered by the drawing, and a plurality of lower selection lines 2220 may be formed as shown in the drawing. It may be formed to extend in the Y-axis direction.
  • the memory cell means a charge storage layer which is an information storage element in the 3D flash memory 2000 and an electrode layer directly contacting the charge storage layer.
  • the upper strings 2024 and 2034 use the intermediate wiring layer 2040 as a source electrode, and the lower strings 2025 and 2035 are disposed on the substrate 2010
  • the used wiring layer (not shown) is used as the source electrode. Accordingly, when a read operation is performed on the memory cells included in the lower strings 2025 and 2035, the cell current is reduced as the drain end resistance is visible due to the length of the upper strings 2024 and 2034, thereby reducing the upper string 2024. , 2034) and a difference in the cell threshold voltage between the lower strings 2025 and 2035.
  • the 3D flash memory 2000 may apply a read voltage to the lower strings 2025 and 2035 of each of the plurality of strings 2020 and 2030 as illustrated in FIG. 23.
  • the read voltage of the value added to the compensation voltage value is additionally applied, the cell threshold voltage difference between the upper strings 2024, 2034 and the lower strings 2025, 2035 of each of the plurality of strings 2020, 2030 is compensated. can do.
  • the 3D flash memory 2000 may include a connection unit 2021 connecting the upper strings 2024 and 2034 and the lower strings 2025 and 2035 in each of the plurality of strings 2020 and 2030, respectively.
  • the intermediate wiring layer 2040 in the form of a plate that is formed to surround the 2031
  • the cell current decreases as the length of the channel layers 2022 and 2032 increases, improves cell characteristics deterioration due to the decrease in the cell current, , It supports a bulk erase operation based on the bulk of the substrate 2010, improves the degree of integration and can achieve the effect of simplifying the wiring process.
  • FIG. 24 is a top view of at least one intermediate wiring layer in a 3D flash memory according to another embodiment
  • FIG. 25 is a cross-sectional view of the 3D flash memory shown in FIG. 24 based on an X axis.
  • a 3D flash memory 2400 includes a plurality of strings 2420, 2430, 2440, 2450, and 2460 extending in one direction on the substrate 2410, and a plurality of And a connection portion 2421 formed on each of the strings 2420, 2430, 2440, 2450, and 2460, and at least one intermediate wiring layer 2470, 2480.
  • Each of the plurality of strings 2420 2430, 2440, 2450, and 2460 is described and illustrated as including a channel layer 2422 formed to extend in one direction, but is not limited thereto or limited, and a channel layer other than the channel layer 2422
  • a plurality of electrode layers (not shown) vertically stacked with respect to 2422 and a plurality of insulating layers (not shown) disposed between the plurality of electrode layers may be included.
  • the channel layer 2422 may be disposed in a hollow tube shape therein, in this case, a buried film 2423 filling the interior of the channel layer 2422 may be further disposed.
  • connection portion 2421 is a plurality of strings (2420, 2430, 2440, 2450, 2460) in a direction in which each of the plurality of strings (2420, 2430, 2440, 2450, 2460) in the middle region of the plurality of The upper string 2424 and the lower string 2425 of each of the strings 2420, 2430, 2440, 2450, and 2460 are connected to each other.
  • the connection portion 2421 may be formed of an N-type material (eg, N-type polysilicon) through an N-type ion implantation process, similarly to the channel layer 2422.
  • N-type material eg, N-type polysilicon
  • it is not limited or limited thereto, and may be formed of a metallic material.
  • the connecting portion 2421 connects the upper string 2424 and the lower string 2425 to each other in the middle region of the strings 2420, 2430, 2440, 2450, and 2460, channels included in the upper string 2424 Both the layer 722 and the channel layer 722 included in the lower string 725 are connected to the substrate 2410, and thus, a bulk-based erase operation may be performed.
  • the at least one intermediate wiring layer 2470, 2480 has at least a portion of the plurality of strings 2420, 2430, 2440, 2450 so as to contact the connection portion 2421 of each of the plurality of strings 2420, 2430, 2440, 2450, 2460 , 2460) and buried in each of them, and may be selectively used as either a source electrode or a drain electrode for each of the plurality of strings 2420, 2430, 2440, 2450, and 2460.
  • an intermediate wiring layer 2470 that is closest to and adjacent to the upper wiring layer with a memory cell to be controlled therebetween. , 2480) may be used as a drain electrode, and when the upper wiring layer is used as a drain electrode, the memory cells to be controlled are interposed between the upper wiring layer and the closest adjacent intermediate wiring layers 2470 and 2480 as source electrodes. Can be used.
  • At this time, at least one of the intermediate wiring layers 2470 and 2480 is a plurality of strings 2420, 2430, 2440, 2450, 2460 of the strings 2420, 2430 and 2440, 2450, 2460 arranged in a line by each It may be formed in a line form to be shared.
  • the first intermediate wiring layer 2470 is connected to the connection portion 2421 of the strings 2420 and 2430 arranged in a line among the plurality of strings 2420, 2430, 2440, 2450, and 2460, and connected to the string
  • the second intermediate wiring layer 2480 may be shared by the fields 2420 and 2430, and the strings 2440, 2450, and 2460 arranged in a line among the plurality of strings 2420, 2430, 2440, 2450, and 2460 It can be connected while being in contact with the connection portion of the strings (2440, 2450, 2460) can be shared.
  • the first intermediate wiring layer 2470 and 2480 are shared by the plurality of strings 2420, 2430, and 2440, 2450, 2460 arranged in a row, the first intermediate wiring layer 2470 is aligned in a line It means that it is used as a source electrode for the first string 2420 among the strings 2420 and 2430, and is also used as a source electrode for the second string 2430.
  • the intermediate wiring layer 2470 may be connected to the connection portion 2421 of the first string 2420 and also to the connection portion of the second string 2430.
  • the at least one intermediate wiring layer 2470 and 2480 is a metal material (optionally) to be selectively used as either a source electrode or a drain electrode for each of the strings 2420, 2430 and 2440, 2450, 2460 arranged in a line.
  • W tungsten
  • Ti titanium
  • Ta tantalum
  • Au copper
  • Au gold
  • the 3D flash memory 2400 also includes at least one intermediate wiring layer 2470, 2480, a plurality of strings 2420, 2430, 2440, 2450, 2460) may be implemented in a plurality of directions in which each extends.
  • the plurality of strings 2420, 2430, 2440, 2450, and 2460, the intermediate wiring layers implemented in a direction in which each of the extensions are formed, each of the plurality of strings 2420, 2430, 2440, 2450, 2460 It may be arranged spaced apart in order from one direction (vertical direction) to be extended.
  • the memory cells to be controlled together with the upper intermediate wiring layer are disposed most
  • the closely adjacent lower intermediate wiring layer can be used as a source electrode.
  • the memory cell to be controlled is interposed between the upper intermediate wiring layer and the closest adjacent lower intermediate wiring layer can be used as the drain electrode.
  • the at least one intermediate wiring layer 2470, 2480 in response to the other adjacent wiring layer between the memory cell to be controlled in the vertical direction is used as either the source electrode or the drain electrode, to use any one electrode used It can be used adaptively as the other one electrode.
  • one wiring layer is used as a drain electrode in some cases and also used as a source electrode, it means that the wiring layer is formed to be reconfigurable so as to be adaptively used as either a source electrode or a drain electrode. Accordingly, at least one of the intermediate wiring layers 2470 and 2480 may be formed to be reconfigurable.
  • the at least one intermediate wiring layer 2470, 2480 may be surrounded by an upper and lower portion by an insulating layer (not shown) disposed on the upper and lower portions, and further, at least one of the upper and lower left and right of each of the at least one intermediate wiring layer 2470, 2480
  • the at least one intermediate wiring layer 2470, 2480 is connected to each of the plurality of strings 2420, 2430, 2440, 2450, 2460 through the insulating layer surrounding the upper, lower, left, and right sides. It might be.
  • the at least one intermediate wiring layer 2470, 2480 may be formed in the intermediate region of each of the plurality of strings 2420, 2430, 2440, 2450, 2460.
  • the intermediate wiring layer 2440 is formed in the form of a wiring line
  • the plurality of strings 2420 and 2430 does not cause a malfunction to an unselected memory cell except the selected memory cell
  • the plurality of strings A plurality of upper selection lines (USL) and a plurality of lower selection lines (LSLs) connected to the 2420, 2430, 2440, 2450, and 2460 may be formed to extend in the same direction on a plane. .
  • the upper string 2424 uses the intermediate wiring layer 2470 as a source electrode
  • the lower string 2425 is a wiring layer (not shown) disposed on the substrate 2410
  • the 3D flash memory 2400 reads the lower string 2425 of each of the plurality of strings 2420, 2430, 2440, 2450, and 2460, as shown in FIG.
  • the 3D flash memory 2400 includes at least one intermediate wiring layer 2470, 2480 in a line form formed while being buried in each of the plurality of strings 2420, 2430, 2440, 2450, and 2460.
  • To increase the cell current which decreases as the length of the channel layer 2422 increases, improve cell characteristics deterioration as the cell current decreases, and support a bulk erase operation based on the bulk of the substrate 2410. And improve the degree of integration and simplify the wiring process.
  • the above-described three-dimensional flash memory 2400 may have a structure shown in FIGS. 24 to 25 and a modified structure. Detailed description thereof will be described with reference to FIGS. 26A to 26B.
  • 26A to 26B are diagrams for explaining various implementation examples of the 3D flash memory illustrated in FIG. 24.
  • the 3D flash memories 2610 and 2620 are formed with at least a portion buried in each of the plurality of strings so that at least one intermediate wiring layer contacts each of the plurality of strings. It may be implemented to have various structures on the premise that the strings are shared by each of the strings arranged in a line. Accordingly, the 3D flash memories 2610 and 2620 according to other embodiments are not limited or limited to the embodiments illustrated in the drawings.
  • FIG. 27A to 27H are views for explaining a method of manufacturing the 3D flash memory shown in FIG. 26B
  • FIG. 27I is a cross-sectional view cut along the Z-axis direction of the string of the 3D flash memory shown in FIG. 26B.
  • the present invention is not limited or limited thereto, and at least a part of the plurality of strings is formed to be buried in each of the plurality of strings so that the at least one intermediate wiring layer abuts the connection part of each of the plurality of strings.
  • the manufacturing method of the 3D flash memory (for example, the 3D flash memory described above with reference to FIG. 24) implemented in various structures on the premise that it is shared by may also be performed in the same processes, and the 3D flash described below
  • the manufacturing method of the memory can be performed by an automated and mechanized manufacturing system.
  • FIGS. 27A to 27H mean a cross-sectional view cut in the X-axis direction with respect to the strings shown in FIG. 26B to describe a method of manufacturing a 3D flash memory.
  • the manufacturing system extends the lower string 2720 in one direction on the substrate 2710 as shown in FIG. 27A.
  • the lower string 2720 may be formed to include a channel layer 2721 extending in one direction.
  • the manufacturing system creates an insulating layer 2730 in the upper region of the lower string 2720 as shown in FIG. 27B.
  • the manufacturing system etches an edge of the insulating layer 2730 in the insulating layer 2730 except for the center of the upper region of the lower string 2720.
  • the manufacturing system then forms at least one intermediate wiring layer 2740 in the etched edge space 2711, as shown in FIG. 27E. At this time, before forming the at least one intermediate wiring layer 2740, the manufacturing system abuts an area where at least one intermediate wiring layer 2740 of the channel layer 2721 of the lower string 2720 is to be formed, as shown in FIG. 27D.
  • An N + type region 2722 may be formed in the region through an N + type ion implantation process.
  • the manufacturing system etches the center of the upper region of the lower channel layer 2720 in the insulating layer 2730 as shown in FIG. 27F.
  • connection portion 2750 may be formed of an N-type material (eg, N-type polysilicon) through an N-type ion implantation process in the same manner as the channel layer 2721.
  • N-type material eg, N-type polysilicon
  • the manufacturing system extends and forms the upper string 2760 in one direction on the upper portion of the connecting portion 2750 as shown in FIG. 27H.
  • the 3D flash memory formed through the above processes includes at least one intermediate wiring layer 2740 buried in the strings 2720 and 27 60 and a connection portion 2750 between the upper string 2760 and the lower string 2720.
  • the cell current which decreases as the length of the channel layer 2721 increases, improves cell characteristics deterioration due to the decrease in cell current, improves integration, and simplifies the wiring process. Can be achieved.
  • the 3D flash memory 2620 manufactured through such processes is a substrate 2710 as shown in FIG. 27I showing a cross-sectional view cut in the Z-axis direction with respect to the string of the 3D flash memory 2620 shown in FIG. 26B.
  • An erase operation based on the bulk of the substrate 2710 may be performed by a bulk erase bias applied in a direction toward the upper portion of the bulk.
  • the manufacturing method of the 3D flash memory 2620 illustrated in FIG. 26B has been described above, but the manufacturing method of the 3D flash memory 2000 described above with reference to FIGS. 20 to 21 and 3 described below with reference to FIG.
  • the manufacturing method of the dimensional flash memory may also be performed through similar processes on the same principle.
  • FIG. 28 is a top view illustrating a 3D flash memory according to another embodiment.
  • the 3D flash memory 2810 has a structure similar to the 3D flash memory 2400 described above with reference to FIGS. 24 to 25, but is formed to extend in one direction on the substrate.
  • At least one intermediate wiring layer 2860 is disposed between the plurality of strings 2820, 2830, 2840, and 2850, and the at least one intermediate wiring layer 2860 is a plurality of strings 2820, 2830, 2840, 2850, respectively. The difference is only in that it is connected via and the lower buffer layer 2870.
  • the at least one intermediate wiring layer 2860 may include a plurality of strings 2820, among the plurality of strings 2820, 2830, 2840, and 2850.
  • each of the plurality of strings (2820, 2830, 2840, 2850) in the direction in which the extension is formed, disposed in the middle region of each, a plurality of strings (2820, 2830) by the lower buffer layer 2870 , 2840, 2850) are formed to be connected to each connection part, and may be selectively used as one of a source electrode or a drain electrode for each of the plurality of strings 2820, 2830, 2840, and 2850.

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Abstract

중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 후단 공정을 이용한 3차원 플래시 메모리 제조 방법은, 제1 블록-상기 제1 블록은 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-에 하부 스트링을 형성하는 단계; 상기 하부 스트링이 형성된 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계; 상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계; 상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 제2 블록-상기 제2 블록은 상기 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-을 생성하는 단계; 상기 제2 블록에 상부 스트링을 형성하는 단계; 상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및 상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계를 포함한다.

Description

중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
아래의 실시예들은 3차원 플래시 메모리 제조 방법에 관한 것으로, 보다 상세하게는, 중간 배선층을 포함하는 3차원 플래시 메모리에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 셀 전류의 감소 및 셀 특성 열화를 야기한다.
이에, 3차원 플래시 메모리에서 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하기 위하여, 스트링의 중간 영역에 적어도 하나의 중간 배선층이 배치되는 구조가 제안되었다.
제안된 구조의 3차원 플래시 메모리는 적어도 하나의 중간 배선층의 하부에 위치하는 하부 스트링을 형성한 뒤 적어도 하나의 중간 배선층을 형성하고, 그 위에 상부 스트링을 형성하는 순서로 제조 공정이 진행된다.
그러나 W(텅스텐)으로 이루어진 적어도 하나의 중간 배선층을 포함하는 기존의 제조 기술은, 상부 스트링을 형성하는 과정 중 600℃이상 고온으로 Poly-Si으로 채널층을 형성하는 과정에서 적어도 하나의 중간 배선층을 이루는 물질의 열화를 피할 수 없는 문제점과, W 성막 공정이 비교적 Cost가 높은 공정이라는 단점을 갖는다.
따라서 상기 문제점과 단점을 극복하기 위한 제조 방법이 제안될 필요가 있다.
일 실시예들은 적어도 하나의 중간 배선층을 후단 공정을 이용하여 형성함으로써, 상부 스트링이 형성되기 이전에 적어도 하나의 중간 배선층을 형성하는 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복한, 3차원 플래시 메모리 제조 방법을 제안한다.
또한, 일 실시예들은 3차원 플래시 메모리에서 수평 방향으로의 소형화 및 집적화의 한계를 극복하기 위한 기술을 제안한다.
보다 상세하게, 일 실시예들은, 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예들은 복수의 스트링들 각각에서 상부 스트링과 하부 스트링을 연결시켜주는 연결부를 감싸도록 형성되는 플레이트(Plate) 형태의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 3차원 플래시 메모리를 제안한다.
다른 일 실시예들은 복수의 스트링들 각각에 매몰된 채 형성되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 3차원 플래시 메모리를 제안한다.
또 다른 일 실시예들은 복수의 스트링들 각각과 하부 버퍼층에 의해 연결되도록 형성되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 후단 공정을 이용한 3차원 플래시 메모리 제조 방법은, 제1 블록-상기 제1 블록은 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-에 하부 스트링을 형성하는 단계; 상기 하부 스트링이 형성된 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계; 상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계; 상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 제2 블록-상기 제2 블록은 상기 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-을 생성하는 단계; 상기 제2 블록에 상부 스트링을 형성하는 단계; 상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및 상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계를 포함한다.
일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및 상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 상부 스트링의 채널층과 상기 하부 스트링의 채널층을 연결시킴-를 형성하는 단계를 더 포함할 수 있다.
다른 일측에 따르면, 상기 나머지 적어도 일부분을 식각하는 단계는, 상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 상부 스트링의 채널층의 적어도 일부분 및 상기 하부 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계를 더 포함하고, 상기 제2 블록에 상부 스트링을 형성하는 단계는, 상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 후단 공정을 이용한 3차원 플래시 메모리 제조 방법은, 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층에 상기 제1 방향과 수직되는 방향으로 형성된 스트링을 각기 포함하는 두 개의 블록들을 준비하는 단계; 상기 두 개의 블록들 중 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계; 상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계; 상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 상기 두 개의 블록들 중 상기 제1 블록을 제외한 제2 블록을 적층하는 단계; 상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및 상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계를 포함한다.
일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및 상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 제1 블록에 포함되는 스트링의 채널층과 상기 제2 블록에 포함되는 스트링의 채널층을 연결시킴-를 형성하는 단계를 더 포함할 수 있다.
다른 일측에 따르면, 상기 나머지 적어도 일부분을 식각하는 단계는, 상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 제1 블록에 포함되는 스트링의 채널층의 적어도 일부분 및 상기 제2 블록에 포함되는 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및 상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 및 상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함한다.
일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 복수의 스트링들 중 대각 방향, 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결될 수 있다.
다른 일측에 따르면, 상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 더 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결될 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여, 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층; 및 상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함한다.
일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들을 형성하는 단계; 및 상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 생성하는 단계를 포함한다.
일측에 따르면, 상기 형성하는 단계는, 상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 형성하는 단계를 더 포함하고, 상기 생성하는 단계는, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되도록 상기 적어도 하나의 비트 라인을 생성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및 상기 복수의 스트링들 각각의 연결부를 감싸도록 형성된 채, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층을 포함한다.
일 측면에 따르면, 상기 중간 배선층은, 플레이트(Plate) 형태로 형성되어, 상기 복수의 스트링들 각각에 의해 공유되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 복수의 스트링들에 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들은, 평면 상 서로 직교하는 방향으로 연장 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및 상기 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 상기 복수의 스트링들 각각에 매몰된 채 형성되어, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 포함한다,
일 측면에 따르면, 상기 적어도 하나의 중간 배선층 각각은, 라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 중간 배선층은, 상기 적어도 하나의 중간 배선층을 둘러싼 절연층을 통해 상기 복수의 스트링들 각각의 연결부와 연결될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은 기판 상 일 방향으로 하부 스트링을 연장 형성하는 단계; 상기 하부 스트링의 상부 영역에 절연층을 생성하는 단계; 상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 제외한 가장자리를 에칭하는 단계; 상기 에칭된 가장자리 공간에 적어도 하나의 중간 배선층을 형성하는 단계; 상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 에칭하는 단계; 상기 에칭된 중앙 공간에 연결부를 형성하는 단계; 및 상기 연결부의 상부에 상기 일 방향으로 상부 스트링을 연장 형성하는 단계를 포함한다.
일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및 상기 복수의 스트링들 사이에서 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에 배치된 채, 하부 버퍼층에 의해 상기 복수의 스트링들 각각의 연결부과 연결되도록 형성되어 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 포함한다.
일 측면에 따르면, 상기 적어도 하나의 중간 배선층 각각은, 라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 할 수 있다.
일 실시예들은 적어도 하나의 중간 배선층을 후단 공정을 이용하여 형성함으로써, 상부 스트링이 형성되기 이전에 적어도 하나의 중간 배선층을 형성하는 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복한, 3차원 플래시 메모리 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 3차원 플래시 메모리에서 수평 방향으로의 소형화 및 집적화의 한계를 극복하기 위한 기술을 제안할 수 있다.
보다 상세하게, 일 실시예들은, 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
일 실시예들은 복수의 스트링들 각각에서 상부 스트링과 하부 스트링을 연결시켜주는 연결부를 감싸도록 형성되는 플레이트(Plate) 형태의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 3차원 플래시 메모리를 제안할 수 있다.
다른 일 실시예들은 복수의 스트링들 각각에 매몰된 채 형성되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 3차원 플래시 메모리를 제안할 수 있다.
또 다른 일 실시예들은 복수의 스트링들 각각과 하부 버퍼층에 의해 연결되도록 형성되는 라인 형태의 적어도 하나의 중간 배선층을 포함함으로써, 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이다.
도 4a 내지 4j는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제1 실시예를 나타낸 도면이다.
도 5a 내지 5c는 도 3에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리들을 나타낸 도면이다.
도 6a 내지 6g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제2 실시예를 나타낸 도면이다.
도 7은 도 6a 내지 6g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 8a 내지 8g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제3 실시예를 나타낸 도면이다.
도 9는 도 8a 내지 8g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다른 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이다.
도 11a 내지 11g는 도 10에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 실시예를 나타낸 도면이다.
도 12은 기존의 비트 라인의 구조를 설명하기 위한 3차원 플래시 메모리의 상면도이다.
도 13은 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다.
도 14는 도 13에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다.
도 15 내지 16은 도 13에 도시된 비트 라인 구조가 응용된 다양한 실시예들을 나타낸 도면이다.
도 17은 다른 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다.
도 18은 도 17에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다.
도 19는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 20은 일 실시예에 따른 3차원 플래시 메모리에서 중간 배선층을 기준으로 하는 상면도이다.
도 21은 도 20에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 22는 도 20에 도시된 3차원 플래시 메모리에 연결되는 USL 및 LSL의 배치 형태를 설명하기 위한 단면도이다.
도 23은 도 20에 도시된 3차원 플래시 메모리에서 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 사이의 차이를 보상하는 방법을 설명하기 위한 도면이다.
도 24는 다른 실시예에 따른 3차원 플래시 메모리에서 적어도 하나의 중간 배선층을 기준으로 하는 상면도이다.
도 25는 도 24에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 26a 내지 26b는 도 24에 도시된 3차원 플래시 메모리의 다양한 구현 예시를 설명하기 위한 도면이다.
도 27a 내지 27h는 도 26b에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 27i는 도 26b에 도시된 3차원 플래시 메모리의 스트링에 대해 Z축 방향으로 잘린 단면도를 나타낸다.
도 28은 또 다른 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이고, 도 4a 내지 4j는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제1 실시예를 나타낸 도면이다. 이하, 설명되는 3차원 플래시 메모리 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 3 내지 4j를 참조하면, 제조 시스템은 단계(S310)에서 제1 블록(410)에 하부 스트링(411, 412)을 형성한다. 예를 들어, 제조 시스템은 도 4a와 같이 제1 방향(413)으로 연장 형성되어 교대로 적층된 희생층(414)과 절연층(415)을 포함하는 제1 블록(410)의 가운데 영역을 홀(Hole) 형상으로 식각한 뒤, 도 4b와 같이 식각된 공간(416)에 하부 스트링(411, 412)을 형성할 수 있다. 이하, 하부 스트링(411, 412)은 채널층(411) 및 채널층(411)을 둘러싼 전하 저장층(412)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(411)이 튜브형으로 형성되는 경우에 채널층(411)의 내부를 채우는 매립막(미도시)과, 채널층(411) 및 전하 저장층(412)의 사이에 배치되거나 전하 저장층(412)의 외곽에 배치되는 절연막(미도시)을 더 포함할 수 있다.
이어서, 제조 시스템은 단계(S320)에서 하부 스트링(411, 412)이 형성된 제1 블록(410)의 상부 영역에 스트링 간 절연막(420)을 생성한다.
그 다음, 제조 시스템은 단계(S330)에서 스트링 간 절연막(420)의 적어도 일부분(421)을 식각하여, 적어도 일부분(421)이 식각된 공간(422)에 적어도 하나의 희생막(423)을 형성한다.
단계(S320 내지 S330)에 대한 예시로, 제조 시스템은 도 4c와 같이 하부 스트링(411, 412)이 형성된 제1 블록(410)의 상부 영역에 스트링 간 절연막(420)을 생성한 뒤, 도 4d와 같이 스트링 간 절연막(420)의 적어도 일부분(421)을 제1 방향(413)과 직교하는 제2 방향(424)으로 식각하고, 적어도 일부분(421)이 제2 방향(424)으로 식각된 공간(422)에 적어도 하나의 희생막(423)을 형성할 수 있다.
이 때, 제조 시스템은, 적어도 하나의 희생막(423)을 형성함에 있어, 적어도 하나의 희생막(423)이 식각된 공간(440)에 형성될 적어도 하나의 중간 배선층(450)이 상부 스트링(433, 434)에 포함되는 채널층(433)의 적어도 일부분 및 하부 스트링(411, 412)에 포함되는 채널층(411)의 적어도 일부분과 맞닿도록 스트링 간 절연막(420)의 적어도 일부분(421)을 식각할 수 있다. 도면에는 스트링 간 절연막(420)에서 식각되는 적어도 일부분(421)이 스트링 간 절연막(420) 상에서 가운데 위치하는 하나의 트렌치인 것으로 도시되나 이에 제한되거나 한정되지 않으며, 스트링 간 절연막(420) 상에서 상부 스트링(433, 434)에 포함되는 채널층(433)의 적어도 일부분 및 하부 스트링(411, 412)에 포함되는 채널층(411)의 적어도 일부분과 맞닿는 임의의 위치에 배치될 수 있고, 식각되는 트렌치의 개수 또한 하나가 아닌 두 개일 수도 있다. 이에 대한 상세한 설명은 도 5a 내지 5c를 참조하여 기재하기로 한다.
또한, 제조 시스템은 단계(S330)에서, 하부 스트링(411, 412)의 채널층(411) 및 상부 스트링(433, 434)의 채널층(433)을 연결시키는 적어도 하나의 채널 연결부(미도시)를 형성할 수 있다. 이에 대한 상세한 설명은 도 6a 내지 6g를 참조하여 기재하기로 한다.
그 다음, 제조 시스템은 단계(S340)에서 적어도 하나의 희생막(423)이 형성된 스트링 간 절연막(420)의 상부 영역에 제2 블록(430)을 생성한다. 예를 들어, 제조 시스템은 도 4e와 같이 제1 방향(413)으로 연장 형성되어 교대로 적층된 희생층(431)과 절연층(432)을 포함하는 제2 블록(430)을 스트링 간 절연막(420)의 상부 영역에 생성할 수 있다.
그 다음, 제조 시스템은 단계(S350)에서 제2 블록(430)에 상부 스트링(433, 434)을 형성한다. 예를 들어, 제조 시스템은 도 4f와 같이 제2 블록(430)의 가운데 영역을 홀(Hole) 형상으로 식각한 뒤, 도 4g와 같이 식각된 공간(435)에 상부 스트링(433, 434)을 형성할 수 있다. 여기서, 상부 스트링(433, 434)은, 하부 스트링(411, 412)과 마찬가지로, 채널층(433) 및 채널층(433)을 둘러싼 전하 저장층(434)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(433)이 튜브형으로 형성되는 경우에 채널층(433)의 내부를 채우는 매립막(미도시)과, 채널층(433) 및 전하 저장층(434)의 사이에 배치되거나 전하 저장층(434)의 외곽에 배치되는 절연막(미도시)을 더 포함할 수 있다.
그 다음, 제조 시스템은 단계(S360)에서 제1 블록(410)에 포함되는 희생층(414), 스트링 간 절연막(420)에 형성된 적어도 하나의 희생막(423) 및 제2 블록(430)에 포함되는 희생층(431)을 식각한다. 예를 들어, 제조 시스템은 도 4h와 같이 화학적 방식을 이용하여 제1 블록(410)에 포함되는 희생층(414), 스트링 간 절연막(420)에 형성된 적어도 하나의 희생막(423) 및 제2 블록(430)에 포함되는 희생층(431)을 식각함으로써, 적어도 하나의 희생막(423)이 식각된 공간(440), 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)을 확보할 수 있다.
그 후, 제조 시스템은 단계(S370)에서 적어도 하나의 희생막(423)이 식각된 공간(440)에 적어도 하나의 중간 배선층으로 사용될 전극층(450)과, 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)에 워드라인으로 사용될 전극층(451, 452)을 형성한다. 예를 들어, 제조 시스템은 도 4i와 같이 증착 방식을 이용하여 적어도 하나의 희생막(423)이 식각된 공간(440), 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)에 금속 물질(일례로, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 전극층(450, 451, 452)을 형성할 수 있다. 이 때, 적어도 하나의 희생막(423)이 식각된 공간(440)에 형성되는 전극층(450)은 적어도 하나의 중간 배선층으로 사용되며, 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)에 형성되는 전극층(451, 452)은 워드라인으로 사용되게 된다.
여기서, 적어도 하나의 중간 배선층은 상부 스트링(433, 434) 및 하부 스트링(411, 412)에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 일례로, 3차원 플래시 메모리에 포함되는 상부 배선층(미도시)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(450)은, 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(450)은 소스 전극으로 사용될 수 있다.
위의 단계들(S310 내지 S370)을 통해 제조 완료된 3차원 플래시 메모리의 상면도(3차원 플래시 메모리에서 적어도 하나의 중간 배선층(450)을 기준으로 잘린 단면도)는 도 4j와 같다.
이처럼 제조 시스템은, 적어도 하나의 중간 배선층(450)을 제조하는 공정을 하부 스트링(411, 412) 및 상부 스트링(433, 434)을 모두 형성한 이후에 수행하는 것을 특징으로 하며(즉, 후단 공정을 이용하여 적어도 하나의 중간 배선층(450)을 제조함), 상기 특징을 통해 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복할 수 있다.
더욱이, 제조 시스템은 적어도 하나의 중간 배선층(450)을 제조하는 공정과 워드라인을 제조하는 공정을 통합하여 진행하기 때문에, 공정 Cost를 더욱 낮출 수 있는 효과를 도모할 수 있다.
도 5a 내지 5c는 도 3에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리들을 나타낸 도면이다.
도 5a를 참조하면, 3차원 플래시 메모리는 도면과 같이 상부 스트링(510) 및 하부 스트링(520)의 단면 전체와 맞닿도록 크게 형성되는 적어도 하나의 중간 배선층(511)을 포함할 수 있다. 이러한 경우, 제조 시스템은 적어도 하나의 중간 배선층(511)이 형성될 공간(적어도 하나의 희생막이 식각된 공간)을 생성할 때 도 4d보다 더 넓은 공간을 식각할 수 있다.
도 5b를 참조하면, 3차원 플래시 메모리는 도면과 같이 상부 스트링(510) 및 하부 스트링(520)의 좌측 일부분과 맞닿도록 형성되는 적어도 하나의 중간 배선층(530)을 포함할 수 있다. 이러한 경우, 제조 시스템은 적어도 하나의 중간 배선층(530)이 형성될 공간(적어도 하나의 희생막이 식각된 공간)을 생성할 때 도 4d와 달리 스트링 간 절연막 상 가운데를 기준으로 좌측으로 이동된 위치의 공간을 식각할 수 있다.
도 5c를 참조하면, 3차원 플래시 메모리는 도면과 같이 상부 스트링(510) 및 하부 스트링(520)의 좌측 일부분과 맞닿는 제1 중간 배선층(540) 및 상부 스트링(510) 및 하부 스트링(520)의 우측 일부분과 맞닿는 제2 중간 배선층(550)을 포함할 수 있다. 이러한 경우, 제조 시스템은 두 개의 중간 배선층들(540, 550)을 생성하기 위해 스트링 간 절연막 상 두 개의 트렌치들을 식각하여 생성할 수 있다.
도 6a 내지 6g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제2 실시예를 나타낸 도면이다.
이하, 설명되는 제조 방법은 도 3 내지 4i를 참조하여 설명된 단계들(S310 내지 S370)을 기반으로 적어도 하나의 채널 연결부(610)를 형성하는 추가적인 단계를 포함하는 것을 특징으로 한다.
도 6a 내지 6g를 참조하면, 제조 시스템은 도 3에 도시된 단계들(S310 내지 S320)까지 도 4a 내지 4c와 같이 동일하게 수행한 이후, 적어도 하나의 희생막(423)을 형성하는 단계(S330)에서, 적어도 하나의 채널 연결부(610)를 형성할 수 있다. 예를 들어, 제조 시스템은 도 6a와 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분(620)을 식각한 뒤, 도 6b와 같이 나머지 적어도 일부분(620)이 식각된 공간(621)에 적어도 하나의 채널 연결부(610)를 형성할 수 있다. 이하, 적어도 하나의 채널 연결부(610)는 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)을 연결시켜주는 구성요소로서, 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)과 동일한 물질로 형성되는 것을 특징으로 한다.
이 때, 제조 시스템은 적어도 하나의 채널 연결부(610)를 형성함에 있어서, 나머지 적어도 일부분(620)이 식각된 공간(621)에 형성될 적어도 하나의 채널 연결부(610)가 상부 스트링(433, 434)에 포함되는 채널층(433)의 적어도 일부분 및 하부 스트링(411, 412)에 포함되는 채널층(411)의 적어도 일부분과 맞닿도록 스트링 간 절연막(420)의 나머지 적어도 일부분(620)을 식각할 수 있다.
도면에는 나머지 적어도 일부분(620)이 식각된 공간(621)이 튜브 형태인 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 내부가 매립된 홈 형태일 수도 있다. 이에 대한 상세한 설명은 도 7을 참조하여 기재하기로 한다.
이와 같이 형성되는 적어도 하나의 채널 연결부(610)는, 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)과 동일한 타입의 물질로 형성될 수 있다. 일례로, 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)이 N-형의 이온 주입 공정을 통해 N-형 물질로 형성되는 경우, 적어도 하나의 채널 연결부(610) 역시 N-형의 이온 주입 공정을 통해 N-형 물질로 형성될 수 있다. 따라서, 적어도 하나의 채널 연결부(610)를 통해 상부 스트링(433, 434)의 채널층(433)과 하부 스트링(411, 412)의 채널층(411) 모두가 3차원 플래시 메모리가 형성된 기판과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
적어도 하나의 채널 연결부(610)가 형성되고 나면, 제조 시스템은 도 3에 도시된 단계들(S340 내지 S370)을 도 6c 내지 6g와 같이 수행하여 3차원 플래시 메모리를 제조할 수 있다. 세부 과정은 도 4e 내지 4i를 통해 전술된 과정과 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
또한, 제조 시스템은 단계(S330)에서, 적어도 하나의 채널 연결부(610)를 형성하는 대신에, 연결 스트링(미도시)를 형성할 수도 있다. 이하, 연결 스트링은 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)을 연결시켜주는 구성요소로서, 채널층(상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411))과 동일한 물질로 형성되는 채널 연결부 및 전하 저장층(상부 스트링(433, 434)에 포함되는 전하 저장층(434) 및 하부 스트링(411, 412)에 포함되는 전하 저장층(412))과 동일한 물질로 형성되는 전하 저장층 연결부를 포함하는 것을 특징으로 한다. 이에 대한 상세한 설명은 도 8a 내지 8g를 참조하여 기재하기로 한다.
도 7은 도 6a 내지 6g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 7을 참조하면, 3차원 플래시 메모리는 도면과 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분이 식각된 공간이 홈 형태를 갖게 됨에 따라(적어도 하나의 희생막(423)이 형성된 부분에 생성될 적어도 하나의 중간 배선층이 2개로 생성되는 경우), 채널 연결부(710)가 튜브 형태가 아닌 내부가 채워진 기둥 형태를 갖도록 할 수 있다.
도 8a 내지 8g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제3 실시예를 나타낸 도면이다.
이하, 설명되는 제조 방법은 도 3 내지 4i를 참조하여 설명된 단계들(S310 내지 S370)을 기반으로 연결 스트링(810)를 형성하는 추가적인 단계를 포함하는 것을 특징으로 한다.
도 8a 내지 8g를 참조하면, 제조 시스템은 도 3에 도시된 단계들(S310 내지 S320)까지 도 4a 내지 4c와 같이 동일하게 수행한 이후, 적어도 하나의 희생막(423)을 형성하는 단계(S330)에서, 연결 스트링(810)를 형성할 수 있다. 예를 들어, 제조 시스템은 도 8a와 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분(820)을 식각한 뒤, 도 8b와 같이 나머지 적어도 일부분(820)이 식각된 공간(821)에 연결 스트링(810)를 형성할 수 있다. 여기서, 연결 스트링(810)는 채널층(상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411))과 동일한 물질로 형성되는 채널 연결부(811) 및 전하 저장층(상부 스트링(433, 434)에 포함되는 전하 저장층(434) 및 하부 스트링(411, 412)에 포함되는 전하 저장층(412))과 동일한 물질로 형성되는 전하 저장층 연결부(812)를 포함할 수 있다.
이 때, 제조 시스템은 연결 스트링(810)을 형성함에 있어, 나머지 적어도 일부분(820)이 식각된 공간(821)에 형성될 연결 스트링(810)이 상부 스트링(433, 434) 및 하부 스트링(411, 412)과 맞닿도록 스트링 간 절연막(420)의 나머지 적어도 일부분(820)을 식각할 수 있다.
도면에는 나머지 적어도 일부분(820)이 식각된 공간(821)이 튜브 형태인 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 적어도 하나의 희생막(423)을 둘러싼 튜브 형태의 홈과 적어도 하나의 희생막(423)에 의해 둘러싸인 내부가 매립된 홈 형태일 수도 있다. 이에 대한 상세한 설명은 도 9를 참조하여 기재하기로 한다.
이와 같이 형성되는 연결 스트링(810)을 통해 상부 스트링(433, 434)의 채널층(433)과 하부 스트링(411, 412)의 채널층(411) 모두가 3차원 플래시 메모리가 형성된 기판과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
연결 스트링(810)이 형성되고 나면, 제조 시스템은 도 3에 도시된 단계들(S340 내지 S370)을 도 8c 내지 8g와 같이 수행하여 3차원 플래시 메모리를 제조할 수 있다. 세부 과정은 도 4e 내지 4i를 통해 전술된 과정과 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 9는 도 8a 내지 8g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다른 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 9를 참조하면, 도면과 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분이 식각된 공간이 적어도 하나의 희생막(423)을 둘러싼 튜브 형태의 홈과 적어도 하나의 희생막(423)에 의해 둘러싸인 내부가 매립된 홈 형태를 갖게 됨에 따라, 연결 스트링(910)은 적어도 하나의 희생막(423)을 둘러싼 튜브 형태의 전하 저장층 연결부(911) 및 적어도 하나의 희생막(423)에 의해 둘러싸인 내부가 채워진 기둥 형태의 채널 연결부(912)로 구성될 수 있다.
이상, 3차원 플래시 메모리 제조 방법은, 제1 블록(410)에 하부 스트링(411, 412)을 형성하는 단계 및 제2 블록(430)에 상부 스트링(433, 434)를 형성하는 단계를 포함하는 것으로 설명되었으나, 스트링이 각각 형성된 블록들이 사용됨으로써 하부 스트링(411, 412)을 형성하는 단계 및 상부 스트링(433, 434)를 형성하는 단계가 생략될 수 있다. 이에 대한 상세한 설명은 도 10을 참조하여 설명하기로 한다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이고, 도 11a 내지 11g는 도 10에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 실시예를 나타낸 도면이다. 이하, 설명되는 3차원 플래시 메모리 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 10 내지 11g를 참조하면, 제조 시스템은 단계(S1010)에서 도 11a와 같이 제1 방향(1110)으로 연장 형성되어 교대로 적층된 희생층(1121, 1131) 및 절연층(1122, 1132)에 제1 방향(1110)과 수직되는 방향으로 형성된 스트링(1123, 1133)을 각기 포함하는 두 개의 블록들(1120, 1130)을 준비한다. 이러한 두 개의 블록들(1120, 1130) 상에 스트링(1123, 1133)이 각기 형성되는 과정은 도 4a 내지 4b를 참조하여 상술된 하부 스트링(411,412)의 형성 과정과 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
이어서, 제조 시스템은 단계(S1020)에서 두 개의 블록들(1120, 1130) 중 제1 블록(1120)의 상부 영역에 스트링 간 절연막(1140)을 생성한다.
그 다음, 제조 시스템은 단계(S1030)에서 스트링 간 절연막(1140)의 적어도 일부분(1141, 1142)을 식각하여, 적어도 일부분(1141, 1142)이 식각된 공간(1143, 1144)에 적어도 하나의 희생막(1145, 1146)을 형성한다.
단계(S1020 내지 S1030)에 대한 예시로, 제조 시스템은 도 11b와 같이 제1 블록(1120)의 상부 영역에 스트링 간 절연막(1140)을 생성한 뒤, 도 11c와 같이 스트링 간 절연막(1140)의 적어도 일부분(1141, 1142)을 제1 방향(1110)과 직교하는 제2 방향(1147)으로 식각하고, 적어도 일부분(1141, 1142)이 제2 방향(1147)으로 식각된 공간(1143, 1144)에 적어도 하나의 희생막(1145, 1146)을 형성할 수 있다.
이 때, 제조 시스템은, 적어도 하나의 희생막(1145, 1146)을 형성함에 있어, 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160)에 형성될 적어도 하나의 중간 배선층(1170, 1180)이 제1 블록(1120)에 포함되는 스트링(1123)의 채널층의 적어도 일부분 및 제2 블록(1130)에 포함되는 스트링(1133)의 채널층의 적어도 일부분과 맞닿도록 스트링 간 절연막(1140)의 적어도 일부분(1141, 1142)을 식각할 수 있다. 도면에는 스트링 간 절연막(1140)에서 식각되는 적어도 일부분(1141, 1142)이 스트링 간 절연막(1140) 상에서 두 개의 트렌치들인 것으로 도시되나 이에 제한되거나 한정되지 않으며, 스트링 간 절연막(1140) 상에서 가운데 위치하는 하나의 트렌치일 수도 있다. 이에 대한 상세한 설명은 도 5a 내지 5c를 참조하여 전술되었으므로 생략하기로 한다.
또한, 제조 시스템은 단계(S1030)에서, 제1 블록(1120)에 포함되는 스트링(1123)의 채널층 및 제2 블록(1130)에 포함되는 스트링(1133)의 채널층을 연결시키는 적어도 하나의 채널 연결부(미도시)를 형성할 수 있다. 이에 대한 상세한 설명은 도 6a 내지 6g를 참조하여 전술되었으므로 생략하기로 한다.
또한, 제조 시스템은 단계(S1030)에서, 적어도 하나의 채널 연결부를 형성하는 대신에, 연결 스트링(미도시)를 형성할 수도 있다. 이에 대한 상세한 설명은 도 8a 내지 8g를 참조하여 전술되었으므로 생략하기로 한다.
그 다음, 제조 시스템은 단계(S1040)에서 적어도 하나의 희생막(1145, 1146)이 형성된 스트링 간 절연막(1140)의 상부 영역에 제2 블록(1130)을 적층한다. 예를 들어, 제조 시스템은 도 11d와 같이 제1 방향(1110)으로 연장 형성되어 교대로 적층된 희생층(1121)과 절연층(1122)에 제1 방향(1110)과 수직되는 방향으로 형성된 스트링(1133)을 포함하는 제2 블록(1130)을 스트링 간 절연막(1140)의 상부 영역에 적층할 수 있다.
그 다음, 제조 시스템은 단계(S1050)에서 제1 블록(1120)에 포함되는 희생층(1121), 스트링 간 절연막(1140)에 형성된 적어도 하나의 희생막(1145, 1146) 및 제2 블록(1130)에 포함되는 희생층(1131)을 식각한다. 예를 들어, 제조 시스템은 도 11e와 같이 화학적 방식을 이용하여 제1 블록(1120)에 포함되는 희생층(1121), 스트링 간 절연막(1140)에 형성된 적어도 하나의 희생막(1145, 1146) 및 제2 블록(1130)에 포함되는 희생층(1131)을 식각함으로써, 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160), 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)을 확보할 수 있다.
그 후, 제조 시스템은 단계(S1060)에서 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160)에 적어도 하나의 중간 배선층으로 사용될 전극층(1170, 1180)과, 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)에 워드라인으로 사용될 전극층(1125, 1135)을 형성한다. 예를 들어, 제조 시스템은 도 11f와 같이 증착 방식을 이용하여 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160), 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)에 금속 물질(일례로, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 전극층(1170, 1180, 1125, 1135)을 형성할 수 있다. 이 때, 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160)에 형성되는 전극층(1170, 1180)은 적어도 하나의 중간 배선층으로 사용되며, 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)에 형성되는 전극층(1125, 1135)은 워드라인으로 사용되게 된다.
여기서, 적어도 하나의 중간 배선층은 스트링(1123, 1133)에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 일례로, 3차원 플래시 메모리에 포함되는 상부 배선층(미도시)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(1170, 1180)은, 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(1170, 1180)은 소스 전극으로 사용될 수 있다.
위의 단계들(S1010 내지 S1060)을 통해 제조 완료된 3차원 플래시 메모리의 상면도(3차원 플래시 메모리에서 적어도 하나의 중간 배선층(1170, 1180)을 기준으로 잘린 단면도)는 도 11g와 같다.
이처럼 제조 시스템은, 적어도 하나의 중간 배선층(1170, 1180)을 제조하는 공정을 스트링(1123, 1133)을 모두 형성한 이후에 수행하는 것을 특징으로 하며(즉, 후단 공정을 이용하여 적어도 하나의 중간 배선층(1170, 1180)을 제조함), 상기 특징을 통해 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복할 수 있다.
더욱이, 제조 시스템은 적어도 하나의 중간 배선층(1170, 1180)을 제조하는 공정과 워드라인을 제조하는 공정을 통합하여 진행하기 때문에, 공정 Cost를 더욱 낮출 수 있는 효과를 도모할 수 있다.
도 12는 기존의 비트 라인의 구조를 설명하기 위한 3차원 플래시 메모리의 상면도이다.
도 12를 참조하면, 기존의 3차원 플래시 메모리는 셀 스트링의 상면에서 볼 때 셀 스트링(1210)과 연결되는 두 개의 라인들로 구성되는 비트 라인(1220)을 포함하기 때문에, 수평 방향으로의 소형화 및 집적화의 한계를 갖게 된다.
이에, 수평 방향으로의 소형화 및 집적화의 한계를 극복하기 위한 기술이 요구된다.
도 13은 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다. 보다 상세하게, 도 13은 도 2에서의 Z축 방향으로 3차원 플래시 메모리(1300)를 바라본 상면도이다.
도 13을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1300)는, 복수의 스트링들(1310, 1320, 1330, 1340) 및 적어도 하나의 비트 라인(1350)을 포함한다.
복수의 스트링들(1310, 1320, 1330, 1340)은, 일 방향(예컨대, 도 2에서의 Z축의 방향)으로 연장 형성되는 채널층(1311, 1321, 1331, 1341)을 각각 포함한다. 이러한 복수의 스트링들(1310, 1320, 1330, 1340) 각각은, 도 2를 참조하여 상술된 기존의 3차원 플래시 메모리에서의 셀 스트링과 구조 및 구성 물질 등이 동일하므로 상세한 설명은 생략하기로 한다.
적어도 하나의 비트 라인(1350)은 일 방향에 대해 직교되는 방향(예컨대, 도 2에서의 Y축의 방향으로 이하, 수직 방향으로 기재됨)으로 복수의 스트링들(1310, 1320, 1330, 1340)의 상부에서 복수의 스트링들(1310, 1320, 1330, 1340) 사이에 배치될 수 있다. 이에, 적어도 하나의 비트 라인(1350)은 복수의 스트링들(1310, 1320, 1330, 1340) 중 인접한 스트링들(1310, 1330) 각각과 연결되어 인접한 스트링들(1310, 1330)에 의해 공유될 수 있다. 이하, 스트링들(1310, 1330)에 의해 적어도 하나의 비트 라인(1350)이 공유된다는 것은, 스트링들(1310, 1330)에 대해 소스로부터 드레인 방향으로 전류를 흐르도록 적어도 하나의 비트 라인(1350)이 공통되어 사용된다는 것을 의미한다. 예를 들어, 적어도 하나의 비트 라인(1350)은 복수의 스트링들(1310, 1320, 1330, 1340) 중 대각 방향으로 인접한 스트링들(1310, 1330) 각각과 연결되어 대각 방향으로 인접한 스트링들(1310, 1330)에 의해 공유될 수 있다.
특히, 복수의 스트링들(1310, 1320, 1330, 1340) 중 적어도 하나의 비트 라인(1350)이 연결될 스트링들(1310, 1330)은 3차원 플래시 메모리(1300)에 포함되는 적어도 하나의 중간 배선층(미도시)이 복수의 스트링들(1310, 1320, 1330, 1340)과 연결되는 상황에 기초하여 결정될 수 있다. 이에 대한 상세한 설명은 도 14를 참조하여 기재하기로 한다.
여기서, 적어도 하나의 중간 배선층(미도시)은, 복수의 스트링들(1310, 1320, 1330, 1340) 각각의 일 방향(도 2에서의 Z축의 방향)으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 적어도 하나의 비트 라인(1350)이 형성되는 방향(도 2에서의 Y축의 방향)과 평면 상 직교되는 방향(도 2에서의 X축의 방향)으로 연장 형성될 수 있다.
도 14는 도 13에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다. 보다 상세하게, 도 14는 도 13의 3차원 플래시 메모리(1300)에 대한 도 2에서의 Z축 방향으로의 중간 지점 상 단면도를 나타낸다.
도 14를 참조하면, 도 13에 도시된 3차원 플래시 메모리(1300)에서 적어도 하나의 비트 라인(1350)이 복수의 스트링들(1310, 1320, 1330, 1340) 중 대각 방향으로 인접한 스트링들(1310, 1330) 각각과 연결되는 것은, 적어도 하나의 중간 배선층(1410)이 도면과 같이 수평 방향으로 인접한 스트링들(1310, 1320)과 연결되는 상황에서 복수의 스트링들(1310, 1320, 1330, 1340) 각각의 선택 구동이 가능하도록 하기 위한 것이다. 예를 들어, 제1 중간 배선층(1410)이 수평 방향으로 인접한 제1 스트링(1310) 및 제2 스트링(1320)과 연결되고 제2 중간 배선층(1420)이 수평 방향으로 인접한 제3 스트링(1330) 및 제4 스트링(1340)과 연결된 상황에서, 제1 스트링(1310), 제2 스트링(1320), 제3 스트링(1330) 및 제4 스트링(1340) 각각의 선택 구동이 가능하기 위해서는, 적어도 하나의 비트 라인(1350)이 도 13과 같이 대각 방향으로 인접한 스트링들(1310, 1330)과 연결되어야 한다.
즉, 일 실시예에 따른 3차원 플래시 메모리(1300)에서 적어도 하나의 비트 라인(1350)은 복수의 스트링들(1310, 1320, 1330, 1340) 각각의 선택 구동이 가능하도록, 적어도 하나의 중간 배선층(1410, 1420)이 복수의 스트링들(1310, 1320, 1330, 1340)과 연결되는 상황에 기초하여 복수의 스트링들(1310, 1320, 1330, 1340) 중 특정 방향으로 인접한 스트링들(1310, 1330) 각각과 연결될 수 있다.
이에, 적어도 하나의 중간 배선층(1410)이 복수의 스트링들(1310, 1320, 1330, 1340) 중 대각 방향으로 인접한 스트링들(1310, 1330)과 연결된다면, 적어도 하나의 비트 라인(1350)은 수평 방향(도 2에서의 X축의 방향)으로 인접한 스트링들(1310, 1320) 각각과 연결될 수 있다. 적어도 하나의 비트 라인(1350)이 수평 방향(도 2에서의 X축의 방향)으로 인접한 스트링들(1310, 1320) 각각과 연결되는 것에 대한 상세한 설명은 도 17 내지 18을 참조하여 기재하기로 한다.
이상, 적어도 하나의 중간 배선층(1410)이 수평 방향으로 인접한 스트링들(1310, 1320)과 연결되는 상황에서 적어도 하나의 비트 라인(1350)이 연결되는 것에 대해 설명되었으나, 적어도 하나의 중간 배선층(1410)이 수직 방향(도 2에서의 Y축의 방향)으로 인접한 스트링들(1310, 1340)과 연결되는 상황 역시 마찬가지로 적어도 하나의 비트 라인(1350)은 복수의 스트링들(1310, 1320, 1330, 1340) 중 대각 방향으로 인접한 스트링들(1310, 1330) 각각과 연결될 수 있다.
도 15 내지 16은 도 13에 도시된 비트 라인 구조가 응용된 다양한 실시예들을 나타낸 도면이다.
도 15 내지 16을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1300)는, 도 13에 도시된 바와 같은 복수의 스트링들(1310, 1320, 1330, 1340)과 적어도 하나의 비트 라인(1350)의 구조를 갖도록 구현되는 것에 제한되거나 한정되지 않고, 1500의 경우 또는 1600의 경우와 같이 다양하게 구현될 수 있다. 3차원 플래시 메모리(1300)가 1500의 경우 및 1600의 경우와 같이 구현되더라도, 적어도 하나의 비트 라인(1350)은 복수의 스트링들(1310, 1320, 1330, 1340) 중 인접한 스트링들(1310, 1330)에 의해 공유되는 구조를 갖는다.
도 17은 다른 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다. 보다 상세하게, 도 17은 도 2에서의 Z축 방향으로 3차원 플래시 메모리(1700)를 바라본 상면도이다.
도 17을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(1700)는, 복수의 스트링들(1710, 1720, 1730, 1740) 및 적어도 하나의 비트 라인(1750)을 포함한다.
복수의 스트링들(1710, 1720, 1730, 1740)은, 일 방향(예컨대, 도 2에서의 Z축의 방향)으로 연장 형성되는 채널층(1711, 1721, 1731, 1741)을 각각 포함한다. 이러한 복수의 스트링들(1710, 1720, 1730, 1740) 각각은, 도 2를 참조하여 상술된 기존의 3차원 플래시 메모리에서의 셀 스트링과 구조 및 구성 물질 등이 동일하므로 상세한 설명은 생략하기로 한다.
적어도 하나의 비트 라인(1750)은 일 방향에 대해 직교되는 방향(예컨대, 도 2에서의 Y축의 방향으로 이하, 수직 방향으로 기재됨)으로 복수의 스트링들(1710, 1720, 1730, 1740)의 상부에서 복수의 스트링들(1710, 1720, 1730, 1740) 사이에 배치될 수 있다. 이에, 적어도 하나의 비트 라인(1750)은 복수의 스트링들(1710, 1720, 1730, 1740) 중 인접한 스트링들(1710, 1720) 각각과 연결되어 인접한 스트링들(1710, 1720)에 의해 공유될 수 있다. 예를 들어, 적어도 하나의 비트 라인(1750)은 복수의 스트링들(1710, 1720, 1730, 1740) 중 수평 방향으로 인접한 스트링들(1710, 1720) 각각과 연결되어 수평 방향으로 인접한 스트링들(1710, 1720)에 의해 공유될 수 있다. 이 때, 적어도 하나의 비트 라인(1750)은 수평 방향으로 인접한 스트링들(1710, 1720) 각각과 연결되는 것으로 설명되나, 수직 방향으로 인접한 스트링들(1710, 1740) 각각과 연결될 수도 있다.
특히, 복수의 스트링들(1710, 1720, 1730, 1740) 중 적어도 하나의 비트 라인(1750)이 연결될 스트링들(1710, 1720)은 3차원 플래시 메모리(1700)에 포함되는 적어도 하나의 중간 배선층(미도시)이 복수의 스트링들(1710, 1720, 1730, 1740)과 연결되는 상황에 기초하여 결정될 수 있다. 이에 대한 상세한 설명은 도 18을 참조하여 기재하기로 한다.
여기서, 적어도 하나의 중간 배선층(미도시)은, 복수의 스트링들(1710, 1720, 1730, 1740) 각각의 일 방향(도 2에서의 Z축의 방향)으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 적어도 하나의 비트 라인(1750)이 형성되는 방향(도 2에서의 Y축의 방향)과 평면 상 직교되는 방향(도 2에서의 X축의 방향)으로 연장 형성될 수 있다.
도 18은 도 17에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다. 보다 상세하게, 도 18은 도 17의 3차원 플래시 메모리(1700)에 대한 도 2에서의 Z축 방향으로의 중간 지점 상 단면도를 나타낸다.
도 18을 참조하면, 도 17에 도시된 3차원 플래시 메모리(1700)에서 적어도 하나의 비트 라인(1750)이 복수의 스트링들(1710, 1720, 1730, 1740) 중 수평 방향으로 인접한 스트링들(1710, 1720) 각각과 연결되는 것은, 적어도 하나의 중간 배선층(1810)이 도면과 같이 대각 방향으로 인접한 스트링들(1710, 1730)과 연결되는 상황에서 복수의 스트링들(1710, 1720, 1730, 1740) 각각의 선택 구동이 가능하도록 하기 위한 것이다. 예를 들어, 중간 배선층(1810)이 대각 방향으로 인접한 제1 스트링(1710) 및 제3 스트링(1730)과 연결된 상황에서, 제1 스트링(1710), 제2 스트링(1720), 제3 스트링(1730) 및 제4 스트링(1740) 각각의 선택 구동이 가능하기 위해서는, 적어도 하나의 비트 라인(1750)이 도 17과 같이 수평 방향으로 인접한 스트링들(1710, 1720)(또는 수직 방향으로 인접한 스트링들(1710, 1740))과 연결되어야 한다.
즉, 다른 일 실시예에 따른 3차원 플래시 메모리(1700)에서 적어도 하나의 비트 라인(1750)은 복수의 스트링들(1710, 1720, 1730, 1740) 각각의 선택 구동이 가능하도록, 적어도 하나의 중간 배선층(1810)이 복수의 스트링들(1710, 1720, 1730, 1740)과 연결되는 상황에 기초하여 복수의 스트링들(1710, 1720, 1730, 1740) 중 특정 방향으로 인접한 스트링들(1710, 1720) 각각과 연결될 수 있다. 이상, 중간 배선층(1810)이 대각 방향으로 인접한 스트링들(1710, 1730)에 연결됨에 따라, 적어도 하나의 비트 라인(1750)이 복수의 스트링들(1710, 1720, 1730, 1740) 중 수평 방향으로 인접한 스트링들(1710, 1720) 각각과 연결되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 방향으로 인접한 스트링들(1710, 1740) 각각과 연결되어도 무방하다.
이처럼 본 발명에 따른 3차원 플래시 메모리는, 복수의 스트링들의 사이에 배치된 채, 적어도 하나의 중간 배선층이 복수의 스트링들과 연결되는 상황에 기초하여 복수의 스트링들 중 특정 방향으로 인접한 스트링들 각각과 연결 및 공유되는 적어도 하나의 비트 라인을 포함함으로써, 복수의 스트링들 각각의 선택 구동을 가능하게 하는 동시에, 수평 방향으로의 소형화 및 집적화의 한계를 극복할 수 있다. 이러한 3차원 플래시 메모리의 제조 방법에 대해서는 아래의 도 19를 참조하여 설명하기로 한다.
도 19는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 도 19를 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 13 내지 18을 참조하여 상술된 3차원 플래시 메모리(1300, 1700)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S1910)에서 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들을 형성한다.
그 후, 제조 시스템은 단계(S1920)에서 일 방향에 대해 직교되는 방향으로 복수의 스트링들의 상부에서 복수의 스트링들의 사이에 배치된 채, 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 생성한다.
이 때, 제조 시스템은 단계(S1910)에서, 복수의 스트링들 각각의 일 방향으로 중간 지점에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 형성할 수 있다.
이에, 제조 시스템은 단계(S1920)에서, 복수의 스트링들 각각의 선택 구동이 가능하도록, 적어도 하나의 중간 배선층이 복수의 스트링들과 연결되는 상황에 기초하여 복수의 스트링들 중 특정 방향으로 인접한 스트링들 각각과 연결되도록 적어도 하나의 비트 라인을 생성할 수 있다. 예를 들어, 적어도 하나의 중간 배선층이 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들과 연결되는 경우, 제조 시스템은 단계(S1920)에서, 적어도 하나의 비트 라인이 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되도록 생성할 수 있다. 다른 예를 들면, 적어도 하나의 중간 배선층이 복수의 스트링들 중 대각 방향으로 인접한 스트링들과 연결되는 경우, 제조 시스템은 단계(S1920)에서, 적어도 하나의 비트 라인이 복수의 스트링들 중 수직 방향 또는 수평 방향으로 인접한 스트링들 각각과 연결되도록 생성할 수 있다.
도 20은 일 실시예에 따른 3차원 플래시 메모리에서 중간 배선층을 기준으로 하는 상면도이고, 도 21은 도 20에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이며, 도 22는 도 20에 도시된 3차원 플래시 메모리에 연결되는 USL 및 LSL의 배치 형태를 설명하기 위한 단면도이고, 도 23은 도 20에 도시된 3차원 플래시 메모리에서 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 사이의 차이를 보상하는 방법을 설명하기 위한 도면이다.
도 20 내지 21를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(2000)는 기판(2010) 상 일 방향으로 연장 형성되는 복수의 스트링들(2020, 2030), 복수의 스트링들(2020, 2030) 각각에 형성된 연결부(2021, 2031) 및 중간 배선층(2040)을 포함한다.
복수의 스트링들(2020, 2030) 각각은 일 방향으로 연장 형성되는 채널층(2022, 2032)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(2022, 2032) 이외에도 채널층(2022, 2032)에 대해 수직적으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들의 사이 사이에 배치되는 복수의 절연층들(미도시)을 포함할 수 있다. 또한, 채널층(2022, 2032)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(2022, 2032)의 내부를 채우는 매립막(2023, 2033)이 더 배치될 수 있다.
연결부(2021, 2031)는, 복수의 스트링들(2020, 2030) 각각이 연장 형성되는 방향으로 복수의 스트링들(2020, 2030) 각각의 중간 영역에서 복수의 스트링들(2020, 2030) 각각의 상부 스트링(2024, 2034)과 하부 스트링(2025, 2035)을 서로 연결시킨다. 예를 들어, 연결부(2021, 2031)는 채널층(2022, 2032)과 동일하게 N-형의 이온 주입 공정을 통해 N-형 물질(예컨대, N-형 폴리실리콘)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 금속 물질로도 형성될 수 있다. 이처럼, 연결부(2021, 2031)가 스트링(2020, 2030)의 중간 영역에서 상부 스트링(2024, 2034)과 하부 스트링(2025, 2035)을 서로 연결시킴에 따라, 상부 스트링(2024, 2034)에 포함되는 채널층(2022, 2032) 및 하부 스트링(2025, 2035)에 포함되는 채널층(2022, 2032) 모두는 기판(2010)과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
중간 배선층(2040)은 복수의 스트링들(2020, 2030) 각각의 연결부(2021, 2031)를 감싸도록 형성된 채, 복수의 스트링들(2020, 2030) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용될 수 있다. 보다 상세하게, 중간 배선층(2040)은 복수의 스트링들(2020, 2030) 각각에 의해 공유되도록 플레이트(Plate) 형태로 형성됨으로써, 배선 공정의 단순화를 도모할 수 있다. 이하, 중간 배선층(2040)이 복수의 스트링들(2020, 2030) 사이에서 공유된다는 것은, 중간 배선층(2040)이 복수의 스트링들(2020, 2030) 중 제1 스트링(2020)에 대한 소스 전극으로 사용되는 동시에, 제2 스트링(2030)에 대해서도 소스 전극으로 사용되는 것을 의미한다. 이를 위해, 중간 배선층(2040)은 제1 스트링(2020)의 연결부(2021)와 연결되는 동시에 제2 스트링(2030)의 연결부(2031)와도 연결될 수 있다. 일례로, 중간 배선층(2040)은 복수의 스트링들(2020, 2030) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하도록 금속 물질(W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 플레이트 형태로 형성될 수 있다.
복수의 스트링들(2020, 2030) 각각의 동작에 따른 중간 배선층(2040)의 동작 예시로, 복수의 스트링들(2020, 2030) 각각에 대해 판독 동작이 수행될 경우, 중간 배선층(2040)은 소스 전극으로 사용될 수 있으며, 프로그램 동작 및 소거 동작이 수행될 경우, 플로팅(Floating) 상태를 유지할 수 있다.
또한, 도면에는 도시되지 않았지만, 중간 배선층(2040)은 복수 개로 구현될 수 있다. 이러한 경우, 복수의 중간 배선층들은 복수의 스트링들(2020, 2030)이 연장 형성되는 일 방향에서 순서대로 이격되어 배치될 수 있다.
또한, 중간 배선층(2040)은 도면과 같이 상하부에 배치된 절연층(2041)에 의해 상하부가 둘러싸여 있을 수 있다.
특히, 이러한 중간 배선층(2040)은 복수의 스트링들(2020, 2030) 각각의 중간 영역에 형성될 수 있다.
이 때, 중간 배선층(2040)은 하나의 배선 플레이트로 형성되기 때문에, 복수의 스트링들(2020, 2030)에서 선택된 메모리 셀을 제외한 선택되지 않은 메모리 셀에 대한 오작동을 야기할 수 있다. 이를 방지하고자, 일 실시예에 따른 3차원 플래시 메모리(2000)는, 도 22에 도시된 바와 같이 복수의 스트링들(2020, 2030)에 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들(2210) 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들(2220)이 평면 상 서로 직교하는 방향으로 연장 형성되도록 한다. 즉, 복수의 상부 선택 라인들(2210)은, 도면 상 가려진 뒷부분에 순서대로 복수 개가 X축 방향으로 연장 형성되어 있을 수 있고, 복수의 하부 선택 라인들(2220)은 도면에 나타난 바와 같이 복수 개가 Y축 방향으로 연장 형성되어 있을 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리(2000)에서 정보 저장 요소인 전하 저장층 및 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다.
이러한 구조의 3차원 플래시 메모리(2000)에서 메모리 셀의 판독 동작 시 상부 스트링(2024, 2034)은 중간 배선층(2040)을 소스 전극으로 사용하고 하부 스트링(2025, 2035)은 기판(2010)에 배치된 배선층(미도시)을 소스 전극으로 사용한다. 따라서, 하부 스트링(2025, 2035)에 포함되는 메모리 셀에 대한 판독 동작이 수행될 경우, 상부 스트링(2024, 2034)의 길이로 인해 드레인단 저항이 보임에 따라 셀 전류가 감소되어 상부 스트링(2024, 2034) 및 하부 스트링(2025, 2035) 사이의 셀 문턱 전압의 차이가 발생될 수 있다. 이러한 문제점을 해결하고자, 일 실시예에 따른 3차원 플래시 메모리(2000)는 도 23에 도시된 바와 같이 복수의 스트링들(2020, 2030) 각각의 하부 스트링(2025, 2035)에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가함으로써, 복수의 스트링들(2020, 2030) 각각의 상부 스트링(2024, 2034) 및 하부 스트링(2025, 2035) 사이의 셀 문턱 전압 차이를 보상할 수 있다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(2000)는, 복수의 스트링들(2020, 2030) 각각에서 상부 스트링(2024, 2034)과 하부 스트링(2025, 2035)을 연결시켜주는 연결부(2021, 2031)를 감싸도록 형성되는 플레이트 형태의 중간 배선층(2040)을 포함함으로써, 채널층(2022, 2032)의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판(2010)의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 효과를 달성할 수 있다.
도 24는 다른 실시예에 따른 3차원 플래시 메모리에서 적어도 하나의 중간 배선층을 기준으로 하는 상면도이고, 도 25는 도 24에 도시된 3차원 플래시 메모리에서 X축을 기준으로 하는 단면도이다.
도 24 내지 25를 참조하면, 다른 실시예에 따른 3차원 플래시 메모리(2400)는 기판(2410) 상 일 방향으로 연장 형성되는 복수의 스트링들(2420, 2430, 2440, 2450, 2460), 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각에 형성된 연결부(2421) 및 적어도 하나의 중간 배선층(2470, 2480)을 포함한다.
복수의 스트링들(2420 2430, 2440, 2450, 2460) 각각은 일 방향으로 연장 형성되는 채널층(2422)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(2422) 이외에도 채널층(2422)에 대해 수직적으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들의 사이 사이에 배치되는 복수의 절연층들(미도시)을 포함할 수 있다. 또한, 채널층(2422)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(2422)의 내부를 채우는 매립막(2423)이 더 배치될 수 있다.
연결부(2421)는, 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각이 연장 형성되는 방향으로 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각의 중간 영역에서 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각의 상부 스트링(2424)과 하부 스트링(2425)을 서로 연결시킨다. 예를 들어, 연결부(2421)는 채널층(2422)과 동일하게 N-형의 이온 주입 공정을 통해 N-형 물질(예컨대, N-형 폴리실리콘)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 금속 물질로도 형성될 수 있다. 이처럼, 연결부(2421)가 스트링(2420, 2430, 2440, 2450, 2460)의 중간 영역에서 상부 스트링(2424)과 하부 스트링(2425)을 서로 연결시킴에 따라, 상부 스트링(2424)에 포함되는 채널층(722) 및 하부 스트링(725)에 포함되는 채널층(722) 모두는 기판(2410)과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
적어도 하나의 중간 배선층(2470, 2480)은 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각의 연결부(2421)에 맞닿도록 적어도 일부가 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각에 매몰된 채 형성되어, 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용될 수 있다.
보다 상세하게, 3차원 플래시 메모리(2400)에 포함되는 상부 배선층(미도시)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝데 인접하는 중간 배선층(2470, 2480)은, 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 중간 배선층(2470, 2480)은 소스 전극으로 사용될 수 있다.
이 때, 적어도 하나의 중간 배선층(2470 및 2480)은 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 중 일렬로 정렬된 스트링들(2420, 2430 및 2440, 2450, 2460) 각각에 의해 공유되도록 라인 형태로 형성될 수 있다. 예를 들어, 제1 중간 배선층(2470)은 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 중 일렬로 정렬된 스트링들(2420, 2430)의 연결부(2421)와 맞닿은 채 연결되어 스트링들(2420, 2430)에 의해 공유될 수 있으며, 제2 중간 배선층(2480)은 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 중 일렬로 정렬된 스트링들(2440, 2450, 2460)의 연결부와 맞닿은 채 연결되어 스트링들(2440, 2450, 2460)에 의해 공유될 수 있다. 이하, 적어도 하나의 중간 배선층(2470 및 2480)이 복수의 일렬로 정렬된 스트링들(2420, 2430 및 2440, 2450, 2460) 각각에 의해 공유된다는 것은, 제1 중간 배선층(2470)이 일렬로 정렬된 스트링들(2420, 2430) 중 제1 스트링(2420)에 대한 소스 전극으로 사용되는 동시에, 제2 스트링(2430)에 대해서도 소스 전극으로 사용되는 것을 의미한다. 이를 위해, 중간 배선층(2470)은 제1 스트링(2420)의 연결부(2421)와 연결되는 동시에 제2 스트링(2430)의 연결부와도 연결될 수 있다. 일례로, 적어도 하나의 중간 배선층(2470 및 2480)은 일렬로 정렬된 스트링들(2420, 2430 및 2440, 2450, 2460) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하도록 금속 물질(W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 라인 형태로 형성될 수 있다.
도 20 내지 21을 참조하여 상술된 3차원 플래시 메모리(2000)와 마찬가지로, 다른 실시예에 따른 3차원 플래시 메모리(2400) 역시 적어도 하나의 중간 배선층(2470, 2480)을 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각이 연장 형성되는 일 방향으로 복수 개 구현할 수 있다. 이러한 경우, 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각이 연장 형성되는 일 방향으로 복수 개 구현된 중간 배선층들은 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각이 연장 형성되는 일 방향(수직 방향)에서 순서대로 이격되어 배치될 수 있다.
예를 들어, 제1 스트링(2420)에 수직 방향으로 상부 중간 배선층 및 하부 중간 배선층이 구현된다면, 상부 중간 배선층이 드레인 전극으로 사용됨에 따라 상부 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 하부 중간 배선층은 소스 전극으로 사용될 수 있다. 반면에, 상부 중간 배선층이 소스 전극으로 사용됨에 따라 상부 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 하부 중간 배선층은 드레인 전극으로 사용될 수 있다.
즉, 적어도 하나의 중간 배선층(2470, 2480)은, 제어하고자 하는 메모리 셀을 수직 방향으로 사이에 두는 인접한 다른 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 사용됨에 응답하여, 사용되는 어느 하나의 전극을 제외한 나머지 하나의 전극으로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 적어도 하나의 중간 배선층(2470, 2480)은 재구성 가능하게 형성될 수 있다.
또한, 적어도 하나의 중간 배선층(2470, 2480)은 상하부에 배치된 절연층(미도시)에 의해 상하부가 둘러싸여 있을 수 있으며, 더 나아가, 적어도 하나의 중간 배선층(2470, 2480) 각각의 상하좌우 모두가 절연층에 의해 둘러싸인 구조로 구현됨으로써, 적어도 하나의 중간 배선층(2470, 2480)은 상하좌우를 둘러싼 절연층을 통해 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각의 연결부와 연결될 수도 있다.
특히, 적어도 하나의 중간 배선층(2470, 2480)은 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각의 중간 영역에 형성될 수 있다.
이 때, 중간 배선층(2440)은 배선 라인 형태로 형성되기 때문에, 복수의 스트링들(2420, 2430)에서 선택된 메모리 셀을 제외한 선택되지 않은 메모리 셀에 대한 오작동을 야기하지 않기 때문에, 복수의 스트링들(2420, 2430, 2440, 2450, 2460)과 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들은 평면 상 동일한 방향으로 연장 형성될 수 있다.
이러한 구조의 3차원 플래시 메모리(2400)에서 메모리 셀의 판독 동작 시 상부 스트링(2424)이 중간 배선층(2470)을 소스 전극으로 사용하고 하부 스트링(2425)은 기판(2410)에 배치된 배선층(미도시)을 소스 전극으로 사용하는 경우, 하부 스트링(2425)에 포함되는 메모리 셀에 대한 판독 동작이 수행되면, 상부 스트링(2424)의 길이로 인해 드레인단 저항이 보임에 따라 셀 전류가 감소되어 상부 스트링(2424) 및 하부 스트링(2425) 사이의 셀 문턱 전압의 차이가 발생될 수 있다. 이러한 문제점을 해결하고자, 다른 실시예에 따른 3차원 플래시 메모리(2400)는 도 23에 도시된 바와 같이 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각의 하부 스트링(2425)에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가함으로써, 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각의 상부 스트링(2424) 및 하부 스트링(2425) 사이의 셀 문턱 전압 차이를 보상할 수 있다.
이와 같이 다른 실시예에 따른 3차원 플래시 메모리(2400)는, 복수의 스트링들(2420, 2430, 2440, 2450, 2460) 각각에 매몰된 채 형성되는 라인 형태의 적어도 하나의 중간 배선층(2470, 2480)을 포함함으로써, 채널층(2422)의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 기판(2410)의 벌크를 기반으로 하는 벌크 소거 동작을 지원하고, 집적도를 향상시키며 배선 공정을 단순화하는 효과를 달성할 수 있다.
또한 상술된 3차원 플래시 메모리(2400)는 도 24 내지 25를 참조하여 도시된 구조와 변형된 구조를 갖게 될 수도 있다. 이에 대한 상세한 설명은 도 26a 내지 26b를 참조하여 기재하기로 한다.
도 26a 내지 26b는 도 24에 도시된 3차원 플래시 메모리의 다양한 구현 예시를 설명하기 위한 도면이다.
도 26a 내지 26b를 참조하면, 3차원 플래시 메모리(2610, 2620)는 적어도 하나의 중간 배선층이 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 복수의 스트링들 각각에 매몰된 채 형성되어 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 전제로 다양한 구조를 갖도록 구현될 수 있다. 이에 다른 실시예에 따른 3차원 플래시 메모리(2610, 2620)는 도면에 도시된 실시예에 한정되거나 제한되지 않는다.
도 27a 내지 27h는 도 26b에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이고, 도 27i는 도 26b에 도시된 3차원 플래시 메모리의 스트링에 대해 Z축 방향으로 잘린 단면도를 나타낸다. 그러나 이에 제한되거나 한정되지 않고, 적어도 하나의 중간 배선층이 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 복수의 스트링들 각각에 매몰된 채 형성되어 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 전제로 다양한 구조로 구현되는 3차원 플래시 메모리(예컨대, 도 24를 참조하여 상술된 3차원 플래시 메모리)의 제조 방법 역시 동일한 과정들로 수행될 수 있으며, 이하 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행될 수 있다.
또한, 이하, 도 27a 내지 27h의 단면도들은 3차원 플래시 메모리의 제조 방법을 설명하기 위해 도 26b에 도시된 스트링들에 대해 X축 방향으로 잘린 단면도를 의미한다.
우선, 제조 시스템은 도 27a와 같이 기판(2710) 상 일 방향으로 하부 스트링(2720)을 연장 형성한다. 이 때, 하부 스트링(2720)은 일 방향으로 연장 형성되는 채널층(2721)을 포함하도록 형성될 수 있다.
이어서, 제조 시스템은 도 27b와 같이 하부 스트링(2720)의 상부 영역에 절연층(2730)을 생성한다.
그 다음, 제조 시스템은 도 27c와 같이 절연층(2730)에서 하부 스트링(2720)의 상부 영역 중 중앙을 제외한 가장자리를 에칭한다.
그 다음, 제조 시스템은 도 27e와 같이, 에칭된 가장자리 공간(2731)에 적어도 하나의 중간 배선층(2740)을 형성한다. 이 때, 제조 시스템은 적어도 하나의 중간 배선층(2740)을 형성하기 이전에, 도 27d와 같이 하부 스트링(2720)의 채널층(2721) 중 적어도 하나의 중간 배선층(2740)이 형성될 영역과 맞닿는 영역에 N+형 이온 주입 공정을 통해 N+형 영역(2722)을 형성할 수 있다.
그 다음, 제조 시스템은 도 27f와 같이 절연층(2730)에서 하부 채널층(2720)의 상부 영역 중 중앙을 에칭한다.
그 다음, 제조 시스템은 도 27g와 같이, 에칭된 중앙 공간(2732)에 연결부(2750)를 형성한다. 여기서, 연결부(2750)는 채널층(2721)과 동일하게 N-형의 이온 주입 공정을 통해 N-형 물질(예컨대, N-형 폴리실리콘)로 형성될 수 있다.
그 후, 제조 시스템은 도 27h와 같이 연결부(2750)의 상부에 일 방향으로 상부 스트링(2760)을 연장 형성한다.
이와 같은 과정들을 거쳐 형성되는 3차원 플래시 메모리는 적어도 하나의 중간 배선층(2740)이 스트링(2720, 27 60)에 매몰된 채 상부 스트링(2760) 및 하부 스트링(2720)의 사이 연결부(2750)와 맞닿도록 라인 형태로 형성되도록 함으로써, 채널층(2721)의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고 셀 전류 감소에 따른 셀 특성 열화를 개선하며, 집적도를 향상시키며 배선 공정을 단순화하는 효과를 달성할 수 있다.
또한, 이와 같은 과정들을 거쳐 제조된 3차원 플래시 메모리(2620)는, 도 26b에 도시된 3차원 플래시 메모리(2620)의 스트링에 대해 Z축 방향으로 잘린 단면도를 나타내는 도 27i과 같이 기판(2710)의 벌크로부터 상부를 향하는 방향으로 인가되는 벌크 소거 바이어스에 의해 기판(2710)의 벌크를 기반으로 하는 소거 동작을 수행할 수 있다.
이상, 도 26b에 도시된 3차원 플래시 메모리(2620)의 제조 방법에 대해 설명하였으나, 도 20 내지 21을 참조하여 상술된 3차원 플래시 메모리(2000)의 제조 방법 및 도 28을 참조하여 후술되는 3차원 플래시 메모리의 제조 방법 역시 동일한 원리로 유사한 과정들을 거쳐 수행될 수 있다.
도 28은 또 다른 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 28을 참조하면, 또 다른 실시예에 따른 3차원 플래시 메모리(2810)는 도 24 내지 25를 참조하여 상술된 3차원 플래시 메모리(2400)와 유사한 구조를 가지나, 기판 상 일 방향으로 연장 형성되는 복수의 스트링들(2820, 2830, 2840, 2850) 사이에 적어도 하나의 중간 배선층(2860)이 배치되며, 적어도 하나의 중간 배선층(2860)이 복수의 스트링들(2820, 2830, 2840, 2850) 각각과 하부 버퍼층(2870)을 통해 연결된다는 점에서만 차이가 있다. 보다 상세하게, 또 다른 실시예에 따른 3차원 플래시 메모리(2800)에서, 적어도 하나의 중간 배선층(2860)은 복수의 스트링들(2820, 2830, 2840, 2850) 사이에서 복수의 스트링들(2820, 2830, 2840, 2850) 각각이 연장 형성되는 방향으로 복수의 스트링들(2820, 2830, 2840, 2850) 각각의 중간 영역에 배치된 채, 하부 버퍼층(2870)에 의해 복수의 스트링들(2820, 2830, 2840, 2850) 각각의 연결부와 연결되도록 형성되어 복수의 스트링들(2820, 2830, 2840, 2850) 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용될 수 있다.
이 외의 구조 및 각 구성부에서의 기능은 도 24 내지 25를 참조하여 상술된 3차원 플래시 메모리(2400)와 동일하므로 상세한 설명을 생략하기로 한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (29)

  1. 제1 블록-상기 제1 블록은 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-에 하부 스트링을 형성하는 단계;
    상기 하부 스트링이 형성된 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계;
    상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계;
    상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 제2 블록-상기 제2 블록은 상기 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-을 생성하는 단계;
    상기 제2 블록에 상부 스트링을 형성하는 단계;
    상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및
    상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및
    상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 상부 스트링의 채널층과 상기 하부 스트링의 채널층을 연결시킴-를 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  3. 제2항에 있어서,
    상기 나머지 적어도 일부분을 식각하는 단계는,
    상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 상부 스트링의 채널층의 적어도 일부분 및 상기 하부 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  4. 제1항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계
    를 더 포함하고,
    상기 제2 블록에 상부 스트링을 형성하는 단계는,
    상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  5. 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층에 상기 제1 방향과 수직되는 방향으로 형성된 스트링을 각기 포함하는 두 개의 블록들을 준비하는 단계;
    상기 두 개의 블록들 중 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계;
    상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계;
    상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 상기 두 개의 블록들 중 상기 제1 블록을 제외한 제2 블록을 적층하는 단계;
    상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및
    상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  6. 제5항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및
    상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 제1 블록에 포함되는 스트링의 채널층과 상기 제2 블록에 포함되는 스트링의 채널층을 연결시킴-를 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  7. 제6항에 있어서,
    상기 나머지 적어도 일부분을 식각하는 단계는,
    상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 제1 블록에 포함되는 스트링의 채널층의 적어도 일부분 및 상기 제2 블록에 포함되는 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  8. 제5항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및
    상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  9. 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 및
    상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인
    을 포함하는 3차원 플래시 메모리.
  10. 제9항에 있어서,
    상기 적어도 하나의 비트 라인은,
    상기 복수의 스트링들 중 대각 방향, 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되는, 3차원 플래시 메모리.
  11. 제9항에 있어서,
    상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층
    을 더 포함하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 적어도 하나의 비트 라인은,
    상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되는, 3차원 플래시 메모리.
  13. 제12항에 있어서,
    상기 적어도 하나의 비트 라인은,
    상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여, 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되는, 3차원 플래시 메모리.
  14. 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층; 및
    상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인
    을 포함하는 3차원 플래시 메모리.
  15. 제14항에 있어서,
    상기 적어도 하나의 비트 라인은,
    상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되는, 3차원 플래시 메모리.
  16. 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들을 형성하는 단계; 및
    상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 생성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  17. 제16항에 있어서,
    상기 형성하는 단계는,
    상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 형성하는 단계
    를 더 포함하고,
    상기 생성하는 단계는,
    상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되도록 상기 적어도 하나의 비트 라인을 생성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  18. 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및
    상기 복수의 스트링들 각각의 연결부를 감싸도록 형성된 채, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 중간 배선층
    을 포함하는 3차원 플래시 메모리.
  19. 제18항에 있어서,
    상기 중간 배선층은,
    플레이트(Plate) 형태로 형성되어, 상기 복수의 스트링들 각각에 의해 공유되는 것을 특징으로 하는 3차원 플래시 메모리.
  20. 제18항에 있어서,
    상기 복수의 스트링들에 연결되는 복수의 상부 선택 라인(Upper Selection Line; USL)들 및 복수의 하부 선택 라인(Lower Selection Line; LSL)들은,
    평면 상 서로 직교하는 방향으로 연장 형성되는 것을 특징으로 하는 3차원 플랫 메모리.
  21. 제18항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  22. 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및
    상기 복수의 스트링들 각각의 연결부에 맞닿도록 적어도 일부가 상기 복수의 스트링들 각각에 매몰된 채 형성되어, 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층
    을 포함하는 3차원 플래시 메모리.
  23. 제22항에 있어서,
    상기 적어도 하나의 중간 배선층 각각은,
    라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 하는 3차원 플래시 메모리.
  24. 제22항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  25. 제22항에 있어서,
    상기 적어도 하나의 중간 배선층은,
    상기 적어도 하나의 중간 배선층을 둘러싼 절연층을 통해 상기 복수의 스트링들 각각의 연결부와 연결되는, 3차원 플래시 메모리.
  26. 기판 상 일 방향으로 하부 스트링을 연장 형성하는 단계;
    상기 하부 스트링의 상부 영역에 절연층을 생성하는 단계;
    상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 제외한 가장자리를 에칭하는 단계;
    상기 에칭된 가장자리 공간에 적어도 하나의 중간 배선층을 형성하는 단계;
    상기 절연층에서 상기 하부 스트링의 상부 영역 중 중앙을 에칭하는 단계;
    상기 에칭된 중앙 공간에 연결부를 형성하는 단계; 및
    상기 연결부의 상부에 상기 일 방향으로 상부 스트링을 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  27. 기판 상 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에서 상기 복수의 스트링들 각각의 상부 스트링과 하부 스트링을 서로 연결시키는 연결부; 및
    상기 복수의 스트링들 사이에서 상기 복수의 스트링들 각각이 연장 형성되는 방향으로 상기 복수의 스트링들 각각의 중간 영역에 배치된 채, 하부 버퍼층에 의해 상기 복수의 스트링들 각각의 연결부과 연결되도록 형성되어 상기 복수의 스트링들 각각에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층
    을 포함하는 3차원 플래시 메모리.
  28. 제27항에 있어서,
    상기 적어도 하나의 중간 배선층 각각은,
    라인 형태로 형성되어, 상기 복수의 스트링들 중 일렬로 정렬된 스트링들 각각에 의해 공유되는 것을 특징으로 하는 3차원 플래시 메모리.
  29. 제27항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 스트링들 각각의 상부 스트링 및 하부 스트링 사이의 셀 문턱 전압 차이를 보상하고자, 상기 복수의 스트링들 각각의 하부 스트링에 판독 전압을 인가할 때 보상 전압 값을 추가로 더한 값의 판독 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
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