KR102099250B1 - 공유 비트 라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

공유 비트 라인 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 공유 비트 라인 구조를 갖는 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 및 상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함할 수 있다.

Description

공유 비트 라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY WITH SHARED BIT LINE AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 공유 비트 라인 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 특히, 기존의 3차원 플래시 메모리에서 비트 라인들은 셀 스트링에 대해 2 개의 라인으로 구성될 수 있다(도면에는 하나의 라인으로 구성되는 되는 것으로 도시됨). 이에 대한 상세한 설명은 도 3을 참조하여 기재하기로 한다.
셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 3차원 플래시 메모리는 적층되는 단수를 증가시켜 수직 방향으로의 소형화 및 집적화를 도모하는 것은 물론, 포함되는 셀 스트링들의 개수를 증가시키고 셀 스트링들 사이의 간격을 조밀하게 하여 수평 방향으로의 소형화 및 집적화를 도모할 수 있다.
그러나 기존의 비트 라인의 구조를 설명하기 위한 3차원 플래시 메모리의 상면도인 도 3을 참조하면, 기존의 3차원 플래시 메모리는 셀 스트링의 상면에서 볼 때 셀 스트링(310)과 연결되는 두 개의 라인들로 구성되는 비트 라인(320)을 포함하기 때문에, 수평 방향으로의 소형화 및 집적화의 한계를 갖게 된다.
이에, 수평 방향으로의 소형화 및 집적화의 한계를 극복하기 위한 기술이 요구된다.
일 실시예들은 3차원 플래시 메모리에서 수평 방향으로의 소형화 및 집적화의 한계를 극복하기 위한 기술을 제안한다.
보다 상세하게, 일 실시예들은, 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 및 상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함한다.
일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 복수의 스트링들 중 대각 방향, 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결될 수 있다.
다른 일측에 따르면, 상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 더 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결될 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여, 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결될 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들과 연결되는 경우, 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결될 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들과 연결되는 경우, 상기 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들; 상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층; 및 상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함한다.
일측에 따르면, 상기 적어도 하나의 비트 라인은, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들을 형성하는 단계; 및 상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 생성하는 단계를 포함한다.
일측에 따르면, 상기 형성하는 단계는, 상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 형성하는 단계를 더 포함하고, 상기 생성하는 단계는, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록, 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되거나 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되도록 상기 적어도 하나의 비트 라인을 생성하는 단계를 포함할 수 있다.
일 실시예들은 3차원 플래시 메모리에서 수평 방향으로의 소형화 및 집적화의 한계를 극복하기 위한 기술을 제안할 수 있다.
보다 상세하게, 일 실시예들은, 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 비트 라인의 구조를 설명하기 위한 3차원 플래시 메모리의 상면도이다.
도 4는 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다.
도 5는 도 4에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다.
도 6 내지 7은 도 4에 도시된 비트 라인 구조가 응용된 다양한 실시예들을 나타낸 도면이다.
도 8은 다른 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다.
도 9는 도 8에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다. 보다 상세하게, 도 4는 도 2에서의 Z축 방향으로 3차원 플래시 메모리(400)를 바라본 상면도이다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는, 복수의 스트링들(410, 420, 430, 440) 및 적어도 하나의 비트 라인(450)을 포함한다.
복수의 스트링들(410, 420, 430, 440)은, 일 방향(예컨대, 도 2에서의 Z축의 방향)으로 연장 형성되는 채널층(411, 421, 431, 441)을 각각 포함한다. 이러한 복수의 스트링들(410, 420, 430, 440) 각각은, 도 2를 참조하여 상술된 기존의 3차원 플래시 메모리에서의 셀 스트링과 구조 및 구성 물질 등이 동일하므로 상세한 설명은 생략하기로 한다.
적어도 하나의 비트 라인(450)은 일 방향에 대해 직교되는 방향(예컨대, 도 2에서의 Y축의 방향으로 이하, 수직 방향으로 기재됨)으로 복수의 스트링들(410, 420, 430, 440)의 상부에서 복수의 스트링들(410, 420, 430, 440) 사이에 배치될 수 있다. 이에, 적어도 하나의 비트 라인(450)은 복수의 스트링들(410, 420, 430, 440) 중 인접한 스트링들(410, 430) 각각과 연결되어 인접한 스트링들(410, 430)에 의해 공유될 수 있다. 이하, 스트링들(410, 430)에 의해 적어도 하나의 비트 라인(450)이 공유된다는 것은, 스트링들(410, 430)에 대해 소스로부터 드레인 방향으로 전류를 흐르도록 적어도 하나의 비트 라인(450)이 공통되어 사용된다는 것을 의미한다. 예를 들어, 적어도 하나의 비트 라인(450)은 복수의 스트링들(410, 420, 430, 440) 중 대각 방향으로 인접한 스트링들(410, 430) 각각과 연결되어 대각 방향으로 인접한 스트링들(410, 430)에 의해 공유될 수 있다.
특히, 복수의 스트링들(410, 420, 430, 440) 중 적어도 하나의 비트 라인(450)이 연결될 스트링들(410, 430)은 3차원 플래시 메모리(400)에 포함되는 적어도 하나의 중간 배선층(미도시)이 복수의 스트링들(410, 420, 430, 440)과 연결되는 상황에 기초하여 결정될 수 있다. 이에 대한 상세한 설명은 도 5를 참조하여 기재하기로 한다.
여기서, 적어도 하나의 중간 배선층(미도시)은, 복수의 스트링들(410, 420, 430, 440) 각각의 일 방향(도 2에서의 Z축의 방향)으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 적어도 하나의 비트 라인(450)이 형성되는 방향(도 2에서의 Y축의 방향)과 평면 상 직교되는 방향(도 2에서의 X축의 방향)으로 연장 형성될 수 있다.
도 5는 도 4에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다. 보다 상세하게, 도 5는 도 4의 3차원 플래시 메모리(400)에 대한 도 2에서의 Z축 방향으로의 중간 지점 상 단면도를 나타낸다.
도 5를 참조하면, 도 4에 도시된 3차원 플래시 메모리(400)에서 적어도 하나의 비트 라인(450)이 복수의 스트링들(410, 420, 430, 440) 중 대각 방향으로 인접한 스트링들(410, 430) 각각과 연결되는 것은, 적어도 하나의 중간 배선층(510)이 도면과 같이 수평 방향으로 인접한 스트링들(410, 420)과 연결되는 상황에서 복수의 스트링들(410, 420, 430, 440) 각각의 선택 구동이 가능하도록 하기 위한 것이다. 예를 들어, 제1 중간 배선층(510)이 수평 방향으로 인접한 제1 스트링(410) 및 제2 스트링(420)과 연결되고 제2 중간 배선층(520)이 수평 방향으로 인접한 제3 스트링(430) 및 제4 스트링(440)과 연결된 상황에서, 제1 스트링(410), 제2 스트링(420), 제3 스트링(430) 및 제4 스트링(440) 각각의 선택 구동이 가능하기 위해서는, 적어도 하나의 비트 라인(450)이 도 4와 같이 대각 방향으로 인접한 스트링들(410, 430)과 연결되어야 한다.
즉, 일 실시예에 따른 3차원 플래시 메모리(400)에서 적어도 하나의 비트 라인(450)은 복수의 스트링들(410, 420, 430, 440) 각각의 선택 구동이 가능하도록, 적어도 하나의 중간 배선층(510, 520)이 복수의 스트링들(410, 420, 430, 440)과 연결되는 상황에 기초하여 복수의 스트링들(410, 420, 430, 440) 중 특정 방향으로 인접한 스트링들(410, 430) 각각과 연결될 수 있다.
이에, 적어도 하나의 중간 배선층(510)이 복수의 스트링들(410, 420, 430, 440) 중 대각 방향으로 인접한 스트링들(410, 430)과 연결된다면, 적어도 하나의 비트 라인(450)은 수평 방향(도 2에서의 X축의 방향)으로 인접한 스트링들(410, 420) 각각과 연결될 수 있다. 적어도 하나의 비트 라인(450)이 수평 방향(도 2에서의 X축의 방향)으로 인접한 스트링들(410, 420) 각각과 연결되는 것에 대한 상세한 설명은 도 8 내지 9를 참조하여 기재하기로 한다.
이상, 적어도 하나의 중간 배선층(510)이 수평 방향으로 인접한 스트링들(410, 420)과 연결되는 상황에서 적어도 하나의 비트 라인(450)이 연결되는 것에 대해 설명되었으나, 적어도 하나의 중간 배선층(510)이 수직 방향(도 2에서의 Y축의 방향)으로 인접한 스트링들(410, 440)과 연결되는 상황 역시 마찬가지로 적어도 하나의 비트 라인(450)은 복수의 스트링들(410, 420, 430, 440) 중 대각 방향으로 인접한 스트링들(410, 430) 각각과 연결될 수 있다.
도 6 내지 7은 도 4에 도시된 비트 라인 구조가 응용된 다양한 실시예들을 나타낸 도면이다.
도 6 내지 7을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는, 도 4에 도시된 바와 같은 복수의 스트링들(410, 420, 430, 440)과 적어도 하나의 비트 라인(450)의 구조를 갖도록 구현되는 것에 제한되거나 한정되지 않고, 600의 경우 또는 700의 경우와 같이 다양하게 구현될 수 있다. 3차원 플래시 메모리(400)가 600의 경우 및 700의 경우와 같이 구현되더라도, 적어도 하나의 비트 라인(450)은 복수의 스트링들(410, 420, 430, 440) 중 인접한 스트링들(410, 430)에 의해 공유되는 구조를 갖는다.
도 8은 다른 일 실시예에 따른 비트 라인 구조를 갖는 3차원 플래시 메모리를 나타낸 상면도이다. 보다 상세하게, 도 8은 도 2에서의 Z축 방향으로 3차원 플래시 메모리(800)를 바라본 상면도이다.
도 8을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(800)는, 복수의 스트링들(810, 820, 830, 840) 및 적어도 하나의 비트 라인(850)을 포함한다.
복수의 스트링들(810, 820, 830, 840)은, 일 방향(예컨대, 도 2에서의 Z축의 방향)으로 연장 형성되는 채널층(811, 821, 831, 841)을 각각 포함한다. 이러한 복수의 스트링들(810, 820, 830, 840) 각각은, 도 2를 참조하여 상술된 기존의 3차원 플래시 메모리에서의 셀 스트링과 구조 및 구성 물질 등이 동일하므로 상세한 설명은 생략하기로 한다.
적어도 하나의 비트 라인(850)은 일 방향에 대해 직교되는 방향(예컨대, 도 2에서의 Y축의 방향으로 이하, 수직 방향으로 기재됨)으로 복수의 스트링들(810, 820, 830, 840)의 상부에서 복수의 스트링들(810, 820, 830, 840) 사이에 배치될 수 있다. 이에, 적어도 하나의 비트 라인(850)은 복수의 스트링들(810, 820, 830, 840) 중 인접한 스트링들(810, 820) 각각과 연결되어 인접한 스트링들(810, 820)에 의해 공유될 수 있다. 예를 들어, 적어도 하나의 비트 라인(850)은 복수의 스트링들(810, 820, 830, 840) 중 수평 방향으로 인접한 스트링들(810, 820) 각각과 연결되어 수평 방향으로 인접한 스트링들(810, 820)에 의해 공유될 수 있다. 이 때, 적어도 하나의 비트 라인(850)은 수평 방향으로 인접한 스트링들(810, 820) 각각과 연결되는 것으로 설명되나, 수직 방향으로 인접한 스트링들(810, 840) 각각과 연결될 수도 있다.
특히, 복수의 스트링들(810, 820, 830, 840) 중 적어도 하나의 비트 라인(850)이 연결될 스트링들(810, 820)은 3차원 플래시 메모리(800)에 포함되는 적어도 하나의 중간 배선층(미도시)이 복수의 스트링들(810, 820, 830, 840)과 연결되는 상황에 기초하여 결정될 수 있다. 이에 대한 상세한 설명은 도 9를 참조하여 기재하기로 한다.
여기서, 적어도 하나의 중간 배선층(미도시)은, 복수의 스트링들(810, 820, 830, 840) 각각의 일 방향(도 2에서의 Z축의 방향)으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 적어도 하나의 비트 라인(850)이 형성되는 방향(도 2에서의 Y축의 방향)과 평면 상 직교되는 방향(도 2에서의 X축의 방향)으로 연장 형성될 수 있다.
도 9는 도 8에 도시된 비트 라인 구조를 갖는 3차원 플래시 메모리의 중간 배선층 구조를 설명하기 위한 단면도이다. 보다 상세하게, 도 9는 도 8의 3차원 플래시 메모리(800)에 대한 도 2에서의 Z축 방향으로의 중간 지점 상 단면도를 나타낸다.
도 9를 참조하면, 도 8에 도시된 3차원 플래시 메모리(800)에서 적어도 하나의 비트 라인(850)이 복수의 스트링들(810, 820, 830, 840) 중 수평 방향으로 인접한 스트링들(810, 820) 각각과 연결되는 것은, 적어도 하나의 중간 배선층(910)이 도면과 같이 대각 방향으로 인접한 스트링들(810, 830)과 연결되는 상황에서 복수의 스트링들(810, 820, 830, 840) 각각의 선택 구동이 가능하도록 하기 위한 것이다. 예를 들어, 중간 배선층(910)이 대각 방향으로 인접한 제1 스트링(810) 및 제3 스트링(830)과 연결된 상황에서, 제1 스트링(810), 제2 스트링(820), 제3 스트링(830) 및 제4 스트링(840) 각각의 선택 구동이 가능하기 위해서는, 적어도 하나의 비트 라인(850)이 도 8과 같이 수평 방향으로 인접한 스트링들(810, 820)(또는 수직 방향으로 인접한 스트링들(810, 840))과 연결되어야 한다.
즉, 다른 일 실시예에 따른 3차원 플래시 메모리(800)에서 적어도 하나의 비트 라인(850)은 복수의 스트링들(810, 820, 830, 840) 각각의 선택 구동이 가능하도록, 적어도 하나의 중간 배선층(910)이 복수의 스트링들(810, 820, 830, 840)과 연결되는 상황에 기초하여 복수의 스트링들(810, 820, 830, 840) 중 특정 방향으로 인접한 스트링들(810, 820) 각각과 연결될 수 있다. 이상, 중간 배선층(910)이 대각 방향으로 인접한 스트링들(810, 830)에 연결됨에 따라, 적어도 하나의 비트 라인(850)이 복수의 스트링들(810, 820, 830, 840) 중 수평 방향으로 인접한 스트링들(810, 820) 각각과 연결되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 방향으로 인접한 스트링들(810, 840) 각각과 연결되어도 무방하다.
이처럼 본 발명에 따른 3차원 플래시 메모리는, 복수의 스트링들의 사이에 배치된 채, 적어도 하나의 중간 배선층이 복수의 스트링들과 연결되는 상황에 기초하여 복수의 스트링들 중 특정 방향으로 인접한 스트링들 각각과 연결 및 공유되는 적어도 하나의 비트 라인을 포함함으로써, 복수의 스트링들 각각의 선택 구동을 가능하게 하는 동시에, 수평 방향으로의 소형화 및 집적화의 한계를 극복할 수 있다. 이러한 3차원 플래시 메모리의 제조 방법에 대해서는 아래의 도 10을 참조하여 설명하기로 한다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 도 10을 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 4 내지 9를 참조하여 상술된 3차원 플래시 메모리(400, 800)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S1010)에서 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들을 형성한다.
그 후, 제조 시스템은 단계(S1020)에서 일 방향에 대해 직교되는 방향으로 복수의 스트링들의 상부에서 복수의 스트링들의 사이에 배치된 채, 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 생성한다.
이 때, 제조 시스템은 단계(S1010)에서, 복수의 스트링들 각각의 일 방향으로 중간 지점에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 형성할 수 있다.
이에, 제조 시스템은 단계(S1020)에서, 복수의 스트링들 각각의 선택 구동이 가능하도록, 적어도 하나의 중간 배선층이 복수의 스트링들과 연결되는 상황에 기초하여 복수의 스트링들 중 특정 방향으로 인접한 스트링들 각각과 연결되도록 적어도 하나의 비트 라인을 생성할 수 있다. 예를 들어, 적어도 하나의 중간 배선층이 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들과 연결되는 경우, 제조 시스템은 단계(S1020)에서, 적어도 하나의 비트 라인이 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되도록 생성할 수 있다. 다른 예를 들면, 적어도 하나의 중간 배선층이 복수의 스트링들 중 대각 방향으로 인접한 스트링들과 연결되는 경우, 제조 시스템은 단계(S1020)에서, 적어도 하나의 비트 라인이 복수의 스트링들 중 수직 방향 또는 수평 방향으로 인접한 스트링들 각각과 연결되도록 생성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (11)

  1. 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들;
    상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 형성되어 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층; 및
    상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인
    을 포함하고,
    상기 적어도 하나의 비트라인은,
    상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들과 연결되는 경우, 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되고,
    상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들과 연결되는 경우, 상기 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나의 비트 라인은,
    상기 복수의 스트링들 중 대각 방향, 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되는, 3차원 플래시 메모리.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 일 방향으로 연장 형성되는 채널층을 각각 포함하는 복수의 스트링들을 형성하는 단계;
    상기 복수의 스트링들 각각의 상기 일 방향으로 중간 지점에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 적어도 하나의 중간 배선층을 형성하는 단계; 및
    상기 일 방향에 대해 직교되는 방향으로 상기 복수의 스트링들의 상부에서 상기 복수의 스트링들의 사이에 배치된 채, 상기 복수의 스트링들 각각의 선택 구동이 가능하도록 상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들과 연결되는 상황에 기초하여 상기 복수의 스트링들 중 인접한 스트링들 각각과 연결되어 상기 인접한 스트링들에 의해 공유되는 적어도 하나의 비트 라인을 생성하는 단계
    를 포함하고,
    상기 생성하는 단계는,
    상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들과 연결되는 경우, 상기 적어도 하나의 비트 라인이 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들 각각과 연결되도록 생성하는 단계; 또는
    상기 적어도 하나의 중간 배선층이 상기 복수의 스트링들 중 대각 방향으로 인접한 스트링들과 연결되는 경우, 상기 적어도 하나의 비트 라인이 상기 복수의 스트링들 중 수평 방향 또는 수직 방향으로 인접한 스트링들 각각과 연결되도록 생성하는 단계
    중 어느 하나의 단계를 포함하는 3차원 플래시 메모리의 제조 방법.
  11. 삭제
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