KR102493067B1 - 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법 - Google Patents

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Abstract

프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함한다.

Description

프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법{3D FLASH MEMORY FOR PREVENTING INTERFERENCE BETWEEN MEMORY CELL DURING PROGRAM OPERATION AND OPERATING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 대상 메모리 셀에 인가되는 프로그램 전압에 의해 대상 메모리 셀에 가장 가까이 인접하는 인접 메모리 셀들에서 간섭이 발생되는 문제를 갖는다. 이를 위해, 대상 메모리 셀에 가장 가까이 인접하는 인접 메모리 셀들에 프로그램 전압과 얼마 차이가 나지 않는 높은 패스 전압이 인가되는 프로그램 방식이 제안되었다.
예를 들어, 대상 메모리 셀과 가장 가까이에 인접한 인접 메모리 셀들에 인가되는 높은 패스 전압에 의한 나머지 인접 메모리 셀들에서의 간섭을 설명하는 도면인 도 3과 같이, 대상 메모리 셀(310)에 가장 가까이에 인접한 인접 메모리 셀들(320, 330)에 인가되는 높은 패스 전압 Vpass1은, 인접 메모리 셀들(320, 330)과 이웃하는 나머지 인접 메모리 셀들(340, 350)에 간섭을 발생시켜 메모리 셀 특성을 열화시킬 수 있다.
따라서, 대상 메모리 셀에 인가되는 프로그램 전압에 의한 인접 메모리 셀들에서의 간섭은 물론, 인접 메모리 셀들에 인가되는 높은 패스 전압에 의한 나머지 인접 메모리 셀들에서의 간섭 모두를 방지하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 대상 메모리 셀에 인가되는 프로그램 전압에 의한 인접 메모리 셀들에서의 간섭은 물론, 인접 메모리 셀들에 인가되는 높은 패스 전압에 의한 나머지 인접 메모리 셀들에서의 간섭 모두를 방지하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일 실시예에 따르면, 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리는, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 프로그램 동작 시 상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하는 것을 특징으로 한다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 상기 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 메모리 웨어 레벨링(Memory wear leveling)을 위한 기 설정된 조건 발생 시 상기 대상 메모리 셀을 선택하는 메모리 셀 블록을 상기 나머지 메모리 셀 블록으로 전환하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램된 경우, 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에서 상기 대상 메모리 셀을 선택하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 대한 프로그램 동작 시 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에 포함되는 적어도 두 개 이상의 메모리 셀들을 간섭 방지 용도로 사용하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 워드 라인들 중 오드 워드 라인들을 그룹핑하여 오드 메모리 셀 블록을 형성하고, 이븐 워드 라인들을 그룹핑하여 이븐 메모리 셀 블록을 형성하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하는 단계; 및 상기 복수의 워드 라인들 중 상기 선택된 대상 메모리 셀에 대응하는 워드 라인에 인가되는 프로그램 전압에 기초하여, 프로그램 동작을 수행하는 단계를 포함한다.
일 측면에 따르면, 상기 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 상기 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 사용하는 단계는, 메모리 웨어 레벨링(Memory wear leveling)을 위한 기 설정된 조건 발생 시 상기 대상 메모리 셀을 선택하는 메모리 셀 블록을 상기 나머지 메모리 셀 블록으로 전환하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 선택하는 단계는, 상기 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램된 경우, 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에서 상기 대상 메모리 셀을 선택하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 대상 메모리 셀에 대한 프로그램 동작 시 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에 포함되는 적어도 두 개 이상의 메모리 셀들을 간섭 방지 용도로 사용하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드 라인들 중 오드 워드 라인들을 그룹핑하여 오드 메모리 셀 블록을 형성하고, 이븐 워드 라인들을 그룹핑하여 이븐 메모리 셀 블록을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 대상 메모리 셀에 인가되는 프로그램 전압에 의한 인접 메모리 셀들에서의 간섭은 물론, 인접 메모리 셀들에 인가되는 높은 패스 전압에 의한 나머지 인접 메모리 셀들에서의 간섭 모두를 방지하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 3차원 플래시 메모리에서 대상 메모리 셀과 가장 가까이에 인접한 인접 메모리 셀들에 인가되는 높은 패스 전압에 의한 나머지 인접 메모리 셀들에서의 간섭을 설명하는 도면이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 6a 내지 6f는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는 복수의 워드 라인들(410) 및 적어도 하나의 메모리 셀 스트링(420)을 포함한다.
복수의 워드 라인들(410)은 기판(405) 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(이하, 메모리 동작은 판독 동작, 프로그램 동작 및 소거 동작을 포함함)이 수행되도록 할 수 있다. 이러한 복수의 워드 라인들(410)의 사이에는 절연 물질로 형성되는 복수의 절연층들(430)이 개재될 수 있다.
이러한 복수의 워드 라인들(210)의 상단에는 SSL(String Selection Line)(미도시)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(미도시)이 배치될 수 있다.
적어도 하나의 메모리 셀 스트링(420)은 복수의 워드 라인들(410)을 관통하며 기판(405) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(420-1) 및 전하 저장층(420-2)을 포함함으로써, 복수의 워드 라인들(410)에 대응하는 복수의 메모리 셀들(421, 422, 423, 424, 425, 426)을 구성할 수 있다.
채널층(420-1)은 기판(405) 상 수직 방향으로 연장되며 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성된 채, 복수의 워드 라인들(410), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 전하 또는 홀을 전하 저장층(420-2)으로 전달할 수 있다. 이러한 채널층(420-1)은 내부가 빈 마카로니 형태로 구성됨에 따라 그 내부에 산화물(Oxide)의 매립막(420-3)을 포함할 수 있다.
전하 저장층(420-2)은 채널층(420-1)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(410)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 복수의 워드 라인들(410)에 대응하는 영역들로 구분되며 채널층(420-1)과 함께 복수의 메모리 셀들(421, 422, 423, 424, 425, 426)을 구성하여 3차원 플래시 메모리(400)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(420-2)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
이와 같은 복수의 메모리 셀들(421, 422, 423, 424, 425, 426)에서, 오드(Odd) 행에 속하는 오드 메모리 셀들(421, 423, 425)과 이븐(Even) 행에 속하는 이븐 메모리 셀들(422, 424, 426)은 각기 다른 메모리 블록을 구성할 수 있다. 보다 상세하게, 복수의 워드 라인들(410) 중 오드 행에 속하는 오드 워드 라인들(411, 413, 415)이 그룹핑되며 채널층(420-1) 및 전하 저장층(420-2) 중 오드 워드 라인들(411, 413, 415)에 대응하는 영역들인 오드 메모리 셀들(421, 423, 425)도 그룹핑됨으로써, 오드 메모리 셀 블록(440)이 형성될 수 있고, 복수의 워드 라인들(410) 중 이븐 행에 속하는 이븐 워드 라인들(412, 414, 416)이 그룹핑되며 채널층(420-1) 및 전하 저장층(420-2) 중 이븐 워드 라인들(412, 414, 416)에 대응하는 영역들인 이븐 메모리 셀들(422, 424, 426)도 그룹핑됨으로써, 이븐 메모리 셀 블록(450)이 형성될 수 있다.
이에, 일 실시예에 따른 3차원 플래시 메모리(400)는, 오드 메모리 셀 블록(440) 또는 이븐 메모리 셀 블록(450) 중 어느 하나의 메모리 셀 블록만을 프로그램 동작의 대상으로 삼을 수 있다. 구체적으로, 3차원 플래시 메모리(400)는 프로그램 동작 시 오드 메모리 셀 블록(440) 또는 이븐 메모리 셀 블록(450) 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택함으로써, 선택된 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
이 때, 3차원 플래시 메모리(400)는 오드 메모리 셀 블록(440) 또는 이븐 메모리 셀 블록(450) 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택함을 전제로, 일반적인 프로그램 동작과 동일하게 하단에 위치하는 메모리 셀부터 우선 선택하여 프로그램 동작을 수행할 수 있다. 예를 들어, 프로그램 동작에서 오드 메모리 셀 블록(440)만을 사용하기로 결정된 경우, 3차원 플래시 메모리(400)는 오드 메모리 셀 블록(440)에 포함되는 오드 메모리 셀들(421, 423, 425)에서 하단에 위치하는 메모리 셀부터 순차적으로 선택하며 프로그램 동작을 수행할 수 있다(예컨대, 최하단의 오드 메모리 셀(421)로부터 그 다음에 위치하는 오드 메모리 셀(423), 최상단에 위치하는 오드 메모리 셀(425)이 순차적으로 선택되며 프로그램 동작이 수행될 수 있다).
한편, 오드 메모리 셀 블록(440) 또는 이븐 메모리 셀 블록(450) 중 프로그램 동작의 대상이 되는 블록을 제외한 나머지 메모리 셀 블록은, 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용될 수 있다. 이하, 더미 셀 블록으로 사용된다는 것은, 메모리 동작과 관련된 메모리 셀로 사용되는 대신에, 예비용으로 사용되는 것을 의미한다.
즉, 3차원 플래시 메모리(400)는 메모리 웨어 레벨링(Memory wear leveling)을 위한 기 설정된 조건 발생 시 대상 메모리 셀을 선택하는 메모리 셀 블록을 나머지 메모리 셀 블록으로 전환할 수 있다. 예를 들어, 프로그램 동작의 대상이 되는 블록으로 오드 메모리 셀 블록(440)만이 사용되다가, 오드 메모리 셀 블록(440)의 성능이 기 설정된 임계값 이하로 저하된 경우, 3차원 플래시 메모리는 메모리 웨어 레벨링을 위하여 프로그램 동작의 대상이 되는 블록을 오드 메모리 셀 블록(440)으로부터 이븐 메모리 셀 블록(450)으로 전환할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(400)는 오드 메모리 셀 블록(440) 또는 이븐 메모리 셀 블록(450) 중 프로그램 동작의 대상이 되는 블록으로 어느 하나의 메모리 블록만을 고정 사용하고 나머지 메모리 셀 블록을 더미 셀 블록으로 고정 사용함을 특징으로 한다.
따라서, 만약 프로그램 동작의 대상이 되는 블록인 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램되었다면, 3차원 플래시 메모리(400)는 메모리 셀들이 모두 프로그램된 어느 하나의 메모리 셀 블록에 대해 소거 동작을 수행한 이후에 추가적인 프로그램 동작을 수행할 수 있다. 이러한 경우 추가적인 프로그램 동작의 대상이 되는 블록은 기존의 블록(메모리 셀들이 모두 프로그램되어 소거된 블록)과 동일할 수 있다.
반면, 3차원 플래시 메모리(400)는 오드 메모리 셀 블록(440) 또는 이븐 메모리 셀 블록(450) 중 프로그램 동작의 대상이 되는 블록으로 어느 하나의 메모리 블록을 고정 사용하고 나머지 메모리 셀 블록을 더미 셀 블록으로 고정 사용하되, 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램된 경우 프로그램 동작의 대상이 되는 블록의 전환을 허용할 수 있다. 이러한 경우 역시 마찬가지로 나머지 메모리 셀 블록이 예비용인 더미 셀 블록으로 사용되는 것을 의미할 수 있다.
예를 들어, 프로그램 동작의 대상이 되는 블록인 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램되었다면, 3차원 플래시 메모리(400)는 메모리 셀들이 모두 프로그램된 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 이후 수행될 프로그램 동작의 대상이 되는 블록으로 전환 설정하고, 나머지 메모리 셀 블록에 포함되는 메모리 셀들에서 대상 메모리 셀을 선택할 수 있다.
또한, 3차원 플래시 메모리(400)는 대상 메모리 셀에 대한 프로그램 동작 시 나머지 메모리 셀 블록에 포함되는 적어도 두 개 이상의 메모리 셀들을 간섭 방지 용도로 사용할 수 있다. 예를 들어, 오드 메모리 셀 블록(440)에 포함되는 어느 하나의 메모리 셀(423)이 대상 메모리 셀로 선택되어 프로그램 동작이 수행되는 경우 이븐 메모리 셀 블록(450)에 포함되는 메모리 셀들(422, 424, 426) 중 대상 메모리 셀(423)의 상하로 가장 가까이에 인접한 인접 메모리 셀들(422, 424)은, 대상 메모리 셀(423)에 인가되는 프로그램 전압이 오드 메모리 셀 블록(440) 내 다른 메모리 셀들(421, 425)에 간섭을 주는 것을 방지하는 역할을 할 수 있다.
이처럼 일 실시예에 다른 3차원 플래시 메모리(400)는 오드 메모리 셀 블록(440) 또는 이븐 메모리 셀 블록(450) 중 프로그램 동작의 대상이 되는 블록으로 어느 하나의 메모리 블록만을 고정 사용함으로써, 워드 라인들 사이의 피치를 기존의 것과 비교하여 2배 이상 감소시켜도 메모리 특성에 전혀 문제가 되지 않는다. 이에, 3차원 플래시 메모리(400)는 기존의 워드 라인들 사이의 피치 대비 2배 이상 감소된 피치를 갖게 됨으로써, 메모리 셀들 사이의 간섭을 방지하는 동시에 수직 집적도를 향상시킬 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이고, 도 6a 내지 6f는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 단면도이다. 이하, 설명되는 프로그램 동작 방법은 도 4를 참조하여 설명된 3차원 플래시 메모리(400)에 의해 수행됨을 전제로 한다.
별도의 단계로 도면에 도시되지는 않았으나, 단계(S510) 이전에 3차원 플래시 메모리는, 복수의 워드 라인들 중 오드 워드 라인들을 그룹핑하여 오드 메모리 셀 블록을 형성하고, 이븐 워드 라인들을 그룹핑하여 이븐 메모리 셀 블록을 형성할 수 있다.
도 5를 참조하면, 단계(S510)에서 3차원 플래시 메모리는, 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택할 수 있다.
따라서, 단계(S520)에서 3차원 플래시 메모리는, 복수의 워드 라인들 중 선택된 대상 메모리 셀에 대응하는 워드 라인에 인가되는 프로그램 전압에 기초하여, 프로그램 동작을 수행할 수 있다.
또한 단계들(S510 내지 S520)에서 3차원 플래시 메모리는, 오드 메모리 셀 블록 또는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용할 수 있다.
예를 들어, 나머지 메모리 셀 블록은 더미 셀 블록으로 사용되다가, 메모리 웨어 레벨링(Memory wear leveling)을 위한 기 설정된 조건 발생 시 3차원 플래시 메모리에 의해 대상 메모리 셀이 선택되는 메모리 셀 블록으로 전환될 수 있다. 이러한 경우 원래 대상 메모리 셀이 선택되던 어느 하나의 메모리 셀 블록은 더미 셀 블록으로 전환될 수 있다.
다른 예를 들면, 나머지 메모리 셀 블록은 더미 셀 블록으로 사용되다가, 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램된 경우 이어지는 프로그램 동작의 대상이 되는 대상 메모리 셀이 선택되는 블록으로 사용될 수 있다. 즉, 3차원 플래시 메모리는 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램된 경우 이어지는 프로그램 동작부터는 나머지 메모리 셀 블록에서 대상 메모리 셀을 선택할 수 있다.
또한, 단계(S520)에서 3차원 플래시 메모리는, 대상 메모리 셀에 대한 프로그램 동작 시 오드 메모리 셀 블록 또는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에 포함되는 적어도 두 개 이상의 메모리 셀들을 간섭 방지 용도로 사용할 수 있다.
이상 설명된 단계들(S510 내지 S520)을 통해 수행되는 3차원 플래시 메모리의 프로그램 동작은 도 6a 내지 6c에 도시된 바와 같이 프로그램 동작의 대상이 되는 메모리 셀 블록 내에서 메모리 셀들에 대해 순차적으로 수행될 수 있다.
예를 들어, 오드 메모리 셀 블록(610)이 프로그램 동작의 대상이 되는 블록으로 설정되고 이븐 메모리 셀 블록(620)이 더미 셀 블록으로 설정된 경우, 3차원 플래시 메모리(600)는 도 6a 내지 6c에 도시된 바와 같이 오드 메모리 셀 블록(610) 내에 포함되는 오드 메모리 셀들(611, 612, 613)에 대해 순차적으로 프로그램 동작을 수행할 수 있다. 이에, 오드 메모리 셀 블록(610) 내에 포함되는 오드 메모리 셀들(611, 612, 613)이 모두 프로그램되었다면, 3차원 플래시 메모리(600)는 오드 메모리 셀 블록(610) 내에 포함되는 오드 메모리 셀들(611, 612, 613)에 대한 소거 동작을 수행한 이후에, 추가적인 프로그램 동작을 수행할 수 있다. 즉, 이러한 경우 이븐 메모리 셀 블록(620)은 메모리 웨어 레벨링(Memory wear leveling)을 위한 전환 대상으로만 사용될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 도 6a 내지 6c에 도시된 바와 같이 오드 메모리 셀 블록(610) 내에 포함되는 오드 메모리 셀들(611, 612, 613)에 대해 순차적으로 프로그램 동작이 수행되어 오드 메모리 셀 블록(610) 내에 포함되는 오드 메모리 셀들(611, 612, 613)이 모두 프로그램된 경우, 3차원 플래시 메모리(600)는 오드 메모리 셀 블록(610)에 대한 소거 동작을 수행하는 대신에, 도 6d 내지 6f에 도시된 바와 같이 더미 셀로 사용됨에 따라 프로그램되지 않은 이븐 메모리 셀들(621, 622, 623)을 포함하는 이븐 메모리 셀 블록(620)에서 이후 이어지는 프로그램 동작의 대상이 되는 대상 메모리 셀을 순차적으로 선택하여 프로그램 동작을 수행할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 3차원 플래시 메모리는,
    프로그램 동작 시 상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하며,
    상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 상기 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용하고,
    메모리 웨어 레벨링(Memory wear leveling)을 위한 기 설정된 조건 발생 시 상기 대상 메모리 셀을 선택하는 메모리 셀 블록을 상기 나머지 메모리 셀 블록으로 전환하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 삭제
  3. 삭제
  4. 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 3차원 플래시 메모리는,
    프로그램 동작 시 상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하며,
    상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 상기 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용하고,
    상기 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램된 경우, 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에서 상기 대상 메모리 셀을 선택하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 3차원 플래시 메모리는,
    프로그램 동작 시 상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하며,
    상기 대상 메모리 셀에 대한 프로그램 동작 시 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에 포함되는 적어도 두 개 이상의 메모리 셀들을 간섭 방지 용도로 사용하는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 워드 라인들 중 오드 워드 라인들을 그룹핑하여 오드 메모리 셀 블록을 형성하고, 이븐 워드 라인들을 그룹핑하여 이븐 메모리 셀 블록을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하는 단계; 및
    상기 복수의 워드 라인들 중 상기 선택된 대상 메모리 셀에 대응하는 워드 라인에 인가되는 프로그램 전압에 기초하여, 프로그램 동작을 수행하는 단계
    를 포함하고,
    상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 상기 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용하는 단계
    를 더 포함하며,
    상기 사용하는 단계는,
    메모리 웨어 레벨링(Memory wear leveling)을 위한 기 설정된 조건 발생 시 상기 대상 메모리 셀을 선택하는 메모리 셀 블록을 상기 나머지 메모리 셀 블록으로 전환하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  8. 삭제
  9. 삭제
  10. 수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하는 단계; 및
    상기 복수의 워드 라인들 중 상기 선택된 대상 메모리 셀에 대응하는 워드 라인에 인가되는 프로그램 전압에 기초하여, 프로그램 동작을 수행하는 단계
    를 포함하고,
    상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록을 상기 대상 메모리 셀이 선택되지 않는 더미 셀 블록으로 사용하는 단계
    를 더 포함하며,
    상기 선택하는 단계는,
    상기 어느 하나의 메모리 셀 블록에 포함되는 메모리 셀들이 모두 프로그램된 경우, 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에서 상기 대상 메모리 셀을 선택하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  11. 수평 방향으로 각각 연장 형성된 채 수직 방향으로 적층된 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 복수의 메모리 셀들에 포함되는 오드(Odd) 메모리 셀들이 형성하는 오드 메모리 셀 블록 또는 이븐(Even) 메모리 셀들이 형성하는 이븐 메모리 셀 블록 중 어느 하나의 메모리 셀 블록에서만 대상 메모리 셀을 선택하는 단계; 및
    상기 복수의 워드 라인들 중 상기 선택된 대상 메모리 셀에 대응하는 워드 라인에 인가되는 프로그램 전압에 기초하여, 프로그램 동작을 수행하는 단계
    를 포함하고,
    상기 대상 메모리 셀에 대한 프로그램 동작 시 상기 오드 메모리 셀 블록 또는 상기 이븐 메모리 셀 블록 중 상기 어느 하나의 메모리 셀 블록을 제외한 나머지 메모리 셀 블록에 포함되는 적어도 두 개 이상의 메모리 셀들을 간섭 방지 용도로 사용하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  12. 제7항에 있어서,
    상기 복수의 워드 라인들 중 오드 워드 라인들을 그룹핑하여 오드 메모리 셀 블록을 형성하고, 이븐 워드 라인들을 그룹핑하여 이븐 메모리 셀 블록을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
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