KR102373847B1 - 복합 채널 물질 기반 3차원 플래시 메모리 - Google Patents

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Abstract

복합 채널 물질 기반 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 스트링-상기 스트링은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-; 상기 스트링의 상단 또는 하단에 수직으로 연결되는 적어도 하나의 선택 라인(Selection Line); 및 상기 적어도 하나의 선택 라인의 상부 또는 하부에 위치한 채 상기 스트링에 수직으로 연결되는 복수의 워드 라인들을 포함하고, 상기 채널층은, 각기 다른 물질로 형성되는, 상기 복수의 워드라인들에 대응하는 제1 영역 및 상기 적어도 하나의 선택 라인에 대응하는 제2 영역으로 구성되는 것을 특징으로 한다.

Description

복합 채널 물질 기반 3차원 플래시 메모리{THREE DIMENSIONAL FLASH MEMORY BASED ON MULTI CHANNEL MATERIALS}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 복합 물질로 채널층을 구성하는 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 통상 폴리 실리콘으로 채널층(227)을 형성하게 됨에 따라, 누설 전류가 매우 큰 문제를 갖는다. 이에, 누설 전류 특성을 개선하고자, 누설 전류 특성이 우수한 IGZO 물질과 같은 산화물 반도체 물질로 채널층(227)을 형성하는 기술이 제안되었다.
그러나 IGZO 물질과 같은 산화물 반도체 물질은 홀 이동도(Hole mobility)가 매우 적어 홀 주입 기반 메모리 동작을 지원하지 못하는 문제를 갖는다.
따라서, 아래의 실시예들은 누설 전류 특성을 개선하는 동시에, 홀 주입 기반 메모리 동작을 지원하는 기술을 제안하고자 한다.
일 실시예들은 누설 전류 특성을 개선하는 동시에, 홀 주입 기반 메모리 동작을 지원하는 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되는 제1 영역 및 제1 영역의 상부 또는 하부에 산화물 반도체 물질로 형성되는 제2 영역으로 채널층을 구성함으로써, 제2 영역을 통해 산화물 반도체 물질의 우수한 누설 전류 특성을 가지며, 제1 영역을 통해 홀 주입 기반 메모리 동작을 지원하는 3차원 플래시 메모리를 제안한다.
이 때, 일 실시예들은 기판의 벌크로부터 제1 영역을 통해 홀이 주입되는 방식 또는 선택 라인으로부터 제1 영역 및 제2 영역 사이의 접촉 계면에 형성되는 N 타입 정션(Junction)을 통해 GIDL(Gate Induced Drain Leakage) 현상에 의한 홀이 주입되는 방식 중 어느 하나의 방식을 이용해 홀 주입 기반 메모리 동작을 지원하는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 스트링-상기 스트링은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-; 상기 스트링의 상단 또는 하단에 수직으로 연결되는 적어도 하나의 선택 라인(Selection Line); 및 상기 적어도 하나의 선택 라인의 상부 또는 하부에 위치한 채 상기 스트링에 수직으로 연결되는 복수의 워드 라인들을 포함하고, 상기 채널층은, 각기 다른 물질로 형성되는, 상기 복수의 워드라인들에 대응하는 제1 영역 및 상기 적어도 하나의 선택 라인에 대응하는 제2 영역으로 구성되는 것을 특징으로 한다.
일 측면에 따르면, 상기 제1 영역은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되고, 상기 제2 영역은 산화물 반도체 물질로 형성되는 것을 특징으로 한다.
다른 일 측면에 따르면, 상기 산화물 반도체 물질은, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질을 포함하는 것을 특징으로 할 수 있다.
상기 제2 영역은, 상기 적어도 하나의 선택 라인에 대해 누설 전류를 차단하는 용도 및 상기 적어도 하나의 선택 라인의 트랜지스터 특성을 개선하는 용도로 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제2 영역은, 상기 채널층의 단면과 동일한 크기의 단면을 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 선택 라인은, 적어도 하나의 스트링 선택 라인(String Selection Line; SSL) 또는 적어도 하나의 그라운드 선택 라인(Ground Selection Line; GSL) 중 어느 하나인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제2 영역은, 상기 제1 영역과의 접촉 계면에 형성되는 N 타입 정션(Junction)을 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 N 타입 정션은, 상기 제1 영역 및 상기 제2 영역 사이의 접촉 저항을 저감하는 용도로 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 선택 라인이 상기 스트링의 상단 또는 하단 중 어느 한 부위에 상하로 인접하며 복수 개로 구현되는 경우 상기 제2 영역은, 상기 두 개의 선택 라인들 중 상부 선택 라인에 대해 누설 전류를 차단하는 용도 및 상기 적어도 하나의 선택 라인의 트랜지스터 특성을 개선하는 용도로 사용되는 동시에, 상기 두 개의 선택 라인들 중 하부 선택 라인과 관련되어 상기 N 타입 정션을 통해 상기 제1 영역에 홀을 주입하는 용도로 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 제2 영역이 상기 제1 영역에 홀을 주입하는 용도로 사용되는 것에 기초하여, 홀 주입 기반 메모리 동작을 수행하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 복수의 워드 라인들 및 복수의 절연층들이 교번하며 적층되고, 상부 또는 하부에 적어도 하나의 선택 라인(Selection Line)이 적층된 반도체 구조체를 준비하는 단계; 상기 반도체 구조체 상에 일 방향으로 홀을 에칭하는 단계; 상기 홀에 전하 저장층을 상기 일 방향으로 연장 형성하는 단계; 및 상기 전하 저장층의 내부 공간에, 상기 복수의 워드라인들에 대응하는 제1 영역 및 상기 적어도 하나의 선택 라인에 대응하는 제2 영역으로 구성되는 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계를 포함한다.
일 측면에 따르면, 상기 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계는, 단결정질의 실리콘 또는 폴리 실리콘으로 상기 제1 영역을 형성하는 단계; 및 산화물 반도체 물질로 상기 제2 영역을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 제1 영역을 형성하고, 상기 제2 영역을 형성하는 단계는, 상기 적어도 하나의 선택 라인이 상기 반도체 구조체 상에서 상부에 적층되는 경우, 상기 제1 영역을 형성한 뒤 상기 제2 영역을 형성하는 단계 또는 상기 적어도 하나의 선택 라인이 상기 반도체 구조체 상에서 하부에 적층되는 경우, 상기 제2 영역을 형성한 뒤 상기 제1 영역을 형성하는 단계 중 어느 하나의 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제2 영역은, 상기 적어도 하나의 선택 라인에 대해 누설 전류를 차단하는 용도 및 상기 적어도 하나의 선택 라인의 트랜지스터 특성을 개선하는 용도로 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계는, 상기 제1 영역과 상기 제2 영역 사이의 접촉 계면에 N 타입 정션(Junction)을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계는, 상기 채널층의 단면과 동일한 크기의 단면으로 상기 제2 영역을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 누설 전류 특성을 개선하는 동시에, 홀 주입 기반 메모리 동작을 지원하는 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되는 제1 영역 및 제1 영역의 상부 또는 하부에 산화물 반도체 물질로 형성되는 제2 영역으로 채널층을 구성함으로써, 제2 영역을 통해 산화물 반도체 물질의 우수한 누설 전류 특성을 가지며, 제1 영역을 통해 홀 주입 기반 메모리 동작을 지원하는 3차원 플래시 메모리를 제안할 수 있다.
이 때, 일 실시예들은 기판의 벌크로부터 제1 영역을 통해 홀이 주입되는 방식 또는 선택 라인으로부터 제1 영역 및 제2 영역 사이의 접촉 계면에 형성되는 N 타입 정션(Junction)을 통해 GIDL(Gate Induced Drain Leakage) 현상에 의한 홀이 주입되는 방식 중 어느 하나의 방식을 이용해 홀 주입 기반 메모리 동작을 지원하는 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 5a 내지 5f는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 6은 다른 일 실시예에 다른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다. 이하, 일 실시예에 따른 3차원 플래시 메모리(300)는 설명의 편의를 위해 기판, 스트링의 상부에 위치하는 비트 라인, 스트링의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 일 실시예에 따른 3차원 플래시 메모리(300)는 이에 제한되거나 한정되지 않고, 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다. 또한, 이하 일 실시예에 따른 3차원 플래시 메모리(300)는 하나의 스트링을 포함하는 것으로 도시 및 설명되나, 이에 제한되거나 한정되지 않고 복수의 스트링들을 포함할 수 있다. 이러한 경우 복수의 스트링들 각각에는, 후술되는 하나의 스트링의 구조가 그대로 적용될 수 있다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 스트링(310), 적어도 하나의 선택 라인(Selection Line)(320) 및 복수의 워드 라인들(330)을 포함할 수 있다. 이하, 3차원 플래시 메모리(300)는 스트링(310), 적어도 하나의 선택 라인(320) 및 복수의 워드 라인들(330)을 필수적으로 포함하는 가운데, 복수의 워드 라인들(330) 사이에 개재되는 복수의 절연층들(미도시), 스트링(310)의 상부에 배치되는 비트 라인 및 하부에 배치되는 소스 라인 등을 더 포함할 수 있다.
스트링(310)은 기판 상 일 방향(예컨대, z 방향)으로 연장 형성되는 가운데 채널층(311) 및 전하 저장층(312)을 포함함으로써, 수직 방향으로 연결되는 복수의 워드 라인들(330) 각각에 대응하는 메모리 셀들을 구성할 수 있다. 전하 저장층(312)은 채널층(311)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(330)을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성되거나, HfOx 등의 강유전체막으로 형성될 수 있다. 채널층(311)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되는 제1 영역(311-1) 및 산화물 반도체 물질로 형성되는 제2 영역(311-2)으로 구성될 수 있으며, 그 내부를 채우는 매립막(미도시)이 더 배치될 수 있다. 채널층(311)의 구조에 대해서는 아래에서 더 상세히 설명된다.
적어도 하나의 선택 라인(320)은 스트링(310)의 상단에 수직으로 연결되는 적어도 하나의 스트링 선택 라인(String Selection Line; SSL)(적어도 하나의 스트링 선택 라인은 스트링(310)의 상부에 위치하는 비트 라인(미도시)과 연결됨) 또는 스트링(310)의 하단에 수직으로 연결되는 적어도 하나의 그라운드 선택 라인(Ground Selection Line; GSL)(적어도 하나의 그라운드 선택 라인은 스트링(310)의 하부에 위치하는 소스 라인(미도시)과 연결됨) 중 어느 하나로서, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다.
이하, 도면에서는 적어도 하나의 선택 라인(320)이 하나의 스트링 선택 라인으로서 도시되나, 설명된 바와 같이 이에 제한되거나 한정되지 않는다. 적어도 하나의 선택 라인(320)이 스트링의 상단 또는 하단 중 어느 한 부위에 상하로 인접하며 복수 개(두 개)로 구현되는 경우에 대해서는 도 6을 참조하여 설명하기로 한다.
복수의 워드 라인들(330)은 적어도 하나의 선택 라인(320)의 상부 또는 하부에 위치하며 스트링(310)에 수직으로 연결된 채, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어, 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다.
특히, 일 실시예에 따른 3차원 플래시 메모리(300)는, 채널층(311)을 구성함에 있어 복합 물질들로 영역을 나누어 구성함을 특징으로 한다. 보다 상세하게, 채널층(311)은 각기 다른 물질로 형성되는, 복수의 워드라인들(330)에 대응하는 제1 영역(311-1) 및 적어도 하나의 선택 라인(320)에 대응하는 제2 영역(311-2)으로 구성될 수 있다. 일례로, 채널층(311)은 채널층(311) 상에 적어도 하나의 선택 라인(320)의 위치에 대응되도록 배치된 채 산화물 반도체 물질로 형성되는 제2 영역(311-2) 및 제2 영역(311-2)의 상부 또는 하부에 단결정질의 실리콘 또는 폴리 실리콘으로 형성되는 제1 영역(311-1)으로 구성될 수 있다. 이하, 산화물 반도체 물질은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(예컨대, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질) 또는 4족 반도체 물질을 포함할 수 있다. 또한, 이하, 제1 영역(311-1)이 제2 영역(311-2)의 상부 또는 하부에 배치된다는 것은, 제1 영역(311-1)이 채널층(311) 상에 복수의 워드 라인들(330)의 위치에 대응되도록 배치되는 것을 의미한다.
이러한 구조의 채널층(311)에서, 제2 영역(311-2)은 적어도 하나의 선택 라인(320)에 대해 누설 전류를 차단하는 용도 및 적어도 하나의 선택 라인(320)의 트랜지스터 특성을 개선하는 용도로 사용될 수 있으며, 제1 영역(311-1)은 주입되는 홀을 메모리 셀들의 전체 영역으로 확산시키는 용도로 사용될 수 있다. 예를 들어, 제2 영역(311-2)은 누설 전류 특성이 우수한 산화물 반도체 물질로 형성됨으로써, 채널층(311)의 제1 영역(311-1)에서의 누설 전류를 차단 및 억제하는 역할과 판독 동작 또는 프로그램 동작 시 적어도 하나의 선택 라인(320)이 스트링(310)을 선택함에 있어 속도를 개선하고 문턱 전압 산포를 개선하는 역할을 할 수 있으며, 제1 영역(311-1)은 홀 이동도(Hole mobility)가 우수한 실리콘 계열 물질로 형성됨으로써, 기판의 벌크로부터 주입되는 홀을 메모리 셀들의 전체 영역으로 확산시키는 용도로 사용될 수 있다.
이 때, 제2 영역(311-2)은 채널층(311)의 단면과 동일한 크기의 단면을 갖도록 형성됨으로써, 제1 영역(311-1)의 상면 또는 하면 중 일면을 완전히 덮는 형상을 가질 수 있다. 따라서, 제2 영역(311-2)은 채널층(311)의 제1 영역(311-1)에서의 누설 전류를 완전히 차단 및 억제할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(300)는, 채널층(311)을 제1 영역(311-1) 및 제2 영역(311-2)으로 구성함으로써, 기판의 벌크로부터 제1 영역(311-1)을 통해 홀이 주입됨에 따른 홀 주입 기반 메모리 동작을 수행할 수 있으며, 메모리 동작에서 발생되는 누설 전류를 제2 영역(311-2)을 통해 억제 및 차단함으로써, 누설 전류 특성을 개선할 수 있다. 또한, 적어도 하나의 선택 라인(320)의 트랜지스터 특성(스트링 셀들의 문턱 전압 산포 및 프로그램/판독 동작의 속도)이 개선될 수 있다.
또한, 도면에는 도시되지 않았지만, 제2 영역(311-2)은 제1 영역(311-1)과의 접촉 계면에 형성되는 N 타입 정션(Junction)을 더 포함할 수 있다. N 타입 정션은 N 타입 도핑이 수행되어 형성될 수 있으며, 제1 영역(311-1) 및 제2 영역(311-2) 사이의 접촉 저항을 저감하는 역할을 할 수 있다.
이상, 적어도 하나의 선택 라인(320)이 한 개의 스트링 선택 라인 또는 한 개의 그라운드 선택 라인인 것으로 설명되었으나, 두 개의 스트링 선택 라인들 또는 두 개의 그라운드 선택 라인들처럼 상하로 인접하며 복수 개로 구현될 수도 있다. 이에 대한 상세한 설명은 도 6을 참조하여 기재하기로 한다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 5a 내지 5f는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다. 이하 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3을 참조하여 상술된 3차원 플래시 메모리(300)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S410)에서, 도 5a와 같이 기판 상 복수의 워드 라인들(511) 및 복수의 절연층들(512)이 교번하며 적층되고, 상부 또는 하부에 적어도 하나의 선택 라인(Selection Line)(513)이 적층된 반도체 구조체(510)를 준비할 수 있다.
여기서, 반도체 구조체(510) 내 적어도 하나의 선택 라인(513)은 적어도 하나의 스트링 선택 라인(String Selection Line; SSL) 또는 적어도 하나의 그라운드 선택 라인(Ground Selection Line; GSL) 중 어느 하나로서, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있고, 반도체 구조체(510) 내 복수의 워드라인들(511) 역시 마찬가지로 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다. 반면, 반도체 구조체(510) 내 복수의 절연층들(512)은 절연성 물질로 형성될 수 있다.
이하, 적어도 하나의 선택 라인(513)이 반도체 구조체(510) 상에서 상부에 적층되는 경우인 것으로 도면들이 도시되나, 이에 제한되거나 한정되지 않고 반도체 구조체(510) 상에서 하부에 적층되는 경우에도 마찬가지로 단계들(S410 내지 S440)을 통해 3차원 플래시 메모리가 제조될 수 있다.
이어서, 제조 시스템은 단계(S420)에서, 도 5b와 같이 반도체 구조체(510) 상에 일 방향으로 홀(520)을 에칭할 수 있다. 여기서, 홀(520)은 원형의 트렌치를 의미한다
그 다음, 제조 시스템은 단계(S430)에서, 도 5c와 같이 홀(520)에 전하 저장층(530)을 일 방향(예컨대, z 방향)으로 연장 형성할 수 있다. 예컨대, 제조 시스템은 전하 저장층(530)이 내부 공간(531)을 갖도록 홀(520)의 내벽에 전하 저장층(530)을 형성할 수 있다.
그 후, 제조 시스템은 단계(S440)에서, 전하 저장층(530)의 내부 공간(531)에, 복수의 워드라인들(511)에 대응하는 제1 영역(541) 및 적어도 하나의 선택 라인(513)에 대응하는 제2 영역(542)으로 구성되는 채널층(540)을 영역 별로 각기 다른 물질로 일 방향(예컨대, z 방향)으로 연장 형성할 수 있다. 보다 상세하게, 제조 시스템은 단결정질의 실리콘 또는 폴리 실리콘으로 제1 영역(541)을 형성하고, 산화물 반도체 물질로 제2 영역(542)을 형성할 수 있다. 여기서, 산화물 반도체 물질은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(예컨대, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질) 또는 4족 반도체 물질을 포함할 수 있다.
예를 들어, 제조 시스템은 적어도 하나의 선택 라인(513)이 반도체 구조체(510) 상에서 상부에 적층되는 경우, 복수의 워드 라인들(511)의 위치에 대응되도록 제1 영역(541)을 형성한 뒤 적어도 하나의 선택 라인(513)의 위치에 대응되도록 제2 영역(542)을 형성할 수 있다. 다른 예를 들면, 적어도 하나의 선택 라인(513)이 반도체 구조체(510) 상에서 하부에 적층되는 경우, 적어도 하나의 선택 라인(513)의 위치에 대응되도록 제2 영역(542)을 형성한 뒤 복수의 워드 라인들(511)의 위치에 대응되도록 제1 영역(541)을 형성할 수 있다.
이 때, 제조 시스템은 단계(S440)에서, 제2 영역(542)이 적어도 하나의 선택 라인(513)에 대해 누설 전류를 차단하는 용도 및 적어도 하나의 선택 라인(513)의 트랜지스터 특성을 개선하는 용도로 사용되도록 누설 전류 특성이 우수한 산화물 반도체 물질로 제2 영역(542)을 형성할 수 있으며, 제1 영역(541)이 주입되는 홀을 메모리 셀들 전체 영역으로 확산시키는 용도로 사용되도록 홀 이동도(Hole mobility)가 우수한 실리콘 계열 물질로 제1 영역(541)을 형성할 수 있다.
또한, 제조 시스템은 단계(S440)에서, 채널층(540)의 단면과 동일한 크기의 단면을 갖도록 제2 영역(542)을 형성함으로써, 제2 영역(542)이 제1 영역(541)의 상면 또는 하면 중 일면을 완전히 덮는 형상을 가져 제1 영역(541)에서의 누설 전류를 완전히 차단 및 억제하도록 할 수 있다.
또한, 제조 시스템은 단계(S440)에서, 제1 영역(541)과 제2 영역(542) 사이의 접촉 계면에 N 타입 정션을 형성함으로써, 제1 영역(541) 및 제2 영역(542) 사이의 접촉 저항을 저감할 수 있다.
단계(S440)에 대한 예시로서, 적어도 하나의 선택 라인(513)이 반도체 구조체(510) 상에서 상부에 적층되는 경우, 제조 시스템은 도 5d와 같이 전하 저장층(530)의 내부 공간(531)에, 단결정질의 실리콘 또는 폴리 실리콘으로 형성되는 제1 영역(541)을 형성하고, 도 5e와 같이 제1 영역(541) 중 적어도 하나의 선택 라인(513)의 위치에 대응되는 상단 일부 영역을 리세스한 뒤, 리세스된 공간(541-1)에 도 5f와 같이 산화물 반도체 물질로 제2 영역(542)을 형성하고 평탄화함으로써, 제1 영역(541) 및 제2 영역(542)의 복합 채널 물질로 구성되는 채널층(540)을 형성할 수 있다.
만약, 적어도 하나의 선택 라인(513)이 반도체 구조체(510) 상에서 하부에 적층되는 경우, 제조 시스템은 전하 저장층(530)의 내부 공간 상 적어도 하나의 선택 라인(513)의 위치에 대응되는 높이까지 산화물 반도체 물질로 제2 영역(542)을 형성하고 평탄화한 뒤, 그 상부에 단결정질의 실리콘 또는 폴리 실리콘으로 형성되는 제1 영역(541)을 형성함으로써, 제1 영역(541) 및 제2 영역(542)의 복합 채널 물질로 구성되는 채널층(540)을 형성할 수 있다.
도 6은 다른 일 실시예에 다른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 6을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(600)는 도 3을 참조하여 전술된 3차원 플래시 메모리(300)와 적어도 하나의 선택 라인(610, 620)의 구조만이 상이할 뿐 다른 구성요소의 구조는 모두 동일하므로, 이하에서는 적어도 하나의 선택 라인(610, 620) 및 적어도 하나의 선택 라인(610, 620)과 수직으로 연결되는 채널층(630)의 제2 영역(631)에 대해서만 설명하기로 한다.
다른 일 실시예에 따른 3차원 플래시 메모리(600)가 상하로 인접한 두 개의 선택 라인들(610, 620)을 포함함에 따라, 제2 영역(631)은, 두 개의 선택 라인들(610, 620) 중 상부 선택 라인(610)에 대해 누설 전류를 차단하는 용도 및 적어도 하나의 선택 라인(610, 620)의 트랜지스터 특성을 개선하는 용도로 사용되는 동시에, 두 개의 선택 라인들(610, 620) 중 하부 선택 라인(620)과 관련되어 제1 영역(632) 및 제2 영역(631) 사이 접촉 계면에 형성되는 N 타입 정션(633)을 통해 제1 영역(632)에 홀을 주입하는 용도로 사용됨을 특징으로 한다.
보다 상세하게, 제2 영역(631)은 누설 전류 특성이 우수한 산화물 반도체 물질로 형성됨으로써 제1 영역(632)에서의 누설 전류를 상부 선택 라인(610)으로 차단 및 억제하는 역할과 판독 동작 또는 프로그램 동작 시 적어도 하나의 선택 라인(610, 620)이 스트링을 선택함에 있어 속도를 개선하고 문턱 전압 산포를 개선하는 역할을 할 수 있으며, N 타입 정션(633)을 포함함으로써 두 개의 선택 라인들(610, 620) 중 하부 선택 라인(620)으로부터 인가되는 전압에 따라 N 타입 정션(633)에서의 GIDL 현상에 의한 홀을 제1 영역(632)으로 주입하는 역할을 할 수 있다.
이 때, 제1 영역(632)은 홀 이동도가 단결정질 실리콘 또는 폴리 실리콘으로 형성됨으로써, N 타입 정션(633)에서의 GIDL 현상에 의해 주입되는 홀을 메모리 셀들의 전체 영역으로 확산시키는 용도로 사용될 수 있다.
이처럼 다른 일 실시예에 따른 3차원 플래시 메모리(600)는, 채널층(630)을 제1 영역(632) 및 제2 영역(631)으로 구성하는 가운데, 두 개의 선택 라인들(610, 620)의 위치에 대응하도록 제2 영역(631)을 배치 함으로써, N 타입 정션(633)에서의 GIDL(Gate Induced Drain Leakage) 현상에 의해 제1 영역(632)으로 홀이 주입됨에 따른 홀 주입 기반 메모리 동작을 수행할 수 있으며, 메모리 동작에서 발생되는 누설 전류를 제2 영역(631)을 통해 억제 및 차단함으로써, 누설 전류 특성을 개선할 수 있다. 또한, 적어도 하나의 선택 라인(610, 620)의 트랜지스터 특성(스트링 셀들의 문턱 전압 산포 및 프로그램/판독 동작의 속도)이 개선될 수 있다.
이와 같은 구조의 3차원 플래시 메모리(600)는, 도 3을 참조하여 전술된 3차원 플래시 메모리(300)와 구조적인 측면에서 적어도 하나의 선택 라인(610, 620)의 개수에서만 차이가 있으므로, 도 4 및 5a 내지 5f를 참조하여 설명된 단계들(S410 내지 S440)을 통해 제조될 수 있다. 다만, 3차원 플래시 메모리(600)가 제조되는 경우, 제조 시스템은 단계(S410)에서 기판 상 복수의 워드 라인들 및 복수의 절연층들이 교번하며 적층되고, 상부 또는 하부 중 어느 한 부위에 상하로 인접하며 두 개의 선택 라인들이 적층된 반도체 구조체를 준비한다는 점에서, 도 3을 참조하여 전술된 3차원 플래시 메모리(300)의 제조 방법과 차이가 있을 뿐이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 기판 상 일 방향으로 연장 형성되는 스트링-상기 스트링은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-;
    상기 스트링의 상단 또는 하단에 수직으로 연결되는 적어도 하나의 선택 라인(Selection Line); 및
    상기 적어도 하나의 선택 라인의 상부 또는 하부에 위치한 채 상기 스트링에 수직으로 연결되는 복수의 워드 라인들
    을 포함하고,
    상기 채널층은,
    각기 다른 물질로 형성되는, 상기 복수의 워드라인들에 대응하는 제1 영역 및 상기 적어도 하나의 선택 라인에 대응하는 제2 영역-상기 제2 영역은, 상기 적어도 하나의 선택 라인에 대해 누설 전류를 차단하는 용도 및 상기 적어도 하나의 선택 라인의 트랜지스터 특성을 개선하는 용도로 사용됨-으로 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 제1 영역은,
    단결정질의 실리콘 또는 폴리 실리콘으로 형성되고,
    상기 제2 영역은,
    산화물 반도체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 산화물 반도체 물질은,
    In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 영역은,
    상기 채널층의 단면과 동일한 크기의 단면을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 적어도 하나의 선택 라인은,
    적어도 하나의 스트링 선택 라인(String Selection Line; SSL) 또는 적어도 하나의 그라운드 선택 라인(Ground Selection Line; GSL) 중 어느 하나인 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제1항에 있어서,
    상기 제2 영역은,
    상기 제1 영역과의 접촉 계면에 형성되는 N 타입 정션(Junction)을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 N 타입 정션은,
    상기 제1 영역 및 상기 제2 영역 사이의 접촉 저항을 저감하는 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제7항에 있어서,
    상기 적어도 하나의 선택 라인이 상기 스트링의 상단 또는 하단 중 어느 한 부위에 상하로 인접하며 복수 개로 구현되는 경우
    상기 제2 영역은,
    상기 두 개의 선택 라인들 중 상부 선택 라인에 대해 누설 전류를 차단하는 용도 및 상기 적어도 하나의 선택 라인의 트랜지스터 특성을 개선하는 용도로 사용되는 동시에, 상기 두 개의 선택 라인들 중 하부 선택 라인과 관련되어 상기 N 타입 정션을 통해 상기 제1 영역에 홀을 주입하는 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제9항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 제2 영역이 상기 제1 영역에 홀을 주입하는 용도로 사용되는 것에 기초하여, 홀 주입 기반 메모리 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 기판 상 복수의 워드 라인들 및 복수의 절연층들이 교번하며 적층되고, 상부 또는 하부에 적어도 하나의 선택 라인(Selection Line)이 적층된 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체 상에 일 방향으로 홀을 에칭하는 단계;
    상기 홀에 전하 저장층을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 전하 저장층의 내부 공간에, 상기 복수의 워드라인들에 대응하는 제1 영역 및 상기 적어도 하나의 선택 라인에 대응하는 제2 영역-상기 제2 영역은, 상기 적어도 하나의 선택 라인에 대해 누설 전류를 차단하는 용도 및 상기 적어도 하나의 선택 라인의 트랜지스터 특성을 개선하는 용도로 사용됨-으로 구성되는 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  12. 제11항에 있어서,
    상기 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계는,
    단결정질의 실리콘 또는 폴리 실리콘으로 상기 제1 영역을 형성하고, 산화물 반도체 물질로 상기 제2 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 영역을 형성하고, 상기 제2 영역을 형성하는 단계는,
    상기 적어도 하나의 선택 라인이 상기 반도체 구조체 상에서 상부에 적층되는 경우, 상기 제1 영역을 형성한 뒤 상기 제2 영역을 형성하는 단계 또는
    상기 적어도 하나의 선택 라인이 상기 반도체 구조체 상에서 하부에 적층되는 경우, 상기 제2 영역을 형성한 뒤 상기 제1 영역을 형성하는 단계
    중 어느 하나의 단계를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  14. 삭제
  15. 제11항에 있어서,
    상기 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계는,
    상기 제1 영역과 상기 제2 영역 사이의 접촉 계면에 N 타입 정션(Junction)을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  16. 제11항에 있어서,
    상기 채널층을 영역 별로 각기 다른 물질로 상기 일 방향으로 연장 형성하는 단계는,
    상기 채널층의 단면과 동일한 크기의 단면으로 상기 제2 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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