KR102056401B1 - 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 상기 스트링의 하부에 배치되는 하부 배선층; 및 상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부를 포함할 수 있다.

Description

벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY ELEMENT FOR SUPPORTING BULK ERASE OPERATION AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 벌크 소거 동작을 지원하는 구조를 갖는 3차원 플래시 메모리 소자에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 셀 전류의 감소 및 셀 특성 열화를 야기한다.
이에, 3차원 플래시 메모리에서 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하기 위하여, 스트링의 중간 영역에 적어도 하나의 중간 배선층이 배치되는 구조가 제안되었다.
그러나 적어도 하나의 중간 배선층이 배치되는 구조의 3차원 플래시 메모리 소자는, 적어도 하나의 중간 배선층에 의해 스트링 내 채널층이 상부 채널층 및 하부 채널층으로 분할되기 때문에, 기판(200)의 벌크를 기반으로 하는 소거 동작이 적용되기 힘든 단점이 있다.
따라서, 아래의 실시예들은 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하도록 적어도 하나의 중간 배선층을 포함하는 3차원 플래시 메모리 소자에서, 벌크 소거 동작을 지원하는 기술을 제안하고자 한다.
일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함하는 구조에서, 적어도 하나의 중간 배선층 내에 적어도 하나의 연결부를 형성함으로써, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원 가능하도록 하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층을 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성함으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결하여 집적화 및 소형화를 도모하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 상기 스트링의 하부에 배치되는 하부 배선층; 및 상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부를 포함한다.
일측에 따르면, 상기 적어도 하나의 연결부는, N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리 소자는, P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 적어도 하나의 연결부에 의해 서로 연결된 상기 적어도 두 개의 채널층들이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층의 상부에 배치되며 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부는, 상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 중간 배선층은, 상기 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 형성될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아질 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 역계단 형상으로 형성됨으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 다른 배선층이 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 사용됨에 응답하여, 상기 드레인 전극 또는 상기 소스 전극 중 상기 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다.
또 다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리 소자의 제조 방법은, 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비하는 단계; 기판의 베이스 층의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들을 형성하는 단계; 상기 적어도 세 개 이상의 플러그 홀들 각각에 메탈 플러그를 증착하는 단계; 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그와 연결되도록 하부 배선층을 생성하는 단계; 상기 하부 배선층의 상부에 상기 복수의 구조체들 중 어느 하나의 구조체를 적층하는 단계; 상기 어느 하나의 구조체에 상기 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그를 제외한 나머지 메탈 플러그들과 연결되는 연결 플러그들을 상기 일 방향으로 연장 형성하는 단계; 상기 연결 플러그들 중 어느 하나의 연결 플러그와 연결되도록 적어도 하나의 중간 배선층을 생성하는 단계; 상기 적어도 하나의 중간 배선층의 상부에 상기 복수의 구조체들 중 상기 어느 하나의 구조체를 제외한 나머지 하나의 구조체를 적층하는 단계; 상기 나머지 하나의 구조체에 상기 나머지 메탈 플러그들 중 상기 적어도 하나의 중간 배선층과 연결된 메탈 플러그를 제외한 메탈 플러그와 연결되는 연결 플러그를 상기 일 방향으로 연장 형성하는 단계; 및 상기 연결 플러그와 연결되도록 상부 배선층을 생성하는 단계를 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 연장 형성되는 길이가 서로 다르도록 역계단 형상을 갖는다.
일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아질 수 있다.
다른 일측에 따르면, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 역계단 형상으로 생성됨으로써, 상기 기판 상 동일 선상에 형성된 상기 메탈 플러그들에 각각 연결될 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 중간 배선층을 생성하는 단계는, 상기 적어도 하나의 중간 배선층 내에 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 상기 적어도 하나의 중간 배선층의 상부에 위치하는 상기 나머지 하나의 구조체에 포함되는 채널층을 서로 연결시켜주는 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및 상기 식각된 영역에 N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계; 상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 연결부를 형성하는 단계는, N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계; 상기 적어도 하나의 중간 배선층 및 상기 N+층 각각에서 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및 상기 식각된 영역에 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계를 포함할 수 있다.
일 실시예들은 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용되도록 재구성 가능하게 형성되는 적어도 하나의 중간 배선층을 포함하는 구조에서, 적어도 하나의 중간 배선층 내에 적어도 하나의 연결부를 형성함으로써, 기판의 벌크를 기반으로 하는 벌크 소거 동작을 지원 가능하도록 하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안할 수 있다.
따라서, 일 실시예들은 종래의 3차원 플래시 메모리가 갖는 셀 전류 감소 및 셀 특성 열화의 단점을 해결하는 동시에, 벌크 소거 동작을 지원할 수 있다.
또한, 일 실시예들은 상부 배선층, 적어도 하나의 중간 배선층 및 하부 배선층을 연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성함으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결하여 집적화 및 소형화를 도모하는 3차원 플래시 메모리 소자 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 4는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 380 영역에 대한 하면도를 나타낸다.
도 5는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 381 영역에 대한 단면도를 나타낸다.
도 6은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 7은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 630 영역에 대한 단면도를 나타낸다.
도 8은 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 9는 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 830 영역에 대한 단면도를 나타낸다.
도 10a 내지 10b는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층이 형성되는 패턴을 설명하기 위한 도면이다.
도 11a 내지 11d는 일 실시예에 따른 GIDL 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 13 내지 22는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 23 내지 27은 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법에서 적어도 하나의 연결부를 형성하는 과정의 세부 공정을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 4는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 380 영역에 대한 상면도를 나타내며, 도 5는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 381 영역에 대한 단면도를 나타낸다.
도 3을 참조하면, 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(300)는 채널층(310)과 채널층(310)에 대해 수직적으로 적층되는 복수의 전극층들(320)을 포함하는 스트링(330), 상부 배선층(340), 적어도 하나의 중간 배선층(350), 하부 배선층(360) 및 적어도 하나의 연결부(370)를 포함한다.
이하, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(300)는, 상술한 구성요소들을 포함하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 채널층(310)과 복수의 전극층들(320) 사이를 연결하도록 형성되는 전하 저장층(도면에는 도시되지 않음) 및 복수의 전극층들(320)과 교대로 배치되며 채널층(310)에 대해 수직적으로 적층되는 복수의 층간 절연층들(도면에는 도시되지 않음)을 더 포함할 수 있다. 즉, 3차원 플래시 메모리 소자(300)는, 도 2를 참조하여 상술된 기존의 구성요소들을 더 포함하는 구조를 가질 수 있다.
채널층(310)은 일 방향으로 연장 형성된다. 예를 들어, 채널층(310)은 도 2를 참조하여 기재된 z축의 방향으로 연장 형성될 수 있다. 이 때, 채널층(310)은 내부의 속이 빈 튜브형으로 구현될 수 있으며, 이 경우 채널층(310)의 내부를 채우는 매립막(311)이 더 배치될 수 있으며, 채널층(310)의 외부를 둘러싼 측벽(312)이 더 배치될 수 있다.
복수의 전극층들(320)은 채널층(310)에 대해 수직적으로 적층된다. 이 때, 복수의 전극층들(320)은 도 2를 참조하여 기재된 x축의 방향으로 연장 형성될 수 있다.
여기서, 복수의 전극층들(320)은 적어도 하나의 중간 배선층(350)에 의해 양분되는 적어도 두 개의 블록들(321, 322)로 그룹핑될 수 있다. 예를 들어, 제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321-3)은 제1 블록(321)으로 그룹핑될 수 있고, 제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3)은 제2 블록(322)으로 그룹핑될 수 있다.
상부 배선층(340)은 스트링(330)(정확하게는 채널층(310))의 상부에 배치된다. 이 때, 상부 배선층(340)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 상부 배선층(340)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.
적어도 하나의 중간 배선층(350)은 스트링(330)의 중간 영역에서 채널층(310)을 관통하며 복수의 전극층들(320) 사이에 배치된다. 여기서, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 예를 들어, 적어도 하나의 중간 배선층(350)은 복수의 전극층들(320)이 연장 형성되는 방향(도 2를 참조하여 기재된 x축의 방향)에 평면 상으로 직교하는 방향(도 2를 참조하여 기재된 y축의 방향)으로 연장 형성될 수 있다. 이러한 적어도 하나의 중간 배선층(350)이 형성되는 패턴에 대한 상세한 설명은 도 10a 내지 10b를 참조하여 기재하기로 한다.
하부 배선층(360)은 스트링(330)(정확하게는 채널층(310))의 하부에 배치된다. 이 때, 하부 배선층(360)은 복수의 전극층들(320)이 연장 형성되는 방향에 직교하는 방향(평면 상 복수의 전극층들(320)의 연장 형성 방향과 직교하는 방향)으로 연장 형성될 수 있다. 즉, 하부 배선층(360)은 도 2를 참조하여 기재된 y축 방향으로 연장 형성될 수 있다.
이와 같은 구조의 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 각각은 3차원 플래시 메모리 소자(300)에서 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다. 이 때, 드레인 전극으로 사용된다는 것은 도 1에 도시된 비트라인(BL)으로 사용된다는 것을 의미할 수 있으며, 배선층(340, 350, 360)이 드레인 전극(또는 소스 전극)으로 사용된다는 것은 배선층(340, 350, 360) 자체가 드레인 전극(또는 소스 전극)으로 사용되는 것뿐만 아니라, 배선층(340, 350, 360)과 직접적으로 연결되는 전극층이 드레인 전극(또는 소스 전극)으로 사용되는 것을 의미할 수 있다.
예를 들어, 상부 배선층(340)이 소스 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 드레인 전극으로 사용될 수 있으며, 상부 배선층(340)이 드레인 전극으로 사용되는 경우, 상부 배선층(340)과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(350)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리 소자(300)에서 정보 저장 요소인 전하 저장층 및 전하 저장층과 직접적으로 맞닿는 전극층을 의미한다. 이에, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는 복수의 전극층들(320)을 포함함으로써, 복수의 전극층들(320)에 대응하는 복수의 전하 저장층들을 포함하고, 복수의 전극층들(320)과 복수의 전하 저장층들이 쌍을 이루어 형성하는 복수의 메모리 셀들을 포함할 수 있다,
다른 예를 들면, 적어도 하나의 중간 배선층(350)이 제1 중간 배선층, 제2 중간 배선층 및 제3 중간 배선층과 같이 복수 개로 구현되는 경우(제1 중간 배선층부터 제2 중간 배선층, 제3 중간 배선층의 순서로 순차적으로 배치되는 경우), 제1 중간 배선층이 드레인 전극으로 사용됨에 따라 제1 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 소스 전극으로 사용될 수 있다. 또한, 제3 중간 배선층이 소스 전극으로 사용됨에 따라 제3 중간 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 제2 중간 배선층은 드레인 전극으로 사용될 수 있다. 이처럼, 제2 중간 배선층은 인접한 다른 중간 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용되느냐에 따라 소스 전극으로 사용되거나 드레인 전극으로 사용될 수 있다.
즉, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다. 이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 재구성 가능하게 형성될 수 있다.
이 때, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 복수의 전극층들(320)이 그룹핑되는 적어도 두 개의 블록들(321, 322)에 각각 대응하도록 구비될 수 있다. 예를 들어, 상부 배선층(340)과 적어도 하나의 중간 배선층(350)은 제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321--3)이 그룹핑되는 제1 블록(321)에 대응하도록 구비되어 제1 블록(321)(제1 전극층(321-1), 제2 전극층(321-2) 및 제3 전극층(321--3))에 대한 드레인 전극 또는 소스 전극으로 사용되고, 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3)이 그룹핑되는 제2 블록(322)에 대응하도록 구비되어 제2 블록(322)(제4 전극층(322-1), 제5 전극층(322-2) 및 제6 전극층(322-3))에 대한 드레인 전극 또는 소스 전극으로 사용될 수 있다. 따라서, 3차원 플래시 메모리 소자(300)는 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360) 중 어느 하나를 선택하여 드레인 전극 또는 소스 전극으로 사용함으로써, 해당하는 배선층을 사용하는 전극층들 중 어느 하나의 전극층에 대응하는 전하 저장층을 선택적으로 프로그램, 소거 및 리드할 수 있다. 이하, 적어도 하나의 중간 배선층(350)이 하나인 경우로 설명되나, 이에 제한되거나 한정되지 않고, 두 개 이상의 복수 개로 구비될 수 있다. 이러한 경우 역시 마찬가지로, 복수의 중간 배선층들은 복수의 전극층들(320) 사이에 각각 배치될 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리 소자(300)는, 채널층 상부에 하나의 드레인 전극만을 포함하는 기존의 3차원 플래시 메모리 소자에 비해 셀 전류 감소 및 셀 특성 열화를 개선할 수 있다.
또한, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 연장 형성되는 길이가 서로 다를 수 있다. 예를 들어, 380 영역에 대한 하면도를 나타낸 도 4를 참조하면(도 4는 설명의 편의를 위해 다른 구성요소는 제외하고 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)만을 도시함), 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다. 따라서, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은 측면에서 바라봤을 때, 순차적으로 길이가 짧아지는 역계단 형상으로 형성될 수 있다.
또한, 적어도 하나의 중간 배선층(350)이 복수 개 구비되는 경우에도 마찬가지로, 복수의 중간 배선층들은 3차원 플래시 메모리 소자(300)의 하부로 내려갈수록 순차적으로 연장 형성되는 길이가 짧아질 수 있다.
이러한 역계단 형상으로 인하여, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)이 단일 기판(390) 상 동일 선상에 형성되는 플러그들(391, 392, 393)에 각각 연결됨으로써, 3차원 플래시 메모리 소자(300)는 집적화 및 소형화를 도모할 수 있으며, 배선 공정의 복잡도를 낮출 수 있다.
이와 같은 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상부 배선층(340), 적어도 하나의 중간 배선층(350) 및 하부 배선층(360)은, 금속 물질은 물론, 전도성을 갖는 비금속 물질 또는 금속 물질과 비금속 물질의 혼합 물질로도 형성될 수 있다.
적어도 하나의 연결부(370)는 적어도 하나의 중간 배선층(350) 내에 형성되어 채널층(310)이 적어도 하나의 중간 배선층(350)에 의해 분할된 적어도 두 개의 채널층들(313, 314)을 서로 연결시킬 수 있다. 예를 들어, 적어도 하나의 연결부(370)는 적어도 하나의 중간 배선층(350)에 의해 둘러싸인 채 적어도 두 개의 채널층(313, 314)을 서로 연결시켜주도록 형성될 수 있다. 더 구체적인 예를 들어, 381 영역에 대한 단면도를 나타낸 도 5를 참조하면, 적어도 하나의 연결부(370)는 N-층(371) 및 N-층(371)을 둘러싼 채 적어도 하나의 중간 배선층(350)에 접촉되는 N+층(372)을 포함하도록 형성될 수 있다. 여기서, N-층(371)은 채널층(310)과 동일한 물질에 N-형의 이온 주입 공정을 통해 생성될 수 있으며, N+층(372)은 채널층(310)과 동일한 물질에 N+형 이온 주입 공정을 통해 생성될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 적어도 하나의 연결부(370)는 다양한 구조로 형성될 수 있다. 이에 대한 상세한 설명은 도 7 내지 9를 참조하여 기재하기로 한다.
따라서, P형의 벌크 및 N+의 컨택트를 포함하는 기판(390) 상에 제조되는 3차원 플래시 메모리 소자(300)는, 적어도 하나의 연결부(370)를 통해 적어도 두 개의 채널층(313, 314) 모두를 벌크에 연결함으로써, 벌크 기반의 소거 동작을 지원할 수 있다. 여기서, 벌크 기반의 소거 동작은 종래의 기술이므로 이에 대한 상세한 설명은 생략하기로 한다.
이상, 하나의 스트링(330)을 포함하는 3차원 플래시 메모리 소자(300)에 대해 설명하였으나, 3차원 플래시 메모리 소자(300)에는 상술된 구조의 스트링(330)이 복수 개 포함될 수 있다.
도 6은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 7은 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 630 영역에 대한 단면도를 나타낸다.
도 6 내지 7을 참조하면, 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(600)는 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구조를 가지나, 적어도 하나의 연결부(610)가 상이한 구조를 갖는 것을 특징으로 한다.
예를 들어, 다른 일 실시예에 따른 3차원 플래시 메모리 소자(600)에서 적어도 하나의 연결부(610)는 적어도 하나의 중간 배선층(620)에 의해 둘러싸인 채 접촉되는 N+층을 포함하도록 형성될 수 있다. 이 때, N+층은 채널층과 동일한 물질에 N+형의 이온 주입 공정을 통해 생성될 수 있다.
도 8은 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이고, 도 9는 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 830 영역에 대한 단면도를 나타낸다.
도 8 내지 9를 참조하면, 또 다른 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자(800)는 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구조를 가지나, 적어도 하나의 연결부(810)가 상이한 구조를 갖는 것을 특징으로 한다.
예를 들어, 또 다른 일 실시예에 따른 3차원 플래시 메모리 소자(800)에서 적어도 하나의 연결부(810)는 적어도 하나의 중간 배선층(820)에 둘러싸인 채 접촉되는 N-층을 포함하도록 형성될 수 있다. 이 때, N-층은 채널층과 동일한 물질에 N-형의 이온 주입 공정을 통해 생성될 수 있다.
이상, 도 3 내지 도 9를 참조하여 설명된 3차원 플래시 메모리 소자(300, 600, 800)는 아래 표 1과 같이 기판에 포함되는 벌크에 소거 전압 Verase(예컨대, 14V)가 인가되고 나머지 배선층들이 floating됨으로써, 벌크 기반의 소거 동작을 수행할 수 있다.
상부 배선층 0V
제1 탑 셀렉터 0V
제1-1 메모리 셀의 게이트 0V
제1-2 메모리 셀의 게이트 0V
제1 바텀 셀렉터 0V
중간 배선층 Floating
제2 탑 셀렉터 0V
제2-1 메모리 셀의 게이트 0V
제2-2 메모리 셀의 게이트 0V
제2 바텀 셀렉터 0V
하부 배선층 Floating
제3 탑 셀렉터 0V
제3-1 메모리 셀의 게이트 0V
제3-2 메모리 셀의 게이트 0V
제3 바텀 셀렉터 0V
벌크 Verase(14V)
도 10a 내지 10b는 일 실시예에 따른 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층이 형성되는 패턴을 설명하기 위한 도면이다.
도 10a 내지 10b를 참조하면, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에서 적어도 하나의 중간 배선층(1010)이 형성되는 패턴은, 3차원 플래시 메모리 소자에 연결되는 비트라인의 형상에 따라 결정될 수 있다. 보다 정확하게, 적어도 하나의 중간 배선층(1010)은 적어도 하나의 중간 베선층(1010)에 대응하는 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 형성될 수 있다.
예를 들어, 상면도인 도 10a와 같이 비트라인(1010)이 내부가 채워진 단일 라인으로 형성되는 경우, 적어도 하나의 중간 배선층(1020)은 비트라인의 형상에 따라 내부가 채워진 단일 라인으로 형성될 수 있다.
다른 예를 들면, 상면도인 도 10b와 같이 비트라인(1010)이 내부가 비워진 두 개의 라인들로 형성되는 경우, 적어도 하나의 중간 배선층(1020)은 비트라인의 형상에 따라 내부가 비워진 두 개의 라인들로 형성될 수 있다.
이상, 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자에 대해 설명되었으나, 적어도 하나의 연결부는 벌크 소거 동작이 아닌, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원하도록 구현될 수도 있다. 이에 대해서는 아래에서 상세히 설명하기로 한다.
도 11a 내지 11d는 일 실시예에 따른 GIDL 소거 동작을 지원하는 3차원 플래시 메모리 소자를 나타낸 단면도이다.
도 11a 내지 11d를 참조하면, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원하는 3차원 플래시 메모리 소자(1100)는, 도 3을 참조하여 상술된 3차원 플래시 메모리 소자(300)와 동일한 구성요소 및 구조를 가지나, 적어도 하나의 연결부(1110)의 구조가 다른 것을 특징으로 한다.
예를 들어, 도 11a와 같이 적어도 하나의 연결부(1110)는 적어도 하나의 중간 배선층(1120)의 하부에 증착된 N+층(1111) 및 N+층(1111)의 상부에 배치되며 적어도 하나의 중간 배선층(1120)에 의해 둘러싸인 채 접촉되는 N-충(1112)을 포함하는 구조로 형성될 수 있다. N-층(1112)는 채널층과 마찬가지로, N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽을 포함할 수 있다. 더 구체적인 예를 들면, N-층(1112)는 도 11a와 같이 N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽(예컨대, ONO층) 모두를 포함할 수 있으나, 이에 제한되거나 한정되지 않고, 도 11b와 같이 N-층(1112)의 내부를 채우는 매립막만을 포함할 수도 있다. 이러한 경우, 측벽은 적어도 하나의 중간배선층(1120)의 상부까지만 형성될 수 있다.
다른 예를 들면, 도 11c와 같이 적어도 하나의 연결부(1110)는 적어도 하나의 중간 배선층(1120)의 하부에 증착된 N+층(1111) 및 N+층(1111)과 적어도 하나의 중간 배선층(1120)에 의해 둘러싸인 채 접촉되는 N-층(1112)을 포함하는 구조로 형성될 수 있다. N-층(1112)는 채널층과 마찬가지로, N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽을 포함할 수 있다. 더 구체적인 예를 들면, N-층(1112)는 도 11c와 같이 N-층(1112)의 내부를 채우는 매립막과 외부를 둘러싼 측벽(예컨대, ONO층) 모두를 포함할 수 있으나, 이에 제한되거나 한정되지 않고, 도 11d 및 11d와 같이 N-층(1112)의 내부를 채우는 매립막만을 포함할 수도 있다. 이러한 경우, 측벽은 도 11c와 같이 N+층(1111)의 상부까지만 형성되거나, 도 11d와 같이 적어도 하나의 중간배선층(1120)의 상부까지만 형성될 수 있다.
즉, 도 11a 내지 11d를 참조하여 상술된 적어도 하나의 연결부(1110)는, N-층(1112) 및 N+층(1111)이 서로 맞닿는 조건 아래 다양한 구조로 형성될 수 있다.
이 때, 적어도 하나의 중간 배선층(120)의 상부에 N+층(1111)이 증착되는 기존 구조인 경우 어닐링의 열처리 공정이 필수적으로 수행되어야 하며, 이로 인해 적어도 하나의 중간 배선층(1120)이 변질되거나 소실되는 문제가 발생될 수 있다. 따라서, 일 실시예에 따른 3차원 플래시 메모리 소자(1100)는 상술된 구조로 적어도 하나의 연결부(1110) 및 적어도 하나의 중간 배선층(1120)을 구현함으로써, 적어도 하나의 중간 배선층(1120)이 변질되거나 소실되는 문제를 방지할 수 있다.
이러한 적어도 하나의 연결부(1110)를 포함하는 3차원 플래시 메모리 소자(1100)는 벌크 기반의 소거 동작이 아닌, GIDL(Gate induced Drain Leakage ) 기반의 소거 동작을 지원할 수 있다. 보다 상세하게, 3차원 플래시 메모리 소자(1100)는 아래 표 2와 같이 상부 배선층, 적어도 하나의 중간 배선층(1120) 및 하부 배선층에 에 소거 전압 Verase(예컨대, 14V)가 인가됨으로써, GIDL 기반의 소거 동작을 수행할 수 있다.
상부 배선층 Verase(14V)
제1 탑 셀렉터 0V
제1-1 메모리 셀의 게이트 0V
제1-2 메모리 셀의 게이트 0V
제1 바텀 셀렉터 0V
중간 배선층 Verase(14V)
제2 탑 셀렉터 0V
제2-1 메모리 셀의 게이트 0V
제2-2 메모리 셀의 게이트 0V
제2 바텀 셀렉터 0V
하부 배선층 Verase(14V)
제3 탑 셀렉터 0V
제3-1 메모리 셀의 게이트 0V
제3-2 메모리 셀의 게이트 0V
제3 바텀 셀렉터 0V
벌크 Verase(14V)
도 12는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 나타낸 플로우 차트이고, 도 13 내지 22는 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 12 내지 22를 참조하면, 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법은, 3차원 플래시 메모리 제조 시스템(이하, 제조 시스템)에 의해 수행되는 것으로, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리 소자는 도 3, 도 6 및 도 8을 참조하여 상술된 구조 및 도 11a 내지 11e를 참조하여 상술된 구조를 갖게 된다.
우선, 제조 시스템은 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 복수의 전극층들 및 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비한다(1205). 예를 들어, 제조 시스템은 도 13과 같이 일 방향(도 2를 참조하여 기재된 x축의 방향)으로 연장 형성된 복수의 전극층들(1311-1, 1321-1) 및 복수의 층간 절연층들(1311-2, 1321-2)을 교대로 적층한 뒤, 교대로 적층된 복수의 전극층들(1311-1, 1321-1) 및 복수의 층간 절연층들(1311-2, 1321-2)을 관통하는 스트링 홀(String Hole)을 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성하고, 스트링 홀에 채널층(1311-3, 1321-3)을 형성하여 스트링(1311, 1321)이 각각 형성된 복수의 구조체들(1310, 1320)을 제작 및 준비할 수 있다.
이어서, 제조 시스템은 도 14와 같이 기판(1400)의 베이스 층(1410)의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들(1411, 1412, 1413)을 형성한다(1210). 이 때, 제조 시스템은 기판(1400) 상 동일 선상에 세 개 이상의 플러그 홀들(1411, 1412, 1413)을 형성할 수 있다.
그 다음, 제조 시스템은 도 15와 같이 적어도 세 개 이상의 플러그 홀 들(1421, 1422, 1423) 각각에 메탈 플러그(1510, 1520, 1530)를 증착한다(1215). 여기서, 세 개 이상의 플러그 홀들(1411, 1412, 1413)이 기판(1400) 상 동일 선상에 형성되었기 때문에, 세 개 이상의 플러그 홀들(1411, 1412, 1413)에 증착되는 메탈 플러그들(1510, 1520, 1530) 역시 기판(1400) 상 동일 선상에 위치하게 된다.
그 다음, 제조 시스템은 적어도 세 개 이상의 메탈 플러그들(1510, 1520, 1530) 중 어느 하나의 메탈 플러그(1510)와 연결되도록 하부 배선층을 생성한다(1220). 예를 들어, 제조 시스템은 도 16과 같이 제1 메탈 플러그(1510), 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 제1 메탈 플러그(1510)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 하부 배선층(1610)을 연장 형성할 수 있다.
그 다음, 제조 시스템은 하부 배선층(1610)의 상부에 복수의 구조체들(1310, 1320) 중 어느 하나의 구조체(1110)를 적층한다(1025). 예를 들어, 제조 시스템은 도 13과 같이 준비된 복수의 구조체들(1310, 1320) 중 제1 구조체(1310)를 도 17과 같이 하부 배선층(1610)의 상부에 적층할 수 있다.
그 다음, 제조 시스템은 하부 배선층(1610)의 상부에 적층된 어느 하나의 구조체(1310)에 적어도 세 개 이상의 메탈 플러그들(1510, 1520, 1530) 중 어느 하나의 메탈 플러그(1510)를 제외한 나머지 메탈 플러그들(1520, 1530)과 연결되는 연결 플러그들을 일 방향으로 연장 형성한다(1230). 예를 들어, 제조 시스템은 도 18과 같이 제1 메탈 플러그(1510), 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 하부 배선층(1610)과 연결된 제1 메탈 플러그(1510)를 제외한 나머지 메탈 플러그들(1520, 1530)과 연결되는 연결 플러그들(1810, 1820)을 제1 구조체(1310)에 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성할 수 있다.
그 다음, 제조 시스템은, 연결 플러그들(1810, 1820) 중 어느 하나의 연결 플러그(1810)와 연결되도록 적어도 하나의 중간 배선층을 생성한다(1235). 예를 들어, 제조 시스템은 도 19와 같이 제1 연결 플러그(1680) 및 제2 연결 플러그(1820) 중 제1 연결 플러그(1810)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 적어도 하나의 중간 배선층(1910)을 연장 형성할 수 있다.
이 때, 제조 시스템은, 1235 단계에서 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부를 형성할 수 있다. 구체적으로, 제조 시스템은 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 적어도 하나의 중간 배선층(1910)의 상부에 위치할 나머지 하나의 구조체(1320)에 포함되는 채널층(1321-3)을 서로 연결시켜주는 적어도 하나의 연결부(1911)를 적어도 하나의 중간 배선층(1910) 내에 형성할 수 있다.
특히, 제조 시스템이 1235 단계에서 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부를 어떤 구조로 형성하냐에 따라, 제조 완료되는 3차원 플래시 메모리 소자는 벌크 기반의 소거 동작 또는 GIDL 기반의 소거 동작 중 어느 하나를 지원하게 될 수 있다. 이에 대한 상세한 설명은 도 23 내지 27을 참조하여 기재하기로 한다.
또한, 제조 시스템은 1235 단계에서 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 적어도 하나의 중간 배선층(1910)을 형성할 수 있다.
그 다음, 제조 시스템은, 적어도 하나의 중간 배선층(1910)의 상부에 복수의 구조체들(1310, 1320) 중 하부 배선층(1610)의 상부에 적층된 구조체(1310)를 제외한 나머지 하나의 구조체(1320)를 적층한다(1240). 예를 들어, 제조 시스템은 도 13과 같이 준비된 복수의 구조체들(1310, 1320) 중 제2 구조체(1320)를 도 20과 같이 적어도 하나의 중간 배선층(1910)의 상부에 적층할 수 있다.
그 다음, 제조 시스템은 적어도 하나의 중간 배선층(1910)의 상부에 적층된 나머지 하나의 구조체(1320)에 나머지 메탈 플러그들(1520, 1530) 중 적어도 하나의 중간 배선층(1910)과 연결된 메탈 플러그(1520)를 제외한 메탈 플러그(1530)와 연결되는 연결 플러그를 일 방향으로 연장 형성한다(1245). 예를 들어, 제조 시스템은 도 21과 같이 제2 메탈 플러그(1520) 및 제3 메탈 플러그(1530) 중 적어도 하나의 중간 배선층(1910)과 연결된 제2 메탈 플러그(1520)를 제외한 제3 메탈 플러그(1530)와 연결되는 연결 플러그(2110)를 일 방향(도 2를 참조하여 기재된 z축의 방향)으로 연장 형성할 수 있다.
그 후, 제조 시스템은, 연결 플러그(2110)와 연결되도록 상부 배선층을 생성한다(1250). 예를 들어, 제조 시스템은 도 22와 같이 연결 플러그(2110)와 연결되도록 일 방향(도 2를 참조하여 기재된 y축의 방향)으로 상부 배선층(2210)을 연장 형성할 수 있다.
특히, 제조 시스템은, 1220 단계에서 생성하는 하부 배선층(1610), 1235 단계에서 생성하는 적어도 하나의 중간 배선층(1910) 및 1250 단계에서 생성하는 상부 배선층(2210)이 연장 형성되는 길이를 서로 다르도록 함으로써, 하부 배선층(1610), 적어도 하나의 중간 배선층(1910) 및 상부 배선층(2210)이 역계단 형상을 갖게 할 수 있다. 일례로, 제조 시스템은, 하부 배선층(1610)을 가장 짧게 연장 형성하고, 적어도 하나의 중간 배선층(1910)을 그 다음으로 짧게 연장 형성하며, 상부 배선층(2210)을 가장 길게 연장 형성함으로써, 상부 배선층(2210), 적어도 하나의 중간 배선층(1910) 및 하부 배선층(1610)의 순서로 연장 형성되는 길이가 짧아지도록 할 수 있다.
이러한 역계단 형상으로 인하여, 상부 배선층(2210), 적어도 하나의 중간 배선층(1910) 및 하부 배선층(1610)이 단일 기판(1400) 상 동일 선상에 형성되는 플러그들(1411, 1412, 1413)에 각각 연결됨으로써, 제조되는 3차원 플래시 메모리 소자는 집적화 및 소형화될 수 있으며, 전술된 바와 같이 복잡도가 매우 낮은 간단한 배선 공정만을 통하여 제조될 수 있다.
이상, 적어도 하나의 중간 배선층(1910)이 하나 포함되는 3차원 메모리 소자의 제조 방법이 설명되었으나, 적어도 하나의 중간 배선층(1910)이 복수 개 포함되는 경우 역시 상술된 단계들을 기반으로 제조될 수 있다.
도 23 내지 27은 일 실시예에 따른 3차원 플래시 메모리 소자의 제조 방법에서 적어도 하나의 연결부를 형성하는 과정의 세부 공정을 설명하기 위한 도면이다.
제조 시스템은 적어도 하나의 중간 배선층(1910) 내에 적어도 하나의 연결부(1911)를 형성하는 과정을 아래 예시들과 같은 세부 공정을 거쳐 수행할 수 있다. 그러나 적어도 하나의 연결부(1911)는 후술되는 예시들로 그 제조 공정이 제한되거나 한정되지 않고, 적어도 하나의 중간 배선층(1910) 내에 위치한 채, 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 적어도 하나의 중간 배선층(1910)의 상부에 위치할 나머지 하나의 구조체(1320)에 포함되는 채널층(1321-3)을 서로 연결시켜주는 구조를 갖도록 하는 다양한 공정을 통해 수행될 수 있다. 이러한 구조는, 적어도 하나의 연결부(1911)를 통해 벌크 기반의 소거 동작을 지원하기 위한 것으로, 도 23 내지 26을 참조하여 설명된다.
일례로 도 23을 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 N-층(1911-1) 및 N-층(1911-1)을 둘러싼 채 적어도 하나의 중간 배선층(1910)에 접촉되는 N+층(1911-2)을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.
다른 예를 들어 도 24를 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-층을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.
또 다른 예를 들어 도 25를 참조하면, 제조 시스템은 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N+층을 포함하는 적어도 하나의 연결부(1911)를 형성할 수 있다.
반면에, 도 26 내지 27을 참조하여 후술되는 구조의 적어도 하나의 연결부(2610)는, 3차원 플래시 메모리 소자로 하여금 GIDL 기반의 소거 동작을 지원하는 구조로 아래의 예시와 같이 제조될 수 있다.
예를 들어, 도 26을 살펴보면, 제조 시스템은 N+층(2611)이 하부에 증착된 적어도 하나의 중간 배선층(1910)을 생성하고, 적어도 하나의 중간 배선층(1910) 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)과 접촉되는 영역(1912)을 식각한 뒤, 식각된 영역(1912)에 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-충(2612)을 형성함으로써, 적어도 하나의 연결부(2610)를 형성할 수 있다.
다른 예를 들면, 제조 시스템은 도 27과 같이 N+층(2711)이 하부에 증착된 적어도 하나의 중간 배선층(1910)을 생성하고, 적어도 하나의 중간 배선층(1910) 및 N+층(2711) 각각에서 중 적어도 하나의 중간 배선층(1910)의 하부에 위치하는 어느 하나의 구조체(1310)에 포함되는 채널층(1311-3)에 대응하는 영역(1912, 1913)을 식각한 뒤, 식각된 영역(1912, 1913)에 N+층(2711)과 적어도 하나의 중간 배선층(1910)에 의해 둘러싸인 채 접촉되는 N-충(2712)을 형성함으로써, 적어도 하나의 연결부(2710)를 형성할 수 있다.
따라서, 이러한 구조로 형성되는 적어도 하나의 연결부(2610, 2710)를 통해 3차원 플래시 메모리 소자에서 GIDL 기반의 소거 동작이 지원될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (23)

  1. 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링;
    상기 스트링의 상부에 배치되는 상부 배선층;
    상기 스트링의 중간 영역에서 상기 채널층을 관통하며 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층;
    상기 스트링의 하부에 배치되는 하부 배선층; 및
    상기 적어도 하나의 중간 배선층 내에 형성되어 상기 적어도 하나의 중간 배선층에 의해 분할되는 적어도 두 개의 채널층들을 서로 연결시켜주는 적어도 하나의 연결부
    를 포함하고,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    연장 형성되는 길이가 서로 다른 것을 특징으로 하는 3차원 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함하는, 3차원 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.
  4. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함하는, 3차원 플래시 메모리 소자.
  5. 제1항에 있어서,
    상기 3차원 플래시 메모리 소자는,
    P형의 벌크 및 N+의 컨택트를 포함하는 기판 상에 제조되어, 상기 적어도 하나의 연결부에 의해 서로 연결된 상기 적어도 두 개의 채널층들이 상기 벌크와 연결됨에 따라 벌크 소거 동작을 지원하는, 3차원 플래시 메모리 소자.
  6. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층의 상부에 배치되며 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.
  7. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적어도 하나의 중간 배선층의 하부에 증착된 N+층 및 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는, 3차원 플래시 메모리 소자.
  8. 제1항에 있어서,
    상기 적어도 하나의 중간 배선층은,
    상기 스트링에 연결되는 비트라인의 형상에 따른 패턴으로 형성되는 3차원 플래시 메모리 소자.
  9. 제1항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    연장 형성되는 길이가 서로 다르도록 역계단 형상으로 형성되는, 3차원 플래시 메모리 소자.
  10. 제9항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아지는, 3차원 플래시 메모리 소자.
  11. 제9항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 역계단 형상으로 형성됨으로써, 단일 기판 상 동일 선상에 형성되는 플러그들에 각각 연결되는, 3차원 플래시 메모리 소자.
  12. 제1항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.
  13. 제12항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    제어하고자 하는 메모리 셀을 사이에 두는 다른 배선층이 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 사용됨에 응답하여, 상기 드레인 전극 또는 상기 소스 전극 중 상기 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자.
  14. 제1항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은,
    상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되는, 3차원 플래시 메모리 소자.
  15. 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 구조체들을 준비하는 단계;
    기판의 베이스 층의 적어도 일부를 식각하여 적어도 세 개 이상의 플러그 홀들을 형성하는 단계;
    상기 적어도 세 개 이상의 플러그 홀들 각각에 메탈 플러그를 증착하는 단계;
    적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그와 연결되도록 하부 배선층을 생성하는 단계;
    상기 하부 배선층의 상부에 상기 복수의 구조체들 중 어느 하나의 구조체를 적층하는 단계;
    상기 어느 하나의 구조체에 상기 적어도 세 개 이상의 메탈 플러그들 중 어느 하나의 메탈 플러그를 제외한 나머지 메탈 플러그들과 연결되는 연결 플러그들을 상기 일 방향으로 연장 형성하는 단계;
    상기 연결 플러그들 중 어느 하나의 연결 플러그와 연결되도록 적어도 하나의 중간 배선층을 생성하는 단계;
    상기 적어도 하나의 중간 배선층의 상부에 상기 복수의 구조체들 중 상기 어느 하나의 구조체를 제외한 나머지 하나의 구조체를 적층하는 단계;
    상기 나머지 하나의 구조체에 상기 나머지 메탈 플러그들 중 상기 적어도 하나의 중간 배선층과 연결된 메탈 플러그를 제외한 메탈 플러그와 연결되는 연결 플러그를 상기 일 방향으로 연장 형성하는 단계; 및
    상기 연결 플러그와 연결되도록 상부 배선층을 생성하는 단계
    를 포함하고,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    연장 형성되는 길이가 서로 다르도록 역계단 형상을 갖는, 3차원 플래시 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층의 순서로 각각 연장 형성되는 길이가 짧아지는, 3차원 플래시 메모리 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은,
    상기 역계단 형상으로 생성됨으로써, 상기 기판 상 동일 선상에 형성된 상기 메탈 플러그들에 각각 연결되는, 3차원 플래시 메모리 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 적어도 하나의 중간 배선층을 생성하는 단계는,
    상기 적어도 하나의 중간 배선층 내에 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 상기 적어도 하나의 중간 배선층의 상부에 위치하는 상기 나머지 하나의 구조체에 포함되는 채널층을 서로 연결시켜주는 적어도 하나의 연결부를 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 적어도 하나의 연결부를 형성하는 단계는,
    상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및
    상기 식각된 영역에 N-층 및 상기 N-층을 둘러싼 채 상기 적어도 하나의 중간 배선층과 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 적어도 하나의 연결부를 형성하는 단계는,
    상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및
    상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  21. 제18항에 있어서,
    상기 적어도 하나의 연결부를 형성하는 단계는,
    상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층과 접촉되는 영역을 식각하는 단계; 및
    상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N+층을 포함하는 상기 적어도 하나의 연결부를 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  22. 제18항에 있어서,
    상기 적어도 하나의 연결부를 형성하는 단계는,
    N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계;
    상기 적어도 하나의 중간 배선층 중 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및
    상기 식각된 영역에 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
  23. 제18항에 있어서,
    상기 적어도 하나의 연결부를 형성하는 단계는,
    N+층이 하부에 증착된 상기 적어도 하나의 중간 배선층을 생성하는 단계;
    상기 적어도 하나의 중간 배선층 및 상기 N+층 각각에서 상기 적어도 하나의 중간 배선층의 하부에 위치하는 상기 어느 하나의 구조체에 포함되는 채널층에 대응하는 영역을 식각하는 단계; 및
    상기 식각된 영역에 상기 N+층과 상기 적어도 하나의 중간 배선층에 의해 둘러싸인 채 접촉되는 N-층을 형성하는 단계
    를 포함하는 3차원 플래시 메모리 소자의 제조 방법.
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