CN111627915A - 集成电路器件 - Google Patents

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Abstract

一种集成电路器件包括在竖直方向上从衬底延伸的沟道结构、沿所述多个沟道结构设置的存储器单元串、在所述竖直方向上彼此间隔开并包括擦除控制线和串选择线的栅极线、以及包括连接到所述擦除控制线的擦除控制驱动晶体管和连接到所述串选择线的串选择驱动晶体管的驱动晶体管。

Description

集成电路器件
相关申请的交叉引用
本申请要求于2019年2月27日在韩国知识产权局提交的韩国专利申请No.10-2019-0023287的优先权，该申请的公开内容通过引用全部并入本文中。
技术领域
本发明构思大体上涉及集成电路器件。更具体地，本发明构思涉及包括竖直存储器器件的集成电路器件。
背景技术
现代集成电路器件要求越来越大的数据存储容量，同时保持相对较小的物理尺寸。该复合设定od要求越来越大的集成密度。竖直存储器器件提供在竖直方向上堆叠在衬底上的存储器单元。为了增加竖直存储器器件的数据存储容量，堆叠的存储器单元的数量必须增加，同时保持高效的读取、写入和/或擦除操作。
发明内容
本发明构思的实施例提供了其中可以增加但是控制堆叠的存储器单元的数量的集成电路器件。
根据本发明构思的一个方面，提供了一种集成电路器件，包括：多个沟道结构，在竖直方向上从衬底的主表面延伸；多个存储器单元串，在所述竖直方向上沿所述多个沟道结构设置，其中每一个存储器单元串包括多个串联连接的存储器单元；多个栅极线，在所述竖直方向上彼此间隔开并包括擦除控制线和串选择线；以及多个驱动晶体管，包括连接到所述擦除控制线的擦除控制驱动晶体管以及连接到所述串选择线的串选择驱动晶体管，其中所述多个栅极线中的关于所述衬底的所述主表面在水平方向上彼此间隔开的至少两个栅极线共同连接到所述多个驱动晶体管中的一个驱动晶体管。
根据本发明构思的另一个方面，提供了一种集成电路器件，包括：沟道结构，在竖直方向上从衬底延伸；位线，分别连接到沟道结构并在第一水平方向上延伸；栅电极，所述栅电极竖直堆叠在衬底上，与沟道结构交叉，具有阶梯图案，并在衬底上方在第二水平方向上延伸；以及擦除控制驱动晶体管和至少两个串选择驱动晶体管。所述栅电极中的至少两个栅电极分别用作擦除控制线，所述栅电极中的至少另外两个栅电极分别用作串选择线，所述擦除控制线和所述串选择线在所述第一水平方向上彼此间隔开，所述擦除控制线共同连接到所述擦除控制驱动晶体管，并且所述串选择线中的每一个串选择线分别连接到所述至少两个串选择驱动晶体管中的一个串选择驱动晶体管。
根据本发明构思的另一方面，提供了一种集成电路器件，包括：沟道结构，在竖直方向上从衬底延伸；存储器单元串，在所述竖直方向上沿所述沟道结构设置，其中所述存储器单元串中的每一个存储器单元串包括串联连接的存储器单元；栅电极，所述栅电极在所述竖直方向上彼此间隔开，与所述沟道结构交叉，并且在所述衬底上方在第二水平方向上延伸；以及驱动晶体管，包括擦除控制驱动晶体管和串选择驱动晶体管，其中所述栅电极包括字线、擦除控制线和串选择线，所述擦除控制线中的所述至少两个擦除控制线在第一水平方向上彼此间隔开并共同连接到一个擦除控制驱动晶体管，以及所述至少两个串选择线在所述第一水平方向上彼此间隔开并分别连接到所述至少两个串选择驱动晶体管。
根据本发明构思的另一个方面，提供了一种集成电路器件，包括：多个沟道结构，关于所述衬底的主表面在竖直方向上从衬底延伸；至少两个存储器单元串，具有多个存储器单元、串选择晶体管以及擦除控制晶体管，其中所述多个存储器单元、串选择晶体管以及擦除控制晶体管沿所述多个沟道结构中的至少两个沟道结构串联连接；以及至少两个擦除控制线，连接到所述至少两个存储器单元串中的每一个存储器单元串的擦除控制晶体管并在水平方向上彼此间隔开，其中所述至少两个存储器单元串中的每一个存储器单元串的擦除控制晶体管通过共同连接到所述至少两个擦除控制线的一个擦除控制驱动晶体管执行擦除操作。
附图说明
根据以下结合附图进行的详细描述，可以更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的实施例的集成电路器件的主要组成部分的平面图；
图2A是根据本发明构思的实施例的集成电路器件的存储器单元阵列的等效电路图；
图2B和图2C是根据本发明构思的实施例的集成电路器件的横截面图；
图3A是根据本发明构思的实施例的集成电路器件的存储器单元阵列的等效电路图；
图3B是根据本发明构思的实施例的集成电路器件的横截面图；
图4A是根据本发明构思的实施例的集成电路器件的存储器单元阵列的等效电路图；
图4B和图4C是根据本发明构思的实施例的集成电路器件的横截面图；
图5、图6和图7是根据本发明构思的实施例的集成电路器件的存储器单元阵列的相应等效电路图；
图8是根据本发明构思的实施例的集成电路器件的横截面图；
图9A、图9B、图9C、图9D和图9E是图8中所示的集成电路器件的虚线区IX的相应横截面图；
图10A是根据本发明构思的实施例的集成电路器件的存储器单元阵列的等效电路图；
图10B是示出了根据本发明构思的实施例的集成电路器件的主要组成部分的平面图；
图10C是根据本发明构思的实施例的集成电路器件的横截面图；
图11是根据本发明构思的实施例的集成电路器件的存储器单元阵列的等效电路图；
图12和图13分别是根据本发明构思的实施例的集成电路器件的横截面图；
图14和图15是根据本发明构思的实施例的集成电路器件的存储器单元阵列的相应等效电路图；
图16、图17和图18是根据本发明构思的实施例的集成电路器件的相应横截面图；以及
图19是根据本发明构思的实施例的集成电路器件的横截面图。
具体实施方式
图1是示出了根据本发明构思的实施例的集成电路器件1的平面图。图2A是根据本发明构思的实施例的集成电路器件1的存储器单元阵列(MCA)的等效电路图。图2B和图2C分别是根据本发明构思的实施例的集成电路器件1的横截面图，其中图2B是沿位线BL截取的的横截面图以及图2C是沿用于电连接(以下称为“连接”)擦除控制线ECL的公共连接布线190X截取的横截面图。
本发明构思的实施例大体上涉及包括竖直配置的存储器单元阵列MCA的集成电路。因此，图1、图2A、图2B和图2C中所示的集成电路器件1是具有竖直沟道结构的竖直NAND(VNAND)闪存器件。在这方面，本领域技术人员将认识到，术语“竖直”和“水平”用于描述组成组件和特征的相对空间方位。例如，衬底的主表面可以充当根据其定义各种坐标“方向”(例如，X、Y和Z方向)的方便的几何参考，其中这些方向中的一个方向(例如，Z方向)被标识为竖直方向，而其他方向(例如，X方向和Y方向)被标识为正交相关的水平方向。然而，这样的相对空间方位和一般的几何关系在本质上仅仅是描述性的。
通过使用主衬底110的主要的上水平表面110M作为参考，如图2A和图2B中所示，存储器单元阵列MCA可以被理解为包括在竖直方向上从衬底110竖直延伸的多个存储器单元串MS。在本发明构思的某些实施例中，多个存储器单元串MS可以沿多个竖直延伸的沟道结构150分别设置在衬底110上。
多个存储器单元串MS中的每一个可以包括以下各项的串联连接的布置：至少一个地选择晶体管GST、多个存储器单元MC、至少一个串选择晶体管SST、以及至少一个擦除控制晶体管ECT。这里，多个存储器单元MC中的每一个可以用于存储单比特数据或多比特数据，其中字线WL分别连接到相应的存储器单元MC并可以用于至少部分地控制存储器单元MC的操作。
地选择晶体管GST的栅极端子可以连接到地选择线GSL，并且地选择晶体管GST的源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，串选择晶体管SST的源极端子可以连接到存储器单元MC的漏极端子，并且串选择晶体管SST的漏极端子可以通过擦除控制晶体管ECT的源极端子连接到位线BL。擦除控制晶体管ECT的栅极端子可以连接到擦除控制线ECL，擦除控制晶体管ECT的源极端子可以连接到串选择晶体管SST的漏极端子，并且擦除控制晶体管ECT的漏极端子可以连接到公共连接布线190X。
考虑到上述示例，应注意每一个存储器单元串MS可以包括：一个地选择晶体管GST、一个串选择晶体管SST以及一个擦除控制晶体管ECT。备选地，每一个存储器单元串MS可以包括多个地选择晶体管GST、多个串选择晶体管SST以及多个擦除控制晶体管ECT。备选地，每一个存储器单元串MS可以省略地选择晶体管GST。然而，这些仅仅是选择的示例，并且在本发明构思的各种实施例中可以使用多种存储器单元串。
当信号通过串选择线SSL施加到串选择晶体管SST的栅极端子时，通过位线BL施加的信号被提供给多个存储器单元MC。因此，可以执行数据写入操作。当信号通过擦除控制线ECL施加到擦除控制晶体管ECT的栅极端子时，可以使用由擦除控制晶体管ECT生成的栅极感应漏极泄漏(GIDL)电流来执行针对多个存储器单元MC的擦除操作。在这方面，应注意，可以使用GIDL电流逐个单元块地执行擦除操作。
参考图1，衬底110可以在概念上划分为存储器单元区CR、连接区IR以及外围电路区PR。衬底110可以包括半导体材料，例如IV族半导体、III-V族化合物半导体、或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或Si-Ge。衬底110可以被提供为体晶片或外延层。在另一实施例中，衬底110可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
这里，存储器单元阵列MCA可以设置在存储器单元区CR中，并且用于驱动存储器单元阵列MCA的多个驱动晶体管TR可以设置在外围电路区PR中。
假设衬底110的上表面110M由第一水平方向(即，X方向)和第二水平方向(即，Y方向)来定义，存储器单元区CR、连接区IR和外围电路区可以被理解为沿衬底110在第二水平方向上顺序地延伸。也就是说，外围电路区PR可以在第二水平方向上被介于中间的连接区IR间隔开。
参考图1、图2A、图2B和图2C，多个栅电极120可以形成在衬底110上，在第二水平方向上延伸，并且在竖直方向上彼此间隔开。这里，多个栅电极120可以在第二水平方向上跨衬底110延伸，并且以沿第二水平方向的阶梯布置在竖直方向上朝上延伸。
在本发明构思的某些实施例中，多个栅电极120可以对应于配置存储器单元串MS的至少一个地选择线GSL、多个字线WL、至少一个串选择线SSL、以及至少一个擦除控制线ECL。例如，至少一个栅电极120a可以设置在存储器单元阵列MCA的最下面并可以用作地选择线GSL，至少一个栅电极120d可以设置在存储器单元阵列MCA的最上面并可以用作擦除控制线ECL，至少一个栅电极120c可以设置在至少一个栅电极120d下方并可以用作串选择线SSL，并且多个剩余的栅电极120b可以用作相应的字线WL。
在前述示例和以下的整个描述中，某些几何或空间相对术语可以关于先前假设的描述性关系来使用，比如“上”、“下”、“最上面”、“最下面”、“向上”、“向下”、“上方”和“下方”。例如，考虑到定义的竖直关系或方向，一个组件可以被认为位于另一个组件的上方或下方。
在前述示例中，在多个栅电极120中，为了将用作字线WL的多个栅电极120b与用作地选择线GSL、串选择线SSL和擦除控制线ECL的栅电极120a、120c和120d区分开，用作字线WL的多个栅电极120b可以在下文中被称为“字线”，并且用作地选择线GSL、串选择线SSL和擦除控制线ECL的栅电极120a、120c和120d可以在下文中被称为“栅极线”。因此，可以理解的是，多个栅电极120可以包括多个字线和多个栅极线。
在本发明构思的某些实施例中还设想了可能的包含以及一个或多个虚设线的使用。例如，多个栅电极120中的一个或多个(例如，字线120b、串选择线SSL 120c和/或擦除控制线ECL 120d)可以用作虚设线。(参见，例如，下文图8至图13中的组件120e)。
在其他实施例(参见，例如，关于下文图4A至图7描述的示例)，在多个栅电极120中，最上部(或位置)中的至少一个栅电极120d-U和最下部中的至少一个栅电极120d-D可以用作上擦除控制线ECL-U和下擦除控制线ECL-D。备选地，在诸如图16、图17和图18中所示的其他实施例中，当多个栅电极120包括至少两个堆叠ST1和ST2时，堆叠ST1和ST2中的每一个堆叠的最上部中的至少一个栅电极120d-U可以用作上擦除控制线ECL-U1和ECL-U2中的每一个擦除控制线。在一些实施例中，堆叠ST1和ST2中的每一个堆叠的最上部中的至少一个栅电极120d-D可以用作下擦除控制线ECL-D1和ECL-D2中的每一个擦除控制线。
如图2B和图2C中所示，绝缘层130可以设置在衬底110与最下面的栅电极120a之间并且设置在多个栅电极120中的每一个之间。此外，绝缘层130可以设置在最上部中的栅电极120d上。
多个字线切割区WLC可以设置在衬底110中，并且在第二水平方向上延伸，其中多个栅电极120设置在相邻的字线切割区WLC之间以配置一个块。一对相邻的字线切割区WLC可以限制多个栅电极120在第一水平方向上的宽度。中间字线切割区WLCA可以(可选地)在第二水平方向上设置在这对字线切割区WLC之间。
与多个字线切割区WLC竖直重叠的多个公共源极线140可以在第二水平方向上设置在衬底110上。此外，与中间字线切割区WLCA竖直重叠的多个中间公共源极线140A可以在第二水平方向上设置在衬底110上。绝缘间隔物142可以设置在每一个公共源极线140以及中间公共源极线140A的相对侧壁上。例如，绝缘间隔物142可以设置在每一个公共源极线140与栅电极120之间并且设置在每一个中间公共源极线140A与栅电极120之间。在本发明构思的某些实施例中，多个公共源极线140和多个公共源极线140A可以在衬底110M 110的主表面110M下方延伸。
多个公共源极区域144可以选择性地在第二水平方向上在衬底100中设置在多个公共源极线140下方。多个公共源极区域144可以是以高密度掺杂有n型杂质的杂质区域。多个公共源极区域144可以分别用作向存储器单元提供电荷的源极区域。多个公共源极区域144可以与多个字线切割区WLC重叠。
多个沟道结构150中的每一个沟道结构可以在Z方向上通过多个栅电极120从衬底110的主表面110M朝上竖直延伸通过存储器单元区CR。这里，沟道结构150可以在第一水平方向、第二方向和/或一些对角(例如，第一水平方向和第二水平方向的合成)方向上以规定的间隔彼此间隔开。因此，在本发明构思的某些实施例中，多个沟道结构150可以设置为锯齿或交错图案。
多个沟道结构150可以分别设置在沟道孔150H中，沟道孔150H延伸通过栅电极120、绝缘层130和层间绝缘层170。栅极绝缘层152和沟道层154可以顺序地设置在每一个沟道孔150H的内壁上。掩埋绝缘层156可以设置在沟道层154上以填充沟道孔150H中的每一个中的空间。
接触沟道层154并封闭每一个沟道孔150H的上开口的导电插塞158可以设置在沟道孔150H中的每一个上。在一些实施例中，导电插塞158可以包括以高浓度掺杂有杂质的半导体材料，并且沟道层154可以包括未掺杂有杂质的半导体材料或以比导电插塞158更低的密度掺杂有杂质的半导体材料。在其它实施例中，省略了掩埋绝缘层156，并且沟道层154可以具有填充沟道孔150H中的每一个的剩余部分的柱状物的形式。尽管未示出，但是集成电路器件1还可以包括用于在制造集成电路器件1的工艺中确保结构稳定性的虚设沟道结构。虚设通道结构可以具有与多个沟道结构150中的每一个沟道结构的结构相似的结构。
栅极绝缘层152可以包括从多个栅电极120中的每一个栅电极顺序地形成到沟道层154的阻挡介电层152a、电荷存储层152b和隧穿介电层152c。阻挡介电层152a可以包括氧化硅、氮化硅、或者具有比氧化硅的介电常数更大的介电常数的金属氧化物。金属氧化物可以是氧化铪、氧化铝、氧化锆、氧化钽、或上述氧化物的组合。电荷存储层152b可以包括多晶硅或掺杂有杂质的多晶硅。在一些实施例中，电荷存储层152b可以是由氮化硅、氮化硼或硼氮化硅形成的电荷俘获层。隧穿介电层152c可以包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。
最上部中的至少两个栅电极120c和120d中的每一个栅电极可以被串隔离绝缘层160划分为至少两个线。例如，串选择线切割区SLC可以在字线切割区WLC与中间字线切割区WLCA之间延伸或在第二水平方向上在一对字线切割区WLC之间延伸，并且串隔离绝缘层160可以设置在串选择线切割区SLC中。因此，擦除控制线ECL和串选择线SSL中的每一个在第一水平方向上的宽度可以小于字线WL在第一水平方向上的宽度。擦除控制线ECL和串选择线SSL中的每一个在第一水平方向上的宽度可以小于字线WL在第一水平方向上的宽度的1/2。例如，相对于字线WL在第一水平方向上的宽度，可以设置物理上分离的(或分开的)两个擦除控制线ECL和/或物理上分离的两个串选择线SSL。
在一些实施例中，每一个擦除控制线ECL在第一水平方向上的第一宽度和每一个串选择线SSL在第一水平方向上的第二宽度可以相等。然而，当串隔离绝缘层160逐渐缩小并且因此串隔离绝缘层160延伸到衬底110并且串隔离绝缘层160在第一水平方向上的宽度逐渐减小时，擦除控制线ECL在第一水平方向上的宽度可以略微大于串选择线SSL在第一水平方向上的宽度。
在本发明构思的某些实施例中，多个位线BL可以在第二水平方向上以均匀的间隔彼此间隔开并且可以在第一水平方向上延伸。多个位线BL可以连接到多个沟道结构150。例如，多个位线BL和多个沟道结构150可以通过设置在多个沟道结构150的导电插塞158上的导电柱头184以及设置在导电柱头184与多个位线BL之间的上导电过孔188连接。在一些实施例中，一对相邻的位线BL可以通过多个沟道结构150、导电柱头184和上导电过孔188交替地连接。然而，本发明构思不限于此。多个沟道结构150和多个位线BL可以通过考虑多个沟道结构150、多个沟道结构150中的每一个沟道结构的水平宽度和/或多个位线BL中的每一个位线的水平宽度的布置方法的各种方法来连接。
多个栅电极120和多个驱动晶体管TR可以通过多个连接布线190进行连接。多个栅电极120和多个连接布线190可以通过连接到连接区IR的多个栅电极120的一部分上的下导电过孔182以及设置在下导电过孔182与多个连接布线190之间的导电柱头184进行连接。
多个驱动晶体管TR可以最初连接到多个栅电极120。多个驱动晶体管TR和多个栅电极120可以仅通过导电路径进行连接，导电路径例如是下导电过孔182、导电柱头184、多个连接布线190、或者用于将多个连接布线190连接到多个驱动晶体管TR的导电过孔插塞(未示出)。
在连接区IR中，阶梯形的栅电极120的一端可以被称为连接到下导电过孔182的衬垫层。在竖直方向上形成在多个栅电极120的衬垫层上的多个下导电过孔182的由此产生的高度可以根据多个栅电极120的相对竖直位置而变化。多个连接布线190可以从多个栅电极120的衬垫层延伸到多个驱动晶体管TR。
多个连接布线190可以包括：公共连接布线190X、延伸连接布线190E、串连接布线190S和栅极连接布线190W。公共连接布线190X和延伸连接布线190E可以连接到擦除控制线ECL，串连接布线190S可以连接到串选择线SSL，并且栅极连接布线190W可以连接到字线WL或地选择线CSL。
多个驱动晶体管TR可以包括连接到字线WL的字线驱动晶体管TR-W、连接到串选择线SSL的串选择驱动晶体管TR-S、以及连接到擦除控制线ECL的擦除控制驱动晶体管TR-E。
字线驱动晶体管TR-W可以通过栅极连接布线190W连接到字线WL。在图1中，为了保持说明的清晰度，仅示出了单个字线驱动晶体管TR-W和单个栅极连接布线190W。然而，集成电路器件1可以包括多个字线驱动晶体管TR-W和多个栅极连接布线190W，多个字线驱动晶体管TR-W和多个栅极连接布线190W分别连接到在竖直方向上设置在不同的高度处的多个字线WL。
驱动晶体管TR还可以包括连接到地选择线GSL的地选择驱动晶体管，并且多个连接布线190还可以包括用于将地选择驱动晶体管连接到地选择线GSL的地选择连接布线。然而，由于连接到地选择线GSL的地选择连接布线和地选择驱动晶体管与连接到字线WL的栅极连接布线190W和字线驱动晶体管TR-W类似，因此不再说明或重复描述地选择连接布线和地选择驱动晶体管。
串选择驱动晶体管TR-S可以通过串连接布线190S连接到串选择线SSL。集成电路器件1可以包括多个串连接布线190S和多个串选择驱动晶体管TR-S，多个串连接布线190S和多个串选择驱动晶体管TR-S分别连接到物理上分开的多个串选择线SSL。
擦除控制驱动晶体管TR-E可以通过公共连接布线190X和延伸连接布线190E连接到多个擦除控制线ECL。公共连接布线190X和延伸连接布线190E可以被称为擦除控制连接布线。
栅极连接布线190W、串连接布线190S和延伸连接布线190E可以在第一水平方向和/或第二水平方向上延伸。然而，图1中所示的栅极连接布线190W、串连接布线190S和延伸连接布线190E的布局配置(例如，布局设计、几何形状或形状)是示例。
物理上分开的多个串选择线SSL通过物理上分开的串连接布线190S分别连接到多个串选择驱动晶体管TR-S。物理上分开的多个擦除控制线ECL中的至少两个擦除控制线ECL可以通过一个擦除控制连接布线连接到一个擦除控制驱动晶体管TR-E。也就是说，一个公共连接布线190X和一个延伸连接布线190E可以彼此连接。在第一水平方向(位线延伸的方向)上延伸的公共连接布线190X可以连接到至少两个擦除控制线ECL。也就是说，公共连接布线190X在第一水平方向上延伸并将擦除控制连接布线中的至少两个擦除控制线ECL相连。例如，公共连接布线190X可以在第一水平方向上沿多个擦除控制线ECL中的每一个擦除控制线ECL的一端在连接区IR上(也就是说，在衬垫层上)延伸，并且可以将一个块中的多个擦除控制线ECL相连。
例如，与物理上分开的串选择线SS1相对应的串选择驱动晶体管TR-S的数量可以大于与物理上分开的擦除控制线ECL相对应的擦除控制驱动晶体管TR-G的数量。
由于诸如图1、图2A、图2B和图2C中所示的集成电路器件等的集成电路器件包括用于单独地驱动多个串选择晶体管SST的多个串选择驱动晶体管TR-S，因此这样的集成电路器件可以单独地操作多个存储器单元串MS。因此，为了同时驱动多个擦除控制晶体管ECT中的至少两个擦除控制晶体管ECT，集成电路器件可以包括将至少两个擦除控制线ECL相连并且在第一水平方向上延伸的公共连接布线190X、以及用于将公共连接布线190X连接到擦除控制驱动晶体管TR-G的延伸连接布线190E。
利用该配置，可以最小化包括公共连接布线190X和延伸连接布线190E在内的擦除控制连接布线的数量。可以最小化连接布线190所需的布局区和由擦除控制驱动晶体管TR-G占据的布局区。因此，可以更容易且更高效地控制根据本发明构思的实施例的集成电路器件1的多个存储器单元MC，而无需相应地增加由集成电路器件占据的布局区。
图3A是根据本发明构思的实施例的集成电路器件1a的存储器单元阵列的等效电路图，图3B是沿用于将擦除控制线ECL相连的公共连接布线190Xa截取的集成电路器件1a的横截面图。这里，集成电路器件1a的未描述部分可以在配置和操作上与先前关于图1、图2A、图2B和图2C所描述的集成电路器件1类似。
参考图3A和图3B，集成电路器件1a可以包括多个连接布线190a，其中多个连接布线190a包括公共连接布线190Xa、延伸连接布线(参考图1的190E)、串连接布线190S和栅极连接线190W。公共连接布线190Xa和延伸连接布线190E可以连接到擦除控制线ECL，串连接布线190X可以连接到串选择线SSL，并且栅极连接布线190W可以连接到字线WL或地选择线CSL。公共连接布线190Xa和延伸连接布线190E可以被称为擦除控制连接布线。
在第一水平方向(位线BL延伸的方向，如图1中所示)上延伸的公共连接布线190Xa可以连接到至少两个擦除控制线ECL。也就是说，在第一水平方向上延伸的公共连接布线190Xa可以连接到擦除控制连接布线中的至少两个擦除控制线ECL。例如，多个公共连接布线190Xa在第一水平方向上延伸并可以连接到一个块中的多个擦除控制线ECL中的至少两个擦除控制线ECL。
先前关于图1、图2A、图2B和图2C描述的公共连接布线190X可以连接到一个块中的多个擦除控制线ECL。然而，在图3A和图3B中，在第一水平方向上物理上分开的至少两个公共连接布线190Xa中的每一个公共连接布线190Xa可以连接到一个块中的多个擦除控制线ECL中的至少两个不同的擦除控制线ECL。
此外，在第一水平方向上物理上分开的至少两个公共连接布线190Xa可以分别连接到至少两个擦除控制驱动晶体管(参见例如图1中的组件TR-E)。
图4A是根据本发明构思的实施例的集成电路器件2或2a的存储器单元阵列的等效电路图。图4B和图4C是沿用于将上擦除控制电极ECL-U相连的公共连接布线190X截取的集成电路器件2和2a的相应横截面图。这里，集成电路器件2和2a的未描述部分可以分别在配置和操作上与先前关于图1至图3B(包括图1和图3B)所描述的集成电路器件中的一个或多个集成电路器件类似。
参考图4A、图4B和图4C，集成电路器件2和2a中的每一个集成电路器件可以包括多个栅电极120。多个存储器单元串MS中的每一个存储器单元串MS可以包括下擦除控制晶体管ECT-D、地选择晶体管GST、多个存储器单元MC、串选择晶体管SST、以及上擦除控制晶体管ECT-U，下擦除控制晶体管ECT-D、地选择晶体管GST、多个存储器单元MC、串选择晶体管SST、以及上擦除控制晶体管ECT-U彼此串联连接。在示例性实施例中，多个栅电极120可以对应于配置存储器单元串MS的至少一个下擦除控制线ECL-D、至少一个地选择线GSL、多个字线WL、至少一个串选择线SSL和至少一个上擦除控制线ECL-U。上擦除控制晶体管ECT-U的栅极端子可以连接到上擦除控制线ECL-U，并且下擦除控制晶体管ECT-D的栅极端子可以连接到下擦除控制线ECL-D。上擦除控制线ECL-U和上擦除控制晶体管ECT-U可以与参考图1至图3B所述的擦除控制线ECL和擦除控制晶体管ECT相同。
例如，最下部中的至少一个栅电极120d-D或120d-Da用作至少一个下擦除控制线ECL-D，用作至少一个下擦除控制线ECL-D的至少一个栅电极120d-D或120d-Da上方的至少一个栅电极120a用作地选择线GSL，最上部中的至少一个栅电极120d-U用作上擦除控制线ECL-U，最上部中的用作上擦除控制线ECL-U的至少一个栅电极120d-U下方的至少一个栅电极120c用作串选择线SSL，并且多个剩余栅电极120b可以用作字线WL。
最上部中的至少两个栅电极120c和120d-U中的每一个栅电极可以在平面上被串隔离绝缘层160划分成至少两个线。例如，串选择线切割区SLC可以在第二水平方向上在字线切割区WLC与中间字线切割区WLCA之间或在一对字线切割区WLC之间延伸，并且串隔离绝缘层160可以设置在串选择线切割区SLC中。因此，上擦除控制线ECL-U和串选择线SSL中的每一个在第一水平方向上的宽度可以小于字线WL在第一水平方向上的宽度。上擦除控制线ECL-U和串选择线SSL中的每一个在第一水平方向上的宽度可以小于字线WL在第一水平方向上的宽度的1/2。例如，在一个字线WL在第一水平方向上的宽度中，可以设置物理上分开的两个上擦除控制线ECL-U和物理上分开的两个串选择线SSL。
参考图4B，集成电路器件2的最下部中的至少一个栅电极120d-D的宽度可以与最下部中的至少一个栅电极120d-D上方的至少两个栅电极120a和120b的宽度相同。例如，在一个字线WL在第一水平方向上的宽度中，可以设置物理上分开的一个下擦除控制线ECL-D。
然而，当字线切割区WLC和/或中间字线切割区WLCA朝衬底110延伸且字线切割区WLC和/或中间字线切割区WLCA在第一水平方向上的宽度逐渐减小并且因此字线切割区WLC和/或中间字线切割区WLCA逐渐缩小时，下擦除控制线ECL-D在第一水平方向上的宽度可以略微大于字线WL在第一水平方向上的宽度。
参考图4C，集成电路器件2a的最下部中的至少一个栅电极120d-Da可以在平面上被划分为至少两个线。下擦除控制线ECL-D在第一水平方向上的宽度可以小于字线WL在第一水平方向上的宽度。下擦除控制线ECL-D在第一水平方向上的宽度可以小于字线WL在第一水平方向上的宽度的1/2。例如，在一个字线WL在第一水平方向上的宽度中，可以设置物理上分开的两个下擦除控制线ECL-D。
参考图4A、图4B和图4C，在第一水平方向上延伸的公共连接布线190X可以连接到一个块中的多个上擦除控制线ECL-U。可以将一个块中的多个下擦除控制线ECL-D相连。在一些实施例中，一个块中的多个下擦除控制线ECL-D可以通过相似的连接布线连接到用于将一个块中的多个上擦除控制线ECL-U相连的公共连接布线190X。在其它实施例中，一个块中的多个下擦除控制线ECL-D可以通过形成在衬底100中的导电区进行连接。
连接的上擦除控制晶体管ECT-U的数量可以等于连接的下擦除控制晶体管ECT-D的数量。
例如，图4B中所示的集成电路器件2连接到在水平方向上物理上分开的四个上擦除控制线ECL-U并可以连接到在水平方向上物理上分开的两个下擦除控制线ECL-D。连接到物理上分开的一个下擦除控制线ECL-D的下擦除控制晶体管ECT-D的数量可以是连接到物理上分开的一个上擦除控制线ECL-U的上擦除控制晶体管ECT-U的数量的两倍。
例如，图4C中所示的集成电路器件2a连接到在水平方向上物理上分开的四个上擦除控制线ECL-U并可以连接到在水平方向上物理上分开的四个下擦除控制线ECL-D。连接到物理上分开的一个下擦除控制线ECL-D的下擦除控制晶体管ECT-D的数量可以等于连接到物理上分开的一个上擦除控制线ECL-U的上擦除控制晶体管ECT-U的数量。
图5、图6和图7是根据本发明构思的实施例的集成电路器件2b、2c和2d的存储器单元阵列的相应等效电路图。
参考图5，在集成电路器件2b中，连接的上擦除控制晶体管ECT-U的数量可以大于连接的下擦除控制晶体管ECT-D的数量。例如，连接的上擦除控制晶体管ECT-U的数量可以是连接的下擦除控制晶体管ECT-D的数量的两倍或不小于连接的下擦除控制晶体管ECT-D的数量的两倍。
例如，如图4A和图4B中所示的集成电路器件2和2a中的每一个集成电路器件的上擦除控制线ECL-U那样，图5中所示的集成电路器件2b的一个块中的上擦除控制线ECL-U在水平方向上被物理上分成四个上擦除控制线ECL-U，并且可以将物理上分开的四个上擦除控制线ECL-U相连。例如，如图4A中的集成电路器件2的下擦除控制线ECL-D那样，图5中所示的集成电路器件2b的一个块中的下擦除控制线ECL-D在水平方向上被物理上分成两个下擦除控制线ECL-D，并且将物理上分开的两个下擦除控制线ECL-D相连，或者如图4B中所示的集成电路器件2a的下擦除控制线ECL-D那样，图5中所示的集成电路器件2b的一个块中的下擦除控制线ECL-D在水平方向上被物理上分成四个下擦除控制线ECL-D，并且可以将物理上分开的四个下擦除控制线ECL-D相连。
参考图6，在集成电路器件2c中，连接的上擦除控制晶体管ECT-U的数量可以小于连接的下擦除控制晶体管ECT-D的数量。例如，连接的下擦除控制晶体管ECT-D的数量可以是连接的上擦除控制晶体管ECT-U的数量的两倍或不小于连接的上擦除控制晶体管ECT-U的数量的两倍。
例如，如图3A和图3B中所示的集成电路器件1a中的上擦除控制线ECL-U那样，图6中所示的集成电路器件2c的一个块中的上擦除控制线ECL-U在水平方向上被物理上分成四个上擦除控制线ECL-U，并且可以将物理上分开的四个上擦除控制线ECL-U两两相连。
例如，如图4A中所示的集成电路器件2的下擦除控制线ECL-D那样，图6中所示的集成电路器件2c的一个块中的下擦除控制线ECL-D在水平方向上被物理上分成两个下擦除控制线ECL-D，并且可以将物理上分开的两个下擦除控制线ECL-D相连，或者如图4B中所示的集成电路器件2a的下擦除控制线ECL-D那样，图6中所示的集成电路器件2c的一个块中的下擦除控制线ECL-D在水平方向上被物理上分成四个下擦除控制线ECL-D，并且可以将物理上分开的四个下擦除控制线ECL-D两两相连。
参考图7，在集成电路器件2d中，连接的上擦除控制晶体管ECT-U的数量可以等于连接的下擦除控制晶体管ECT-D的数量。
例如，如图3A和图3B中所示的集成电路器件1a中的上擦除控制线ECL-U那样，图7中所示的集成电路器件2d的一个块中的上擦除控制线ECL-U在水平方向上被物理上分成四个上擦除控制线ECL-U，并且可以将物理上分开的四个上擦除控制线ECL-U两两相连。
例如，如图4A中所示的集成电路器件2的下擦除控制线ECL-D那样，图7中所示的集成电路器件2d的一个块中的下擦除控制线ECL-D在水平方向上被物理上分成两个下擦除控制线ECL-D，并且物理上分开的两个下擦除控制线ECL-D不相连，或者如图4B中所示的集成电路器件2a的下擦除控制线ECL-D那样，图7中所示的集成电路器件2d的一个块中的下擦除控制线ECL-D在水平方向上被物理上分成四个下擦除控制线ECL-D，并且可以将物理上分开的四个下擦除控制线ECL-D两两相连。
图8是沿位线BL截取的根据本发明构思的实施例的集成电路器件3的横截面图。这里，集成电路器件3的未描述部分可以在配置和操作上与先前关于图1至图7(包括图1和图7)所描述的集成电路器件中的一个或多个集成电路器件类似。
参考图8，集成电路器件3可以包括多个栅电极120。最下部中的至少一个栅电极120a用作地选择线GSL，最上部中的至少一个栅电极120d用作擦除控制线ECL，最上部中的用作擦除控制线ECL的至少一个栅电极120d下方的至少一个栅电极120c用作串选择线SSL，最上部中的用作串选择线SSL的至少一个栅电极120c下方的至少一个栅电极120e可以是虚设字线DWL，并且多个剩余的栅电极120b可以用作字线WL。
在这方面，虚设字线DWL可以设置在串选择线SSL与字线WL之间，以减少串选择线SSL与字线WL之间的电干扰。备选地或附加地，虚设字线DWL可以设置在串选择线SSL与擦除控制线ECL之间(例如，多个栅电极120的最上部)。
图9A、图9B、图9C、图9D和图9E是沿图8中所示的集成电路器件3的虚线区IX截取的相应横截面图。
参考图9A，沟道结构150可以设置在沟道孔150H中。栅极绝缘层152和沟道层154可以顺序地设置在沟道孔150H的内壁上，使得掩埋绝缘层156填充沟道孔150H的剩余空间。接触沟道层154并覆盖沟道孔150H的入口的导电插塞158可以设置在沟道孔150H上。
栅极绝缘层152可以包括在栅电极120上朝向沟道层154顺序地形成的阻挡介电层152a、电荷存储层152b和隧穿介电层152c。
栅极绝缘层152的最上端可以设置在与多个栅电极1.20中的最上部中的栅电极120d的上表面的高度相同的高度处。栅极绝缘层152的最上端和沟道层154的最上端可以设置在相同的高度处。导电插塞158的最下端可以设置在与多个栅电极120中的最上部中的栅电极120d的上表面的高度相同的高度处或比该上表面的高度更低的高度处。
参考图9B，栅极绝缘层152的最上端可以设置在比多个栅电极120中的最上部中的栅电极120d的上表面的高度更高的高度处。沟道层154的最上端可以设置在比栅极绝缘层152的最上端的高度更低的高度处。导电插塞158的最下端可以设置在与多个栅电极120中的最上部中的栅电极120d的上表面的高度相同的高度处或比该上表面的高度更低的高度处。
参考图9C，栅极绝缘层152的最上端可以设置在比多个栅电极120中的最上部中的栅电极120d的上表面的高度更高的高度处。导电插塞158的最下端可以设置在与多个栅电极120中的最上部中的栅电极120d的上表面的高度相同的高度处或比该上表面的高度更低的高度处。
参考图9D，栅极绝缘层152可以包括阻挡介电层152a、电荷存储层152b、隧穿介电层152c和栅极介电层152d。
阻挡介电层152a、电荷存储层152b和隧穿介电层152c中的每一个的最上端可以设置在多个栅电极120中的最上部中的栅电极120d的下表面的高度与最上部中的栅电极120c的上表面的高度之间的高度处。栅极介电层152d可以面向多个栅电极120中的最上部中的栅电极120d的侧表面。面向最上部中的栅电极120d的侧表面的栅极介电层152d的厚度可以小于第二宽度W2，其中第二宽度W2是阻挡介电层152a、电荷存储层152b和隧穿介电层152c在水平方向上的宽度之和。
也就是说，在多个栅电极120中，第一宽度W1即面向最上部的栅电极120d的侧表面的栅极绝缘层152的厚度(例如，擦除控制线ECL)，可以小于第二厚度W2即面向剩余的栅电极120(例如，串选择线SSL、虚设字线DWL和字线WL)的侧表面的栅极绝缘层152的厚度。
参考图9E，栅极绝缘层152可以包括阻挡介电层152a、电荷存储层152b、隧穿介电层152c和栅极介电层152d。
阻挡介电层152a、电荷存储层152b和隧穿电介质层152c中的每一个层的最上端可以设置在多个栅电极120中的最上部中的字线WL的上表面的高度与虚设字线DWL的下表面的高度之间的高度上。栅极介电层152d可以面向多个栅电极120中的擦除控制线ECL、串选择线SSL和虚设字线DWL的侧表面。栅极介电层152d在水平方向上的第一宽度W1a可以小于第二宽度W2a，第一宽度W1a是面向擦除控制线ECL、串选择线SSL和虚设字线DWL的侧表面的栅极介电层152d的厚度，第二宽度W2a是阻挡介电层152a、电荷存储层152b和隧穿介电层152c在水平方向上的宽度之和。
在一些实施例中，阻挡介电层152a、电荷存储层152b和隧穿介电层152c中的每一个层的最上端可以设置在虚设字线DWL的上表面的高度与串选择线SSL的下表面的高度之间的高度上。也就是说，栅极介电层152d面向擦除控制线ECL和串选择线SSL的侧表面，并且阻挡介电层152a、电荷存储层152b和隧穿介电层152c可以面向字线WL和虚设字线DWL的侧表面。
在图9A、图9B、图9C、图9D和图9E(在下文中，图9A至图9E(包括图9A和图9E))中的每一个图中，分别示出了一个擦除控制线ECL、一个串选择线SSL和一个虚设字线DWL。然而，本发明构思的范围不限于此。擦除控制线ECL、串选择线SSL和虚设字线DWL中的至少一个可以包括多个线。在这种情况下，分别在图9A至图9E中示出的擦除控制线ECL的上表面、下表面和侧表面可以定义多个擦除控制线ECL中的最上侧中的擦除控制线ECL的上表面和最下侧中的擦除控制线ECL的下表面、以及所述多个擦除控制线ECL的侧表面。串选择线SSL的上表面、下表面和侧表面可以分别定义多个串选择线SSL中的最上侧中的串选择线SSL的上表面和最下侧中的串选择线SSL的下表面、以及所述多个串选择线SSL的侧表面。虚设字线DWL的上表面、下表面和侧表面可以分别定义多个虚设字线DWL中的最上侧中的虚设字线DWL的上表面和最下侧中的虚设字线DWL的下表面、以及所述多个虚设字线DWL的侧表面。
图10A是根据本发明构思的实施例的集成电路器件4的存储器单元阵列的等效电路图。图10B是进一步示出了集成电路器件4的平面图，并且图10C是沿用于将第二擦除控制电极ECL2相连的第二公共连接布线190X2截取的集成电路器件4的横截面图。这里，集成电路器件4的未描述部分可以在配置和操作上与先前关于图1至图9E(包括图1和图9E)所描述的一个或多个集成电路器件类似。
参考图10A、图10B和图10C，集成电路器件4包括至少两个擦除控制线ECL、至少一个串选择线SSL、至少一个虚设字线DWL、多个字线WL和至少一个地选择线GSL。然而，集成电路器件4可以包括至少两个串选择线SSL，并且在一些实施例中，集成电路器件4可以包括至少两个虚设字线DWL。
至少两个擦除控制线ECL可以是多个栅电极120中的最上端中的至少两个栅电极120d。例如，至少两个擦除控制线ECL可以包括第一擦除控制线ECL1和第二擦除控制线ECL2，第一擦除控制线ECL1是多个栅电极120中的次上端(seconduppermost)中的栅电极120d，并且第二擦除控制线ECL2是多个栅电极120中的最上端中的栅电极120d。在多个栅电极120中，第一擦除控制线ECL1(即，次上端中的栅电极120d)可以在第二水平方向上比第二擦除控制线ECL2(即，最上端中的栅电极120d)从存储器单元区CR延伸得更远。也就是说，面向外围电路区PR的第一擦除控制线ECL1的一端可以比第二擦除控制线ECL2的一端从存储器单元区CR向外部延伸得更远。
多个连接布线190可以包括第一公共连接布线190X1、第二公共连接布线190X2、第一串连接布线190S1、第二串连接布线190S2、以及栅极连接布线190W。
第一公共连接布线190X1和第二公共连接布线190X2可以分别连接到第一擦除控制线ECL1和第二擦除控制线ECL2。第一串连接布线190S1和第二串连接布线190S2可以分别连接到第一串选择线SSL1和第二串选择线SSL2。栅极连接布线190W可以连接到字线WL或地选择线GSL。
在图10B中，未示出连接到第一串选择线SSL1的第一串连接布线190S1。然而，本领域技术人员将显而易见的是，如第二串连接布线190S2那样，第一串连接布线190S1可以将第二串选择线SSL2与第二串选择驱动晶体管TR-S相连，或者共享连接到第二串选择线SSL2的第二串连接布线190S2，其中第二串选择线SSL2在竖直方向上重叠并可以连接到串选择驱动晶体管TR-S。
通过第一公共连接布线190X1连接的第一擦除控制晶体管ECT1的数量可以等于通过第二公共连接布线190X2连接的第二擦除控制晶体管ECT2的数量。例如，第一公共连接布线190X1和第二公共连接布线190X2在第一水平方向上延伸并可以连接到一个块中的多个第一擦除控制线ECL1和多个第二擦除控制线ECL2。
可以连接到第一公共连接布线190X1和第二公共连接布线190X2的第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2的数量可以大于通过第一串选择线SSL1和第二串选择线SSL2连接的第一串选择晶体管SST1和第二串选择晶体管SST2的数量。
图11是根据本发明构思的实施例的集成电路器件4a的存储器单元阵列的等效电路图。这里，集成电路器件4a的未描述部分可以在配置和操作上与先前关于图1至图10C(包括图1和图10C)所描述的集成电路器件中的一个或多个类似。
参考图11，集成电路器件4a包括至少两个擦除控制线ECL、至少一个串选择线SSL、多个字线WL和至少一个地选择线GSL。在一些实施例中，集成电路器件4a可以包括至少两个串选择线SSL。
至少两个擦除控制线ECL可以是多个栅电极120中的最上端中的至少两个栅电极120d。例如，至少两个擦除控制线ECL可以包括第一擦除控制线ECL1和第二擦除控制线ECL2，第一擦除控制线ECL1是多个栅电极120中的次上端中的栅电极120d，并且第二擦除控制线ECL2是多个栅电极120中的最上端中的栅电极120d。
多个连接布线190可以包括第一公共连接布线190X1a、第二公共连接布线190X2、第一串连接布线190S1、第二串连接布线190S2、以及栅极连接布线190W。第一公共连接布线190X1a的布局配置可以与图3B中所示的公共连接布线190Xa的布局配置类似，并且第二公共连接布线190X2的布局配置可以与图2C中所示的公共连接布线190X的布局配置类似。
通过第一公共连接布线190X1a连接的第一擦除控制晶体管ECT1的数量可以小于通过第二公共连接布线190X2连接的第二擦除控制晶体管ECT2的数量。例如，在第一水平方向上延伸的第一公共连接布线190X1a可以是多个第一公共连接布线190X1a并可以连接到一个块中的多个第一擦除控制线ECL1中的至少两个擦除控制线ECL。在第一水平方向上延伸的第二公共连接布线190X2可以连接到一个块中的多个第二擦除控制线ECL2。
通过第一公共连接布线190X1a和第二公共连接布线190X2连接的第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2的数量可以大于通过第一串选择线SSL1和第二串选择线SSL2连接的第一串选择晶体管SST1和第二串选择晶体管SST2的数量。
图12是沿用于将擦除控制电极ECLa相连的公共连接布线190X截取的根据本发明构思的实施例的集成电路器件5的横截面图。这里，集成电路器件5的未描述部分可以在配置和操作上与先前关于图1至图11(包括图1和图11)所描述的集成电路器件中的一个或多个类似。
参考图12，集成电路器件5包括至少一个擦除控制线ECLa、至少两个串选择线SSL、至少一个虚设字线DWL、多个字线WL和至少一个地选择线GSL。在一些实施例中，集成电路器件5可以包括至少两个虚设字线DWL。
与擦除控制线ECLa的厚度相关联的第一厚度T1可以大于与串选择线SSL的厚度相关联的第二厚度T2、与虚设字线DWL的厚度相关联的第三厚度T3、和/或与栅极线的厚度相关联的第四厚度T4。在一些实施例中，与地选择线GSL的厚度相关联的第五厚度T5可以大于第二厚度T2、第三厚度T3、和/或第四厚度T4。在一些实施例中，第一厚度T1可以大于或等于第五厚度T5。
图13是根据本发明构思的实施例的集成电路器件6的横截面图。这里，集成电路器件6的未描述部分可以在配置和操作上与先前关于图1至图12(包括图1和图12)所描述的集成电路器件中的一个或多个类似。
参考图13，集成电路器件6包括至少一个擦除控制线ECL、至少一个串选择线SSL、至少两个虚设字线DWL、多个字线WL和至少一个地选择线GSL。
至少两个虚设字线DWL可以包括设置在至少一个擦除控制线ECL与至少一个串选择线SSL之间的第一虚设字线DWL1以及设置在至少一个擦除控制线ECL上方的第二虚设字线DWL2。在一些实施例中，至少两个虚设字线DWL还可以包括设置在至少一个串选择线SSL与多个字线WL之间的第三虚设字线。
与擦除控制线ECLa的厚度相关联的第一厚度T1可以大于与串选择线SSL的厚度相关联的第二厚度T2、与虚设字线DWL的厚度相关联的第三厚度T3、和/或与栅极线的厚度相关联的第四厚度T4。在一些实施例中，与地选择线GSL的厚度相关联的第五厚度T5可以大于第二厚度T2、第三厚度T3、和/或第四厚度T4。在一些实施例中，第一厚度T1可以大于或等于第五厚度T5。
图14是根据本发明构思的实施例的集成电路器件7的存储器单元阵列的等效电路图。这里，集成电路器件7的未描述部分可以在配置和操作上与先前关于图1至图13(包括图1和图13)所描述的集成电路器件中的一个或多个类似。
参考图14，集成电路器件7包括至少两个块，所述至少两个块包括第一块BK1和第二块BK2。
多个连接布线190b可以包括公共连接布线190Xb、串连接布线190S和栅极连接布线190W。公共连接布线190Xb可以将不同块中的擦除控制线ECL(即，第一块BK1中的擦除控制线ECL和第二块BK2中的擦除控制线ECL)相连。例如，公共连接布线190Xb可以将第一块BK1中的擦除控制晶体管ECT和第二块BK2中的擦除控制晶体管ECT相连。
图15是根据本发明构思的实施例的集成电路器件8的存储器单元阵列的等效电路图。这里，集成电路器件8的未描述部分可以在配置和操作上与先前关于图1至图14(包括图1和图14)所描述的一个或多个集成电路器件类似。
参考图15，集成电路器件8包括至少两个块，所述两个块包括公共块BK-N和备用块BK-S。备用块BK-S可具有至少两个子块，所述至少两个子块包括第一子块BK-S1和第二子块BK-S2。当缺陷发生在公共块BK-N的多个存储器单元串MS中的一个存储器单元串MS中时，备用块BK-S可以提供代替具有缺陷的存储器单元串MS的存储器单元串MS。
公共块BK-N的公共连接布线190X可以将公共块BK-N的如图1至图2C中所示的多个擦除控制晶体管ECT相连。另一方面，备用块BK-S的公共连接布线190Xa可以是多个公共连接布线190Xa并可以将备用块BK-S的多个擦除控制晶体管ECT中的至少两个擦除控制晶体管ECT相连。例如，备用块BK-S的多个公共连接布线190Xa中的一个公共连接布线190Xa将第一子块BK-S1中的多个擦除控制晶体管ECT中的所有擦除控制晶体管ECT相连，并且备用块BK-S的多个公共连接布线190Xa中的另一个公共连接布线190Xa可以将第一子块BK-S1中的多个擦除控制晶体管ECT中的所有擦除控制晶体管ECT相连。
图16、图17和图18是根据本发明构思的实施例的集成电路器件9、9a和9b的相应横截面图。这里，集成电路器件9、9a和9b的未描述的部分可以在配置和操作上分别与先前关于图1至图15(包括图1和图15)所描述的集成电路器件中的一个或多个类似。
参考图16、图17和图18，集成电路器件9、9a和9b中的每一个集成电路器件包括多个堆叠，所述多个堆叠包括下部中的第一堆叠结构ST1和上部中的第二堆叠结构ST2。
在集成电路器件9、9a和9b中的每一个集成电路器件中，在先前形成第一堆叠结构ST1的多个栅电极120和多个沟道孔150H之后，第二堆叠结构ST2的多个栅电极120和多个沟道孔150H可以形成在第一堆叠结构ST1上。在一些实施例中，包括在多个沟道结构150中的每一个沟道结构中的栅极绝缘层152、沟道层154和掩埋绝缘层156可以集成在第一堆叠结构ST1的多个沟道孔150H中的每一个沟道孔和第二堆叠结构ST2的多个沟道孔150H中的每一个沟道孔中。在一些实施例中，包括在多个沟道结构150中的每一个沟道结构中的栅极绝缘层152、沟道层154和掩埋绝缘层156可以分别形成在第一堆叠结构ST1的多个沟道孔150H中的每一个沟道孔和第二堆叠结构ST2的多个沟道孔150H中的每一个沟道孔中。
第一堆叠结构ST1的多个沟道孔150H中的每一个沟道孔和第二堆叠结构ST2的多个沟道孔150H中的每一个沟道孔可以逐渐缩小，使得水平方向上的宽度从上部朝向下部减小。多个沟道孔150H中的每一个沟道孔在第一堆叠结构ST1与第二堆叠结构ST2之间的边界上具有阶梯差。例如，第一堆叠结构ST1的多个沟道孔150H中的每一个沟道孔的最上端在水平方向上的宽度可以大于第二堆叠结构ST2的多个沟道孔150H中的每一个沟道孔的最下端的宽度。
参考图16，在集成电路器件9中，包括在第一堆叠结构ST1的多个沟道结构150中的每一个沟道结构和第二堆叠结构ST2的多个沟道结构150中的每一个沟道结构中的栅极绝缘层152、沟道层154和掩埋绝缘层156可以直接连接。
第一堆叠结构ST1可以具有上擦除控制线ECL-U1和上擦除控制线ECL-U2。也就是说，第一堆叠结构ST1可以具有地选择线GSL且可以不具有串选择线SSL，并且第二堆叠结构ST2可以具有串选择线SSL且可以不具有地选择线GSL。
第二堆叠结构ST2的在第一水平方向上设置的上擦除控制线ECL-U2的数量可以等于串选择线SSL的数量，并且可以大于第一堆叠结构ST1的上擦除控制线ECL-U1的数量。
参考图17，在集成电路器件9a中，连接导电插塞158M可以设置在第一堆叠结构ST1的多个沟道结构150与第二堆叠结构ST2的多个沟道结构150之间。例如，连接导电插塞158M可以包括与导电插塞158的材料相同的材料。
第一堆叠结构ST1可以具有上擦除控制线ECL-U1和下擦除控制线ECL-D1。第二堆叠结构ST2可以具有上擦除控制线ECL-U2和下擦除控制线ECL-D2。也就是说，第一堆叠结构ST1可以具有地选择线GSL并且可以不具有串选择线SSL，并且第二堆叠结构ST2可以具有串选择线SSL并且可以不具有地选择线GSL。
在集成电路器件9a中，第二堆叠结构ST2的在第一水平方向上设置的上擦除控制线ECL-U2的数量可以等于串选择线SSL的数量，并且可以大于第二堆叠结构ST2的下擦除控制线ECL-D2的数量、第一堆叠结构ST1的上擦除控制线ECL-U1的数量以及第一堆叠结构ST1的下擦除控制线ECL-D1的数量。例如，第二堆叠结构ST2的上擦除控制线ECL-U2的数量可以是第二堆叠结构ST2的下擦除控制线ECL-D2的数量、第一堆叠结构ST1的上擦除控制线ECL-U1的数量以及第一堆叠结构ST1的下擦除控制线ECL-D1的数量的两倍。在一些实施例中，第二堆叠结构ST2的在第一水平方向上设置的上擦除控制线ECL-U2的数量可以等于第一堆叠结构ST1的上擦除控制线ECL-U1的数量。
参考图18，在集成电路器件9b中，第二堆叠结构ST2的在第一水平方向上设置的上擦除控制线ECL-U2的数量以及第一堆叠结构ST1的下擦除控制线ECL-D1的数量可以等于串选择线SSL的数量并可以大于第二堆叠结构ST2的下擦除控制线ECL-D2的数量以及第一堆叠结构ST1的上擦除控制线ECL-U1的数量。例如，第二堆叠结构ST2的上擦除控制线ECL-U2的数量和第一堆叠结构ST1的下擦除控制线ECL-D1的数量可以是第二堆叠结构ST2的下擦除控制线ECL-D2的数量和第一堆叠结构ST1的上擦除控制线ECL-U1的数量的两倍。
在一些实施例中，第一堆叠结构ST1的在第一水平方向上设置的下擦除控制线ECL-D1的数量可以等于地选择线GSL的数量。在一些实施例中，第二堆叠结构ST2的在第一水平方向上设置的上擦除控制线ECL-U2的数量可以等于第一堆叠结构ST1的上擦除控制线ECL-U1的数量。
图19是根据本发明构思的实施例的集成电路器件10的横截面图。这里，集成电路器件10的未描述部分可以在配置和操作上与先前关于图1至图18(包括图1和图18)所描述的集成电路器件中的一个或多个类似。
参考图19，集成电路器件10包括在衬底502上形成在第一高度处的外围电路区514、以及在衬底502上形成在比第一高度更高的第二高度处的存储器单元阵列区512。这里，术语“高度”表示在竖直方向上在衬底502上方的相对高度，其中在示出的示例中，第一高度比第二高度更接近衬底502。
在一些实施例中，衬底502可以具有在第一水平方向和第二水平方向上延伸的主表面502M。在某些实施例中，衬底502可以类似于参考图2A、图2B和图2C所述的衬底110。
外围电路有源区AC可以由衬底502上的隔离层504来定义。可以在衬底502的外围电路有源区AC的外围电路区514中配置多个晶体管TR。多个晶体管TR中的每一个晶体管可以包括栅极G、栅极介电层GD和源/漏区SD。栅极G的两个侧壁可以用绝缘间隔物106来覆盖。蚀刻停止层108可以形成在栅极G和绝缘间隔物106上。蚀刻停止层108可以包括诸如氮化硅或氮氧化硅之类的绝缘材料。
多个层间绝缘层114A、114B、114C和114D可以顺序地堆叠在蚀刻停止层108上。多个层间绝缘层114A、114B、114C和114D可以包括氧化硅和氮氧化硅。外围电路区514包括连接到多个晶体管TR的多层布线结构630。多层布线结构630可以通过多个层间绝缘层114A、114B、114C和114D绝缘。
多层布线结构630可以包括顺序地堆叠在衬底502上并彼此连接的第一触点116A、第一布线层118A、第二触点116B、第二布线层118B、第三触点116C和第三布线层118C。
覆盖多个层间绝缘层14A、114B、114C和114D的半导体层520形成在外围电路区514上。存储器单元阵列区512形成在半导体层520上。存储器单元阵列区512具有与先前参考图1至图19所述的集成电路器件1、1a、2、2a、2b、2c、2d、3、4、4a、5、6、7、8、9、9a和9b中的每一个集成电路器件的存储器单元阵列区MCA的配置相同的配置。
在集成电路器件10中，可以通过至少一个连接插塞195将存储器单元阵列区512和外围电路区514相连，其中至少一个连接插塞195向上竖直延伸通过填充绝缘层172。例如，存储器单元阵列区512的公共连接布线190X可以通过至少一个连接插塞195连接到外围电路区514。至少一个连接插塞195可以连接到多层布线结构630。例如，至少一个连接插塞195可以连接到第三布线层118C。
集成电路器件10具有多层器件结构，在该多层器件结构中，堆叠具有不同功能的第一高度半导体器件和第二高度半导体器件以在不同高度处竖直重叠。因此，可以防止配置多层布线结构630的布线图案的密度在存储器单元阵列区512中过度地增加并简化集成电路器件的制造工艺。此外，通过减少具有多层布线结构的堆叠的金属布线层的数量，可以降低由金属布线造成的物理应力并防止衬底弯曲。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (25)

1.一种集成电路器件，包括：
多个沟道结构，在竖直方向上从衬底的主表面延伸；
多个存储器单元串，在所述竖直方向上沿所述多个沟道结构设置，其中每一个存储器单元串包括多个串联连接的存储器单元；
多个栅极线，在所述竖直方向上彼此间隔开并包括擦除控制线和串选择线；以及
多个驱动晶体管，包括连接到所述擦除控制线的擦除控制驱动晶体管以及连接到所述串选择线的串选择驱动晶体管，
其中所述多个栅极线中的关于所述衬底的所述主表面在水平方向上彼此间隔开的至少两个栅极线共同连接到所述多个驱动晶体管中的一个驱动晶体管。
2.根据权利要求1所述的集成电路器件，其中至少两个擦除控制线在所述水平方向上彼此间隔开并通过在所述水平方向上延伸的公共连接布线共同连接。
3.根据权利要求2所述的集成电路器件，还包括：
多个位线，所述多个位线分别连接到所述多个存储器单元串，在所述水平方向上延伸，并且设置在与所述公共连接布线的高度不同的高度处。
4.根据权利要求2所述的集成电路器件，还包括：
至少两个块，包括第一块和第二块，
其中所述公共连接布线将所述第一块的擦除控制线共同连接到所述第二块的擦除控制线。
5.根据权利要求1所述的集成电路器件，其中所述擦除控制线中的至少一个擦除控制线的厚度大于所述串选择线中的至少一个串选择线的厚度。
6.根据权利要求1所述的集成电路器件，还包括：
多个字线，分别连接到所述多个存储器单元串，
其中所述多个字线中的每一个字线在所述水平方向上的宽度是所述多个栅极线中的每一个栅极线的宽度的至少两倍。
7.根据权利要求6所述的集成电路器件，其中所述多个沟道结构中的每一个沟道结构包括栅极绝缘层，所述栅极绝缘层接触所述多个栅极线中的至少一个栅极线和所述多个字线中的至少一个字线，并且
所述栅极绝缘层的面向所述擦除控制线的侧表面的第一部分的厚度小于所述栅极绝缘层的面向所述多个字线的侧表面的第二部分的厚度。
8.根据权利要求6所述的集成电路器件，其中所述多个沟道结构中的每一个沟道结构包括栅极绝缘层，所述栅极绝缘层接触所述多个栅极线中的至少一个栅极线和所述多个字线中的至少一个字线，并且
所述栅极绝缘层的接触所述擦除控制线的侧表面的第一部分的厚度小于所述栅极绝缘层的接触所述串选择线的侧表面的第二部分的厚度。
9.根据权利要求6所述的集成电路器件，其中所述多个沟道结构中的每一个沟道结构包括栅极绝缘层，所述栅极绝缘层接触所述多个栅极线中的至少一个栅极线和所述多个字线中的至少一个字线，并且
所述栅极绝缘层的接触所述串选择线的侧表面的第一部分的厚度小于所述栅极绝缘层的接触所述多个字线中的至少一个字线的侧表面的第二部分的厚度。
10.根据权利要求6所述的集成电路器件，其中所述多个沟道结构中的每一个沟道结构包括栅极绝缘层以及设置在所述栅极绝缘层上的沟道层，所述栅极绝缘层接触所述多个栅极线中的至少一个栅极线和所述多个字线中的至少一个字线，以及
所述沟道层的最上端设置的高度小于或等于所述栅极绝缘层的最上端设置的高度。
11.根据权利要求1所述的集成电路器件，其中在所述水平方向上彼此间隔开的至少两个擦除控制线共同连接到一个擦除控制驱动晶体管，以及
在所述水平方向上彼此间隔开的所述至少两个串选择线中的每一个串选择线连接到所述至少两个串选择驱动晶体管中的一个串选择驱动晶体管。
12.根据权利要求1所述的集成电路器件，其中所述擦除控制线中的至少一个擦除控制线和所述串选择线中的一个串选择线在所述竖直方向上彼此间隔开。
13.一种集成电路器件，包括：
沟道结构，在竖直方向上从衬底延伸；
位线，分别连接到所述沟道结构并在第一水平方向上延伸；
栅电极，所述栅电极竖直堆叠在所述衬底上，与所述沟道结构交叉，具有阶梯图案，并且在所述衬底上方在第二水平方向上延伸；以及
擦除控制驱动晶体管和至少两个串选择驱动晶体管，
其中所述栅电极中的至少两个栅电极分别用作擦除控制线，所述栅电极中的至少另外两个栅电极分别用作串选择线，所述擦除控制线和所述串选择线在所述第一水平方向上彼此间隔开，所述擦除控制线共同连接到所述擦除控制驱动晶体管，并且所述串选择线中的每一个串选择线分别连接到所述至少两个串选择驱动晶体管中的一个串选择驱动晶体管。
14.根据权利要求13所述的集成电路器件，还包括：
公共连接布线，在所述第一水平方向上从所述至少两个擦除控制线中的每一个擦除控制线的一端延伸，
其中所述至少两个擦除控制线通过所述公共连接布线共同连接。
15.根据权利要求14所述的集成电路器件，其中所述位线在与所述公共连接布线的高度不同的高度处在所述第一水平方向上延伸。
16.根据权利要求13所述的集成电路器件，其中除了所述栅电极中的用作擦除控制线的所述至少两个栅电极以及所述栅电极中的用作串选择线的所述至少另外两个栅电极以外的栅电极用作字线，以及
所述至少两个擦除控制线和所述至少两个串选择线中的每一个在所述第一水平方向上的宽度小于所述字线中的每一个字线在所述第一水平方向上的宽度的一半。
17.一种集成电路器件，包括：
沟道结构，在竖直方向上从衬底延伸；
存储器单元串，在所述竖直方向上沿所述沟道结构设置，其中所述存储器单元串中的每一个存储器单元串包括串联连接的存储器单元；
栅电极，所述栅电极在所述竖直方向上彼此间隔开，与所述沟道结构交叉，并且在所述衬底上方在第二水平方向上延伸；以及
驱动晶体管，包括擦除控制驱动晶体管和串选择驱动晶体管，
其中所述栅电极包括字线、擦除控制线和串选择线，
所述擦除控制线中的所述至少两个擦除控制线在第一水平方向上彼此间隔开并共同连接到一个擦除控制驱动晶体管，以及
所述至少两个串选择线在所述第一水平方向上彼此间隔开并分别连接到所述至少两个串选择驱动晶体管。
18.根据权利要求17所述的集成电路器件，其中所述字线中的每一个字线在所述第一水平方向上的宽度是所述擦除控制线和所述串选择线中的每一个在所述第一水平方向上的宽度的至少两倍。
19.根据权利要求17所述的集成电路器件，其中公共连接布线将所述至少两个擦除控制线共同连接到所述位线中的至少两个位线。
20.根据权利要求19所述的集成电路器件，其中所述公共连接布线在所述第一水平方向上从所述擦除控制线的阶梯形的一端延伸。
21.一种集成电路器件，包括：
多个沟道结构，关于所述衬底的主表面在竖直方向上从衬底延伸；
至少两个存储器单元串，具有多个存储器单元、串选择晶体管以及擦除控制晶体管，其中所述多个存储器单元、串选择晶体管以及擦除控制晶体管沿所述多个沟道结构中的至少两个沟道结构串联连接；以及
至少两个擦除控制线，连接到所述至少两个存储器单元串中的每一个存储器单元串的擦除控制晶体管并在水平方向上彼此间隔开，
其中所述至少两个存储器单元串中的每一个存储器单元串的擦除控制晶体管通过共同连接到所述至少两个擦除控制线的一个擦除控制驱动晶体管执行擦除操作。
22.根据权利要求21所述的集成电路器件，还包括：
至少两个串选择线，分别连接到所述至少两个存储器单元串中的每一个存储器单元串的串选择晶体管并在所述水平方向上彼此间隔开，
其中所述至少两个存储器单元串中的每一个存储器单元串的串晶体管由分别连接到所述至少两个串选择线的至少两个串选择晶体管驱动。
23.根据权利要求21所述的集成电路器件，其中所述擦除控制晶体管通过栅极感应漏极泄漏GIDL电流执行擦除操作。
24.根据权利要求21所述的集成电路器件，还包括：
位线，连接到所述至少两个存储器单元串并在所述水平方向上延伸，
其中所述至少两个擦除控制线通过在与所述位线的高度不同的高度处在所述水平方向上延伸的公共连接布线共同连接。
25.根据权利要求21所述的集成电路器件，还包括：
字线，在相同的高度处与所述至少两个存储器串中的每一个存储器串的存储器单元组合，并且所述字线在所述水平方向上的宽度是所述至少两个擦除控制线中的每一个擦除控制线在所述水平方向上的宽度的至少两倍。
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