CN113488481A - 三维存储装置及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储装置及其制备方法。该三维存储装置包括：衬底；存储叠层结构，位于衬底上；存储沟道结构，贯穿存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；选择叠层结构，位于存储叠层结构的远离衬底的一侧；以及选择沟道结构，贯穿选择叠层结构，并与存储沟道结构的远离衬底的端面相接触，包括选择沟道层；其中，选择沟道层的厚度大于存储沟道层的厚度。该三维存储装置的制备方法可以提高GIDL电流的产生效率，同时可以提高三维存储装置的擦除速度。

Description

三维存储装置及其制备方法

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储装置及其制备方法。

背景技术

随着NAND闪存技术的发展，3D NAND架构可在不牺牲数据完整性的情况下扩展到更高的存储密度，从而实现更大的存储容量。

在3D NAND存储装置中，通常由沟道结构构成存储阵列，并且沟道结构可包括在垂直方向上的多个存储单元，从而在三维方向上形成阵列布置的存储单元(cell)。每个沟道结构的两端可分别与位线(BL)和公共源极线(CSL)连接，使沟道结构能够形成电路回路。沟道结构与位线之间可包括至少一个顶部选择晶体管，并通过该顶部选择晶体管控制沟道结构与位线之间电路的接通或者切断。此外，在一些NAND存储装置执行擦除操作的方法中，顶部选择晶体管还需要提供GIDL(栅致漏极泄露)电流，从而为沟道结构中的多个存储单元提供擦除电压。

现有技术中，顶部选择晶体管和存储单元通常具有相同的物理结构。具体地，顶部选择晶体管和存储单元通常共享相同厚度的沟道层。为获得较大的晶粒尺寸和较好的栅控能力，存储单元对应的沟道层的厚度呈现减薄化处理趋势，例如减薄处理至厚度小于8nm。然而，这会导致与存储单元共享相同厚度的顶部选择晶体管的沟道层在提供GIDL电流时工作效率较低，从而影响3D NAND存储装置的擦除速度。

发明内容

本申请提供了一种三维存储装置。该三维存储装置包括：衬底；存储叠层结构，位于衬底上；存储沟道结构，贯穿存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；选择叠层结构，位于存储叠层结构的远离衬底的一侧；以及选择沟道结构，贯穿选择叠层结构，并与存储沟道结构的远离衬底的端面相接触，包括选择沟道层；其中，选择沟道层的厚度大于存储沟道层的厚度。

在一些实施方式中，选择沟道层与选择叠层结构相接触。

在一些实施方式中，该三维存储装置还可包括：沟道插塞，位于选择沟道结构的远离衬底的端部，并与选择沟道层相接触。

在一些实施方式中，存储叠层结构和选择叠层结构均包括交替叠置的电介质层和栅极层，栅极层可包括位于芯部的导电层以及至少部分围绕导电层的栅极阻挡层。

在一些实施方式中，三维存储装置还可包括：栅极缝隙结构，依次贯穿选择叠层结构和存储叠层结构，包括导电芯部以及依次至少部分围绕导电芯部的隔离层。

本申请还提供了一种三维存储装置的制备方法。该制备方法包括：在衬底上形成存储叠层结构并形成贯穿存储叠层结构的存储沟道结构，其中，存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层；在存储叠层结构的远离衬底的一侧形成选择叠层结构；形成贯穿选择叠层结构的选择沟道孔，其中，选择沟道孔与存储沟道结构的远离衬底的端面相接触；以及在选择沟道孔的内壁上形成选择沟道层，其中，选择沟道层的厚度大于存储沟道层的厚度。

在一些实施方式中，在选择沟道孔的内壁上形成选择沟道层的步骤之后，该方法还可包括：在形成有选择沟道层的选择沟道孔内形成绝缘填充层。

在一些实施方式中，在选择沟道孔的内壁上形成选择沟道层的步骤可包括：在选择沟道孔的内壁和选择叠层结构的远离衬底的表面形成选择沟道材料层。

在一些实施方式中，在选择沟道孔的内壁和选择叠层结构的远离衬底的表面形成选择沟道材料层的步骤之后，该方法可包括：在形成有选择沟道材料层的选择沟道孔内形成绝缘填充材料层，并覆盖选择沟道材料层的位于选择叠层结构上的部分；以及去除选择沟道材料层和绝缘填充材料层的位于选择沟道孔之外的部分，以形成选择沟道层和绝缘填充层。

在一些实施方式中，方法还可包括：在选择沟道孔的孔口处形成与选择沟道层相接触的选择沟道插塞。

在一些实施方式中，存储叠层结构和选择叠层结构均包括交替叠置的电介质层和牺牲层，其中，该方法还可包括：形成依次贯穿选择叠层结构和存储叠层结构的栅极缝隙；经由栅极缝隙去除全部的牺牲层，以形成牺牲间隙；以及在牺牲间隙内形成栅极层。

在一些实施方式中，在牺牲间隙内形成栅极层的步骤可包括：在牺牲间隙的内壁上形成栅极阻挡层；以及在形成有栅极阻挡层的牺牲间隙内形成导电层，以形成栅极层。

在一些实施方式中，形成依次贯穿选择叠层结构和存储叠层结构的栅极缝隙的步骤之后，该方法还可包括：在栅极缝隙的侧壁上形成隔离层；以及在形成有隔离层的栅极缝隙内填充导电材料。

本申请提供的三维存储装置及其制备方法，通过单独地使顶部选择晶体管对应的选择沟道层的厚度增加，从而使顶部选择晶体管在提供GIDL电流(擦除电流)时的选择沟道层的隧穿面积增加，进而可以提高GIDL电流的产生效率。同时，可以提高三维存储装置的擦除速度。此外，该三维存储装置的制备方法工艺复杂度较低，并与其它工艺方法兼容较好。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的三维存储装置的制备方法流程图；以及

图2A至图2K是根据本申请实施方式的三维存储装置的制备方法的工艺剖面示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

本申请提供了一种三维存储装置的制备方法1000。图1是根据本申请实施方式的三维存储装置的制备方法1000的流程图。如图1所示，三维存储装置的制备方法1000包括如下步骤。

S110，在衬底上形成存储叠层结构并形成贯穿存储叠层结构的存储沟道结构，其中，存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层。

S120，在存储叠层结构的远离衬底的一侧形成选择叠层结构。

S130，形成贯穿选择叠层结构的选择沟道孔，其中，选择沟道孔与存储沟道结构的远离衬底的端面相接触。

S140，在选择沟道孔的内壁上形成选择沟道层，其中，选择沟道层的厚度大于存储沟道层的厚度。

图2A至图2K是根据本申请实施方式的三维存储装置的制备方法1000的工艺剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。下面结合图2A至图2K进一步描述上述的步骤S110至步骤S140。

S110，在衬底上形成存储叠层结构并形成贯穿存储叠层结构的存储沟道结构，其 中，存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层。

在步骤S110中，衬底可用于支撑其上的器件结构。衬底可为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底等。衬底的材料还可为化合物半导体。举例而言，衬底可为砷化镓(GaAs)衬底、磷化铟(InP)衬底或碳化硅(SiC)衬底等。值得注意的是，本申请所述的衬底110还可采用本领域中已知的其它半导体材料中的至少一种制备。

在一些实施方式中，如图2A所示，衬底110可为复合膜结构。具体地，衬底110可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在基底111上依次堆叠的第一氧化层、第一多晶硅层、第二氧化层以及第二多晶硅层。示例性地，基底111可与上文中所述的单层膜结构衬底的材料相同。第一氧化层和第二氧化层可选用氧化硅制备。第一氧化层、第一多晶硅层、第二氧化层以及第二多晶硅层的厚度可相同或者不同，本申请在此不做具体的限定。具有复合膜结构的衬底110可用于在后续工艺过程中采用无深孔刻蚀(Less SONO)工艺，使沟道结构与衬底110形成电路回路。

存储叠层结构120位于衬底110上，并且可包括在垂直于衬底110方向上交替叠置的多个电介质层121和多个牺牲层122。叠层结构120的形成方法可包括诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺。在存储叠层结构120中，多个电介质层121的厚度可相同也可不相同，多个牺牲层122的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在存储叠层结构120的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，存储叠层结构120堆叠的层数可为8层、32层、64层、128层等，存储叠层结构120的层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构120的堆叠层数及堆叠高度，本申请对此不做具体的限定。

在该步骤中，如图2B所示，可采用例如干法或者湿法刻蚀工艺在存储叠层结构120中形成存储沟道孔。该存储沟道孔可垂直地向衬底110的方向延伸至第一多晶硅层，从而暴露衬底110。进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在存储沟道孔的内壁上依次形成功能层131和存储沟道层132。具体地，功能层131可包括在存储沟道孔内依次形成的阻挡层、电荷捕获层以及隧穿层。阻挡层、电荷捕获层以及隧穿层的材料可依次包括氧化硅、氮化硅以及氧化硅。存储沟道层132的材料可包括多晶硅。换言之，存储沟道结构130包括沿其径向方向由外向内的功能层131和存储沟道层132。

进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在形成有功能层131和存储沟道层132的存储沟道孔内填充电介质材料，例如氧化硅。可选地，可通过控制填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。

值得注意的是，在制备衬底110和存储沟道结构130的工艺过程中，还可采用深孔刻蚀(SONO Etch)工艺使存储沟道结构130与衬底110形成电路回路，本申请在此不做具体的限定。因而，本申请提供的三维存储装置的制备方法1000与制备衬底110和沟道结构130的工艺方法的兼容性较好。

S120，在存储叠层结构的远离衬底的一侧形成选择叠层结构。

在步骤S120中，如图2C所示，选择叠层结构140可采用与步骤S110相同的工艺方法形成于存储叠层结构120的远离衬底的一侧，例如存储叠层结构120的远离衬底110的表面，以覆盖存储沟道结构130。选择叠层结构140可包括交替叠置的多个电介质层141和多个牺牲层142。多个电介质层141以及多个牺牲层142的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。同样地，在选择叠层结构140的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，选择叠层结构140中的牺牲层142的数量可与顶部选择晶体管的数量相对应。示例性地，选择叠层结构140可包括两个牺牲层142，两个牺牲层142可对应于两个顶部选择晶体管。

在一些实施方式中，存储叠层结构120中的电介质层121和牺牲层122以及选择叠层结构140中的电介质层141和牺牲层142可具有不同的刻蚀选择比，牺牲层122、142可在后续的同一工艺过程中被去除并被导电材料代替，从而形成栅极层即字线。可选地，电介质层121、141的材料可包括氧化硅，牺牲层122、142的材料可包括氮化硅。

S130，形成贯穿选择叠层结构选择沟道孔，其中，选择沟道孔与存储沟道结构的远 离衬底的端面相接触。

在步骤S130中，如图2D所示，可采用例如光刻、干法或者湿法刻蚀工艺在选择叠层结构140中形成选择沟道孔151。选择沟道孔151可垂直地贯穿选择叠层结构140，并且选择沟道孔151的底部至少部分与存储沟道结构130的远离衬底110的端部相接触，以暴露存储沟道结构130。换言之，选择沟道孔151的位置可与存储沟道结构130的位置在垂直于衬底110的平面上相对应。更具体地，选择沟道孔151用于暴露存储沟道结构130中存储沟道层132，以使后续工艺形成的选择沟道层与存储沟道层132相接触。可选地，选择沟道孔151的底部可与存储沟道结构130的远离衬底110的端面相互对准，从而保证后续工艺形成的选择沟道层与存储沟道层132接触连接的可靠性。可选地，在平行于衬底110的平面上，选择沟道孔151和存储沟道结构130的尺寸可相同。经上述工艺处理后，存储沟道结构130的存储沟道层132可暴露于选择沟道孔151内。

S140，在选择沟道孔的内壁上形成选择沟道层，其中，选择沟道层的厚度大于存储 沟道层的厚度。

在步骤S140中，如图2F所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在选择沟道孔151的内壁上形成选择沟道层152。选择沟道层152可选用与存储沟道层132相同的材料制备，例如多晶硅。具体地，选择沟道孔151内的选择沟道层152可包括位于选择沟道孔151侧壁上的部分以及位于选择沟道孔151底部的部分。选择沟道层152位于选择沟道孔151的侧壁上的部分可与选择叠层结构140中的牺牲层142相接触，选择沟道层152位于选择沟道孔底部的部分可与存储沟道结构130中的存储沟道层132的端面相接触，从而使选择沟道层152能够与存储沟道结构130中的存储沟道层132电连接。

在该步骤中，选择沟道层152位于选择沟道孔151的侧壁上的部分的厚度d2应大于存储沟道层132的厚度d1。换言之，在平行于衬底110的方向(横向方向)上，选择沟道层152的厚度d2大于存储沟道层132的厚度d1。应当理解的是，由于选择沟道层152位于选择沟道孔151侧壁上的部分和位于选择沟道孔151底部的部分可在同一次薄膜沉积工艺中形成，因此选择沟道层152位于选择沟道孔151侧壁上的部分的厚度与选择沟道层152位于选择沟道孔151底部的部分的厚度可相同。然而，本申请对选择沟道层152位于选择沟道孔151侧壁上的部分的厚度与选择沟道层152位于选择沟道孔151底部的部分的厚度不做具体地限定。

在一些实施方式中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在形成有选择沟道层152的选择沟道孔151内形成绝缘填充层153。绝缘填充层153的材料可例如选用氧化硅或者氮化硅制备。可选地，可通过控制填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。经上述工艺处理后，选择沟道结构150可包括位于芯部的绝缘填充层153和位于绝缘填充层153外壁的选择沟道层152。其中，选择沟道层152可包括位于绝缘填充层153的侧壁的部分和位于绝缘填充层153的底部的部分。

在一些实施方式中，如图2E所示，在选择沟道孔151内形成选择沟道层152的工艺过程中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在选择沟道孔151的内壁和选择叠层结构140的远离衬底110的表面形成选择沟道材料层152-1。

进一步地，在选择沟道孔151内形成绝缘填充层153的工艺过程中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在形成有选择沟道材料层152-1的选择沟道孔151内和选择沟道材料层152-1的位于选择叠层结构140上的部分上形成绝缘填充材料层153-1。进一步地，可采用例如机械化学研磨(CMP)工艺去除选择沟道孔151之外的部分。具体地，可采用例如CMP工艺依次去除绝缘填充材料层153-1和选择沟道材料层152-1的覆盖于叠层结构140的部分，从而形成选择沟道层152和绝缘填充层153(如图2E所示)。

本申请提供的三维存储装置的制备方法1000可通过控制薄膜沉积工艺使选择沟道层152的厚度大于存储沟道层132的厚度，从而可使后续工艺过程中形成的顶部选择晶体管对应的选择沟道层152的厚度单独地增加。由于增加选择沟道层152的厚度能够增加顶部选择晶体管在提供GIDL电流(擦除电流)时的隧穿面积，因而可以提高GIDL电流的产生效率，进而提高三维存储装置的擦除速度。此外，该三维存储装置的制备方法工艺复杂度较低，并与其它工艺方法兼容较好。

在一些实施方式中，本申请实施方式的三维存储装置的制备方法1000还包括如下文所述的若干步骤。再次参考图2F，可采用例如干法或者湿法刻蚀工艺对绝缘填充层153的位于所述选择沟道孔151的孔口处的一部分回刻，并填充导电材料，从而形成与选择沟道层152相接触的选择沟道插塞154。选择沟道插塞154可选用与选择沟道层152相同的材料例如多晶硅制备，并且选择沟道插塞154可作为选择沟道结构150以及对应的存储沟道结构130的漏极端。

在一些实施方式中，如图2G所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在衬底110的第一侧形成盖帽层162，以覆盖选择沟道结构150远离成衬底110的端面和选择叠层结构140的远离衬底110的表面。可选地，盖帽层162可选用例如氧化硅制备。

在一些实施方式中，选择叠层结构140以及存储叠层结构120的边缘可形成阶梯结构。该阶梯结构可通过向选择叠层结构140和存储叠层结构120中的多个电介质层121/141和多个牺牲层122/142执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。绝缘覆盖层163可通过将一种或多种电介质材料填充于阶梯结构的远离衬底110的第一侧并覆盖阶梯结构而形成。绝缘覆盖层163的形成方法可包括诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺。绝缘覆盖层163的材料可选用与电介质层121/141相同的材料制备，例如氧化硅。可选地，可采用例如CMP工艺对绝缘覆盖层163的远离衬底110的表面进行平坦化处理。

在一些实施方式中，在形成阶梯结构的步骤之后，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在阶梯结构的表面形成阶梯式保护层164，阶梯式保护层164可选用与牺牲层122/142不同的电介质材料例如氧化硅或者氧化铝制备。

在一些实施方式中，多个虚拟沟道结构161可垂直地贯穿存储叠层结构120或者依次贯穿至少部分选择叠层结构140和存储叠层结构120并延伸至衬底110中。虚拟沟道结构161延伸至衬底110中的深度可与存储沟道结构130相同或者不同。在形成虚拟沟道结构161的步骤中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在虚拟沟道孔内填充电介质材料，例如氧化硅，以形成虚拟沟道结构161。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。在本申请的实施方式中，虚拟沟道结构161可用于提供机械支撑作用，而并未形成具备存储功能的功能层和沟道层。

在一些实施方式中，本申请的三维存储装置的制备方法1000还包括“栅极代替”的步骤。具体地，该步骤可包括：形成依次贯穿选择叠层结构和存储叠层结构的栅极缝隙；经由栅极缝隙去除全部的牺牲层，以形成牺牲间隙；以及在牺牲间隙内形成栅极层。

如图2H所示，可采用例如干法或者湿法刻蚀工艺形成依次贯穿选择叠层结构140和存储叠层结构120并延伸至衬底110栅极缝隙171，栅极缝隙171可与选择沟道结构150以及其对应的存储沟道结构具有一定的间隔距离。栅极缝隙171可在衬底110的x方向上延伸。

进一步地，如图2I所示，可利用上述工艺处理后形成的栅极缝隙171作为刻蚀剂的通道，采用例如湿法刻蚀工艺去除存储叠层结构120和选择叠层结构140中的全部牺牲层122/142，以形成多个牺牲间隙。其中，多个牺牲间隙包括位于选择叠层结构140中的牺牲间隙143和位于存储叠层结构120中的牺牲间隙123。

进一步地，如图2J所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙123/143内形成栅极层。位于存储叠层结构120中的栅极层可与存储沟道结构130相接触，从而作为存储沟道结构中的各个存储单元的控制端。位于选择叠层结构140中的栅极层可与选择沟道结构150中的选择沟道层152相接触，从而与选择沟道层152形成选择晶体管。具体地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙123/143的内壁上依次形成栅极阻挡层124和粘合层125，并在形成有栅极阻挡层124和粘合层125的牺牲间隙123/143内形成导电层126，从而形成栅极层。可选地，栅极阻挡层124可选用例如氧化铝和氧化铪等高介电常数的材料制备，粘合层125可选用例如氮化钛或者氮化钽制备，导电层126可选用诸如钨、钴、铜、铝或者多晶硅等制备。在该步骤中，位于选择叠层结构140和存储叠层结构120中的栅极层均可包括位于芯部的导电层126以及依次至少部分包围导电层126的粘合层125和栅极阻挡层124。举例而言，靠近栅极缝隙171的栅极层中，粘合层125和栅极阻挡层124未包围导电层126的朝向栅极缝隙161的端部。应理解的是，形成粘合层125的步骤可省略，从而使栅极层包括位于芯部的导电层126以及至少部分包围导电层126的栅极阻挡层124，本申请在此不做具体的限定。然而，本申请实施方式中形成的粘合层125有助于增加栅极阻挡层124和导电层126之间的附着力。

经上述工艺处理后，基于导电层126和栅极阻挡层124的材料选取，位于选择叠层结构140中的导电层126和栅极阻挡层与步骤S140中形成的选择沟道层152可构成选择晶体管，这种选择晶体管结构能够提高顶部选择晶体管的阈值电压的稳定性，并提高顶部选择晶体管的可靠性。此外，当栅极层采用高介电常数材料和金属材料制备时，选择晶体管的栅控能力较强，电阻延迟较小。

在一些实施方式中，在形成栅极阻挡层124的工艺过程中，可采用相同的工艺方法在栅极缝隙171的侧壁和底部形成栅极阻挡层124。换言之，在牺牲间隙123/143的内壁上形成的栅极阻挡层124可延伸至栅极缝隙171的侧壁和底部。可选地，在栅极缝隙171的底部形成栅极阻挡层124的步骤之前，可采用离子注入工艺经由栅极缝隙171对暴露的衬底110进行掺杂处理，以形成公共源区域112。

在一些实施方式中，在依次形成包括栅极阻挡层124、粘合层125以及导电层126的栅极层的步骤之后，可采用例如湿法刻蚀工艺将栅极层中的粘合层125和导电层126的靠近栅极缝隙171的一部分去除，以形成与栅极缝隙171连通的沟槽，但本申请的实施方式不限于此。在其它实施方式中，栅极层可与栅极缝隙171的内侧壁对齐，而不形成沟槽。

在一些实施方式中，本申请的三维存储装置的制备方法1000还包括形成栅极缝隙结构的步骤。具体地，该步骤可包括：在栅极缝隙的侧壁上形成隔离层；以及在形成有隔离层的栅极缝隙内填充导电材料。

如图2K所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极缝隙171内壁上的栅极阻挡层124的表面形成隔离层172。隔离层172可选用例如氧化硅或氮化硅制备。隔离层172可填充于靠近栅极层的端部并与栅极缝隙171连通的沟槽内。进一步地，可采用干法或者湿法刻蚀工艺依次去除隔离层172和栅极阻挡层124的位于栅极缝隙171的底部的部分，以暴露衬底110的共源区域112，从而保留隔离层172的位于栅极缝隙171的侧壁上的部分。

进一步地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在隔离层172的表面和栅极缝隙171的对应的衬底110的表面而形成的沟槽内填充诸如钨、钴、铜或者铝等导电材料173，从而形成栅极缝隙结构170。可选地，在填充导电材料173的步骤之前，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在隔离层172的表面和衬底110与栅极缝隙171对应的部分的表面形成阻隔层174。换言之，阻隔层174可形成于填充的导电材料173与隔离层172以及衬底110之间。阻隔层174可选用例如氮化钛或者氮化钽制备，用于阻隔导电材料173例如钨的扩散。

本申请还提供了一种三维存储装置。该三维存储装置可采用上述实施方式中任一制备方法获得。该三维存储装置可包括：衬底、存储叠层结构、存储沟道结构、选择叠层结构以及选择沟道结构。

存储叠层结构位于衬底上。存储沟道结构贯穿存储叠层结构，并包括沿其径向方向由外向内的功能层和存储沟道层。

选择叠层结构位于存储叠层结构的远离衬底的一侧。选择沟道结构贯穿选择叠层结构至存储沟道结构，并与所述存储沟道结构的远离所述衬底的端面相接触，选择沟道结构包括选择沟道层。其中，所述选择沟道层的厚度大于所述存储沟道层的厚度。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储装置，因此与其相关或相似的内容不再赘述。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (13)

1.一种三维存储装置，其特征在于，包括：

衬底；

存储叠层结构，位于所述衬底上；

存储沟道结构，贯穿所述存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；

选择叠层结构，位于所述存储叠层结构的远离所述衬底的一侧；以及

选择沟道结构，贯穿所述选择叠层结构，并与所述存储沟道结构的远离所述衬底的端面相接触，包括选择沟道层；

其中，所述选择沟道层的厚度大于所述存储沟道层的厚度。

2.根据权利要求1所述的三维存储装置，其特征在于，所述选择沟道层与所述选择叠层结构相接触。

3.根据权利要求1或2所述的三维存储装置，其特征在于，所述三维存储装置还包括：

沟道插塞，位于所述选择沟道结构的远离所述衬底的端部，并与所述选择沟道层相接触。

4.根据权利要求1或2所述的三维存储装置，其特征在于，所述存储叠层结构和所述选择叠层结构均包括交替叠置的电介质层和栅极层，所述栅极层包括位于芯部的导电层以及至少部分围绕所述导电层的栅极阻挡层。

5.根据权利要求4所述的三维存储装置，其特征在于，所述三维存储装置还包括：

栅极缝隙结构，依次贯穿所述选择叠层结构和所述存储叠层结构，包括导电芯部以及依次至少部分围绕所述导电芯部的隔离层。

6.一种三维存储装置的制备方法，其特征在于，包括：

在衬底上形成存储叠层结构并形成贯穿所述存储叠层结构的存储沟道结构，其中，所述存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层；

在所述存储叠层结构的远离所述衬底的一侧形成选择叠层结构；

形成贯穿所述选择叠层结构的选择沟道孔，其中，所述选择沟道孔与所述存储沟道结构的远离所述衬底的端面相接触；以及

在所述选择沟道孔的内壁上形成选择沟道层，其中，所述选择沟道层的厚度大于所述存储沟道层的厚度。

7.根据权利要求6所述的制备方法，其特征在于，在所述选择沟道孔的内壁上形成选择沟道层的步骤之后，所述方法还包括：

在形成有所述选择沟道层的所述选择沟道孔内形成绝缘填充层。

8.根据权利要求6所述的制备方法，其特征在于，在所述选择沟道孔的内壁上形成选择沟道层的步骤包括：

在所述选择沟道孔的内壁和所述选择叠层结构的远离所述衬底的表面形成选择沟道材料层。

9.根据权利要求8所述的制备方法，其特征在于，在所述选择沟道孔的内壁和所述选择叠层结构的远离所述衬底的表面形成选择沟道材料层的步骤之后，所述方法包括：

在形成有所述选择沟道材料层的所述选择沟道孔内形成绝缘填充材料层，并覆盖所述选择沟道材料层的位于所述选择叠层结构上的部分；以及

去除所述选择沟道材料层和所述绝缘填充材料层的位于所述选择沟道孔之外的部分，以形成所述选择沟道层和所述绝缘填充层。

10.根据权利要求7或9所述的制备方法，其特征在于，所述方法还包括：

在所述选择沟道孔的孔口处形成与所述选择沟道层相接触的选择沟道插塞。

11.根据权利要求10所述的制备方法，其特征在于，所述存储叠层结构和所述选择叠层结构均包括交替叠置的电介质层和牺牲层，其中，所述方法还包括：

形成依次贯穿所述选择叠层结构和所述存储叠层结构的栅极缝隙；

经由所述栅极缝隙去除全部的所述牺牲层，以形成牺牲间隙；以及

在所述牺牲间隙内形成栅极层。

12.根据权利要求11所述的制备方法，其特征在于，在所述牺牲间隙内形成栅极层的步骤包括：

在所述牺牲间隙的内壁上形成栅极阻挡层；以及

在形成有所述栅极阻挡层的所述牺牲间隙内形成导电层，以形成所述栅极层。

13.根据权利要求12所述的制备方法，其特征在于，形成依次贯穿所述选择叠层结构和所述存储叠层结构的栅极缝隙的步骤之后，所述方法还包括：

在所述栅极缝隙的侧壁上形成隔离层；以及

在形成有所述隔离层的所述栅极缝隙内填充导电材料。

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