CN111211134A - 一种3d存储器及其制造方法 - Google Patents

Abstract

本发明提供一种3D存储器及其制造方法，该制造方法在层叠结构中形成栅线缝隙之后，去除层叠结构中的牺牲层之前，对栅线缝隙底部的半导体牺牲层，例如多晶硅层进行掺杂，形成间隔排列的掺杂区和非掺杂区，并且非掺杂区的蚀刻速率大于掺杂区的蚀刻速率。这样在去除牺牲多晶硅层时，掺杂的多晶硅被保留，形成半导体支撑结构，与沟道孔中心部分的沟道层多晶硅及电隔离材料共同支撑层叠结构，使得层叠结构更加稳定不易发生崩塌等问题。由此提高后期器件的成品率及良率。

Description

一种3D存储器及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种3D存储器及其制造方法。

背景技术

随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。

3D存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层、128层数据单元的堆叠。在3D存储器件的制造过程中，首先在衬底上形成绝缘层和牺牲层交替排列的堆叠结构，然后形成贯穿堆叠结构及部分衬底的沟道结构，沟道结构包括形成在中间部分的多晶硅沟道层以及包围沟道层的氮化物/氧化物叠层，然后替换牺牲层形成栅极。在替换牺牲层时，首先需要去除堆叠结构中的牺牲层。在去除堆叠结构中的牺牲层时，沟道结构中的氮化物/氧化物叠层同时被蚀刻去除，仅保留沟道孔内的多晶硅沟道层。在后续填充栅极材料形成栅极的过程中，多晶硅沟道层很难稳定支撑整个堆叠结构，容易造成结构的坍塌，使得整个器件制造失败。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D存储器及其制造方法，该制造方法在形成栅线缝隙之后，对栅线缝隙底部的牺牲层多晶硅进行局部掺杂，提高对牺牲层多晶硅的蚀刻选择比，从而在去除牺牲层时，掺杂多晶硅被保留，该掺杂多晶硅与沟道孔内部的多晶硅共同支撑整个层叠结构，使得层叠结构在蚀刻过程中更加稳定，提高器件的成品率。

为实现上述目的及其它相关目的，本发明提供了一种3D存储器的制造方法，该制造方法包括以下步骤：

提供衬底，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构；

形成穿过所述层叠结构并露出所述半导体牺牲层的多条栅线缝隙；

对所述栅线缝隙底部的半导体牺牲层进行局部掺杂，从而在每一条所述栅线缝隙底部的半导体牺牲层中形成至少一个掺杂区和至少一个非掺杂区，并且所述非掺杂区的蚀刻速率大于所述掺杂区的蚀刻速率；

去除所述半导体牺牲层的所述非掺杂区，形成底部选择栅极沟槽，所述半导体牺牲层的所述掺杂区形成半导体支撑结构；

在所述底部选择栅极沟槽中填充半导体材料，所述半导体材料与所述半导体牺牲层的所述掺杂区形成底部选择栅极。

可选地，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构还包括：在所述衬底和半导体牺牲层之间形成阻挡层。

可选地，去除半导体牺牲层的所述非掺杂区，形成底部选择栅极沟槽还包括：去除所述半导体牺牲层的所述非掺杂区所述衬底之间的所述阻挡层。

可选地，当每一条所述栅线缝隙底部的所述半导体牺牲层中形成有多个掺杂区和多个非掺杂区时，所述掺杂区和所述非掺杂区间隔排列。

可选地，在刻蚀所述层叠结构至露出所述半导体牺牲层，形成多条栅线缝隙之前，还包括以下步骤：

刻蚀所述层叠结构、所述半导体牺牲层、所述阻挡层及部分衬底，在所述衬底上形成贯通所述层叠结构的沟道孔；

在所述沟道孔中形成阻挡层、存储层、遂穿层以及沟道层；

在所述沟道孔的中心部分填充介电隔离材料。

可选地，去除所述非掺杂的半导体牺牲层及所述非掺杂的半导体牺牲层和所述衬底之间的所述阻挡层还包括：去除穿过所述半导体牺牲层及所述阻挡层的所述阻挡层、存储层及遂穿层至暴露所述沟道层。

可选地，该制造方法还包括以下步骤：

去除所述堆叠结构中的所述牺牲层直到露出多晶硅沟道，形成栅极沟槽；

在所述栅极沟槽中填充栅极绝缘层及金属导电层，形成金属栅极。

可选地，该制造方法还包括以下步骤：

在所述栅线缝隙的侧壁上沉积绝缘材料，形成覆盖所述栅极的隔离层；

在所述栅线缝隙内沉积金属，形成共源极导电接触。

可选地，所述层叠结构中相邻的所述栅线缝隙之间的距离为d，所述半导体支撑结构沿所述栅线缝隙的长度方向的长度为L，并且

可选地，所述掺杂区沿所述栅线缝隙的宽度方向的宽度大于所述栅线缝隙的底部宽度。

可选地，所述半导体牺牲层为多晶硅层，以及在去除的非掺杂的半导体牺牲层位置处填充的半导体材料为多晶硅。

可选地，对所述栅线缝隙底部的半导体牺牲层进行掺杂包括对所述多晶硅层进行碳和/或In和/或Ga掺杂。

可选地，该制造方法还包括以下步骤：

在所述层叠结构的顶部形成顶部选择栅极；

在所述顶部选择栅极中形成沟槽；

在所述沟槽填充绝缘材料形成顶部选择栅极切线。

本发明还提供了一种3D存储器：包括：

衬底，位于所述衬底上的层叠结构以及贯穿所述层叠结构的沟道结构，所述层叠结构中金属栅极和绝缘层交替排列；

形成在所述层叠结构中的共源极，所述共源极沿设定方向延伸以将所述层叠结构分隔为若干区域；

形成在所述衬底和所述层叠结构之间的底部选择栅极，，所述底部选择栅极内具有若干间隔分布的半导体支撑结构，所述半导体支撑结构位于共源极的下方并与共源极接触，并且所述半导体支撑结构在所述设定方向上的尺寸小于所述共源极。

可选地，所述半导体支撑结构为掺杂的多晶硅。

可选地，所述底部选择栅极内还具有若干间隔分布的阻挡层，所述阻挡层位于所述半导体支撑结构与衬底之间。

可选地，每一所述共源极的下方设置有多个沿所述设定方向间隔分布的所述半导体支撑结构。

可选地，所述沟道结构包括沟道层，所述沟道层穿过底部选择栅极的部分与所述底部栅极接触，所述沟道层未穿过所述底部选择栅极的部分被存储器层包围。

可选地，所述层叠结构中相邻的所述共源极之间的距离为d，所述半导体支撑结构沿所述共源极的长度方向的长度为L，并且

可选地，所述掺杂区沿所述半导体支撑结构的宽度方向的宽度大于所述共源极的底部宽度。

可选地，所述半导体支撑结构为掺杂碳和/或In和/或Ga的多晶硅。

可选地，所述层叠结构的顶部还形成有顶部选择栅极，所述顶部选择栅极中形成有顶部选择栅极切线。

如上所述，本发明提供的3D存储器及其制造方法，具备如下有益技术效果：

本发明的3D存储器的衬底上形成半导体牺牲层，例如多晶硅层，在形成栅线缝隙去除层叠结构中的牺牲层之前，对栅线缝隙底部的牺牲层多晶硅进行局部掺杂，提高对未掺杂的牺牲层多晶硅的蚀刻选择性，使得掺杂的多晶硅比未掺杂的多晶硅的蚀刻速度慢，在去除牺牲多晶硅层时，掺杂的多晶硅被保留，与沟道孔内的沟道层多晶硅和电隔离材料共同支撑层叠结构，使得层叠结构更加稳定不易发生崩塌等问题。由此提高后期器件的成品率及良率。

附图说明

图1显示为本发明提供的3D存储器的制造方法的流程图。

图2显示为本发明提供的3D存储器的平面示意图。

图3显示为在衬底上形成层叠结构沿图2所示的Y方向的L1-L1线的剖面示意图。

图4显示为在图3所示的层叠结构中形成栅线缝隙的示意图，其中仅示出了衬底、衬底上的阻挡层、半导体牺牲层及一层绝缘层。

图5显示为对图4所示的栅线缝隙底部的半导体牺牲层进行掺杂的示意图。

图6显示为如图5进行掺杂后的栅线缝隙沿图2所示的X方向的L2-L2线的剖面示意图。

图7显示为去除图5所示的结构中的半导体牺牲层的示意图。

图8显示为如图7所示去除牺牲层多晶硅后的栅线缝隙沿图2所示的X方向的L2-L2线的剖面示意图。

图9显示为图7所示的沟道结构中的存储器层及衬底上的阻挡层之后的结构示意图。

图10显示为如图9所示的去除层叠结构中的牺牲层以及沟道结构中的存储器层后的栅线缝隙沿图2所示的X方向的L2-L2线的剖面示意图。

图11显示为图9所示的去除沟道结构中的存储器层及衬底上的阻挡层之后的示意图，其中了包含层叠结构。

图12显示为在去除半导体牺牲层和阻挡层之后的沟槽位置处填充多晶硅之后的结构示意图。

图13显示为图12所示的填充多晶硅之后的示意图，其中包含了层叠结构。

图14显示为去除层叠结构中的牺牲层形成栅极沟槽的示意图。

图15显示为在栅极沟槽处填充金属层形成栅极结构的示意图。

图16显示为在栅线缝隙中形成共源极的结构示意图。

元件标号说明

100 衬底

101 阻挡层

102 半导体牺牲层

1021 掺杂区

1022 非掺杂区

103 绝缘层

104 牺牲层

105 栅线缝隙

1051 隔离层

1052 共源极导电接触

1053 栅线缝隙的侧墙

106 底部选择栅极沟槽

107 栅极沟槽

108 底部选择栅极的多晶硅层

109 金属导电层

110 共源极

120 顶部选择栅极切线

130 沟道结构

1301 沟道结构的阻挡层

1302 电荷捕获层

1303 隧穿层

1304 沟道层

1305 介电隔离材料

140 台阶区绝缘层

150 栅极绝缘层

001 中心区

002 台阶区

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。

实施例一

本实施例提供一种3D存储的制造方法，如图1所示，该方法包括如下步骤：

步骤S01：提供衬底，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构；

如图3所示，提供一衬底100，衬底100上形成半导体牺牲层102，半导体牺牲层102上方形成绝缘层104和牺牲层104交替排列的层叠结构。在优选实施例中，衬底100和半导体牺牲层102之间还形成有阻挡层101，在本实施例中，阻挡层可以是氧化硅或者是氮氧化物。阻挡层101的上方形成。在本实施例中衬底100可以是硅、单晶绝缘体上硅或者其他适合材料的衬底。上述半导体牺牲层102优选为多晶硅层。层叠结构中的绝缘层104可以是氧化硅，牺牲层103可以是氮化硅，即层叠结构形成氧化硅和氮化硅交替排列的ONO层叠结构，该层叠结构可以包括64层、128层甚至更多层。参照图2，该层叠结构包括形成沟道结构的中心区域001以及位于中心区域外围的台阶区域002，用于后续形成器件各层中的栅极层的接触部(未详细图示)。

在本实施例的优选实施例中，形成所述层叠结构之后，首先形成沟道结构130(如图2所示)，形成沟道结构的工艺可以包括以下步骤：在层叠结构的上方形成硬掩模、旋涂光刻胶，对光刻胶进行烘焙、曝光形成图案，然后通过干法刻蚀层叠结构直至刻蚀掉衬底上方的阻挡层及一部分衬底，形成阵列排布的沟道孔；在沟道孔内依次填充形成阻挡层1301、电荷捕获层1302、隧穿层1303和沟道层1304(参照图4)。阻挡层的材料可以是高K电介质，高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化铪，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。如图4所示，阻挡层、电荷捕获层和隧穿层构成存储器层。沟道层可以是多晶硅；还可以在沟道孔的中间区域填充介电隔离材料1305，填充介电隔离材料时可以在沟道孔的中心部分留作气隙(未图示)。

步骤S02：形成穿过所述层叠结构并露出所述半导体牺牲层的多条栅线缝隙；

为了更加清楚地显示栅线缝隙底部的结构，如图3～图9及图11所示，仅示出了衬底100、阻挡层101、半导体牺牲层102以及半导体牺牲层102上的一层牺牲层103，省略了层叠结构中的其余结构。并且上述附图也仅仅是示例性的，并未按尺寸绘制。

如图3所示，刻蚀层叠结构直至半导体牺牲层103停止，裸露半导体牺牲层103，形成栅线缝隙105。

步骤S03：对所述栅线缝隙底部的半导体牺牲层进行局部掺杂，从而在每一条所述栅线缝隙底部的半导体牺牲层中形成至少一个掺杂区和至少一个非掺杂区，并且所述非掺杂区的蚀刻速率大于所述掺杂区的蚀刻速率；

如图4所示，对裸露的半导体牺牲层102进行掺杂，优选地，对栅线缝隙105底部的半导体牺牲层102进行间隔掺杂，参照图2，沿栅线缝隙105的长度方向，掺杂区域的长度为L，相邻两栅线缝隙105之间的距离为d，掺杂区域的长度

可以通过在层叠结构上方形成掩模图案，然后对栅线缝隙底部的半导体牺牲层进行离子掺杂。如图5所示，掺杂后在半导体牺牲层102中形成掺杂区1021和非掺杂区1022。

在图2所示的X方向上，沿栅线缝隙105的剖面图如图6所示，在栅线缝隙底部的半导体牺牲层102中形成间隔排列的掺杂区1021和非掺杂区1022。由于掺杂过程中通常伴有热量的注入，因此植入栅线缝隙底部的半导体牺牲层102中的离子会沿缝隙底部向两边扩散，因此，如图5所示，形成的掺杂区1021的宽度(即掺杂区沿图2所示的Y方向的宽度)通常大于栅线缝隙105底部的宽度尺寸。

在本实施例中，半导体牺牲层为多晶硅层，对其进行掺杂的离子为碳、In或Ga或者碳、In及Ga的任意组合等，也可以是能够降低半导体牺牲层的蚀刻速率，使得非掺杂区1022的蚀刻速率大于所述掺杂区1021的蚀刻速率的其他离子。

在本实施例的优选实施例中，形成的栅线缝隙105的侧壁上形成有侧墙1053，例如该侧墙1053可以是沿栅线缝隙105的侧壁依次形成的氮化物和氧化物的复合层，更优选地，侧墙1053包括氮化硅和氧化硅复合层。

步骤S04：去除所述半导体牺牲层中的非掺杂区，形成底部选择栅极沟槽，所述半导体牺牲层的所述掺杂区形成半导体支撑结构；

如图7所示，通过栅线缝隙105对半导体牺牲层102进行刻蚀，例如采用湿法刻蚀，去除半导体牺牲层，由于非掺杂区1022的蚀刻速率大于所述掺杂区1021的蚀刻速率，因此控制刻蚀溶液的浓度及刻蚀时间，以去除未掺杂区1022，而保留掺杂区1021。在半导体牺牲层的刻蚀去除过程中，阻挡层101不会被刻蚀，能够有效保护衬底不被破坏。此时，在图2所示的X方向上，沿栅线缝隙105的剖面图如图8所示，在栅线缝隙的底部保留了半导体牺牲层中的掺杂区1021。半导体牺牲层的该掺杂区形成半导体支撑结构。

然后如图9所示，进一步刻蚀沟道结构中的电荷存储层至露出沟道层1304(在本实施例中为多晶硅沟道层)，此时非掺杂区1022下方的阻挡层101同样被刻蚀掉，只保留掺杂区1021下方的部分阻挡层，裸露出衬底，由此在衬底100上方形成底部选择栅极沟槽106。此次去除沟道结构的存储器层可以采用与去除上述半导体牺牲层不同的酸液，由此不会对多晶硅沟道层造成损伤。图9所示的结构在图2所示的X方向上，沿栅线缝隙105的剖面图如图10所示，半导体牺牲层102的掺杂区1021及其下方的阻挡层被保留，形成能够在后续制程中支撑整个堆叠结构的半导体支撑结构。牺牲层多晶硅层位置处的沟道结构的存储器层也同时被刻蚀掉，保留沟道孔中心部分的沟道层多晶硅以及介电隔离材料1035。与此同时，栅线缝隙的侧墙1053中的氧化物层也同时被腐蚀去除，仅保留一层氮化物，如图9所示。

由于掺杂区1021的宽度大于栅线缝隙105的底部宽度，因此当去除半导体牺牲层102形成图11所示的镂空结构时，半导体支撑结构以及沟道结构中心区域的沟道层多晶硅和介电隔离材料1032共同支撑整个层叠结构，使得层叠结构更加稳固，不易坍塌，不会影响后期器件的电性能。

步骤S05：在底部选择栅极沟槽中填充半导体材料，所述半导体材料与所述半导体牺牲层的所述掺杂区的形成底部选择栅极。

如图12所示，在底部选择栅极沟槽106内沉积多晶硅层108，作为底部选择栅极的控制栅极。如图13所示，示出了包括层叠结构以及形成的底部选择栅极的示意图。

在本实施例的优选实施例中，形成上述底部选择栅极之后，还包括以下步骤：

如图14所示，在图13所示的结构中，通过栅线缝隙105刻蚀去除层叠结构中的牺牲层104，例如在本实施例中绝缘层103为氧化硅，牺牲层104为氮化硅，利用磷酸溶液从栅线缝隙内逐步扩散到层叠结构内部，从而逐渐去除层叠结构中的氮化硅，在牺牲层位置处形成栅极沟槽107，栅极沟槽的侧墙1053(具体地，其中的氮化物层)也同时被完全去除，层叠结构形成图14所示的绝缘层103和栅极沟槽107交替排列的镂空结构。

然后，如图15所示，在栅极沟槽107中填充金属导电层109，形成金属栅极。更优选地，在此之前，首先在栅极沟槽的侧壁上生长栅极绝缘层150，该栅极绝缘层可以是与沟道结构中的阻挡层相同或者不同的材料。在本实施例的优选实施例中，该栅极绝缘层150是与沟道结构中的阻挡层相同的材料，例如均为氧化铝等绝缘材料。可以采用多种工艺填充金属导电层109，例如，在本实施例的优选实施例中，可以采用原子层沉积法向栅极沟槽107中填充金属导电层109，形成金属栅极。当然也可以在栅极沟槽107中沉积其他导电材料，形成栅极，例如填充多晶硅形成多晶硅栅极。

需要说明的是，金属栅极的长度可以小于绝缘层103的长度(附图中未详细示出)，即金属栅极靠近栅线缝隙105的端面与绝缘层103靠近栅线缝隙105的端面不平齐。基于此，可以通过回刻的方式形成金属栅极。在具体实现时可以先向栅极沟槽107填满金属导电层，然后采用湿法刻蚀工艺刻蚀去除靠近栅线缝隙105的部分金属层，使不同层的金属相互断开，从而形成金属栅极。

在本实施例的优选实施例中，如图16所示，还包括向栅线缝隙105内沉积绝缘材料，在栅线缝隙105的侧壁上形成金属栅极的隔离层1051，然后向栅极线缝隙内填充金属介质，形成共源极导电接触1052，由此形成共源极110(参见图2)。其中，栅线缝隙内沉积的绝缘材料可以是氧化物，例如氧化硅等。

再次参照附图2，本实施例的另一优选实施例中，还包括在层叠结构的顶部形成顶部选择栅极，在所述顶部选择栅极中形成沟槽，该沟槽的深度可以是1～10层层叠结构，在沟槽中填充绝缘材料，例如氧化硅等，形成顶部选择栅极切线120。

实施例二

本实施例提供一种3D存储器，同样参照附图2至附图16，该3D存储器包括：

衬底100，位于所述衬底100上的层叠结构以及贯穿所述层叠结构的沟道结构，同样参照附图4，该沟道结构包括沟道层以及存储器层，存储器层包括阻挡层、存储层、遂穿层。所述层叠结构中导电金属层109和绝缘层103交替排列，导电金属层109形成金属栅极，所述沟道孔中形成沟道结构130；

形成在所述层叠结构中的共源极110，所述共源极110包括形成在所述栅线缝隙105的侧壁上的隔离层1051以及所述栅线缝隙内的共源极导电接触1052。该隔离层1051为实现与栅极结构绝缘的绝缘层材料。如图2所示，共源极110沿设定方向，在本实施例中，为图2中的X方向延伸以将层叠结构分隔成若干区域。

形成在所述衬底和所述层叠结构之间的底部选择栅极，所述底部选择栅极内具有若干间隔分布的半导体支撑结构，所述半导体支撑结构位于共源极的下方并与共源极接触，并且所述半导体支撑结构在所述设定方向上的尺寸小于所述共源极。如图12所示，所述底部选择栅极包括多晶硅层108，所述共源极下方的所述多晶硅层包括掺杂区1021、非掺杂区1022以及位于所述掺杂区和所述衬底之间的阻挡层101，多晶硅的该掺杂区1021形成上述半导体支撑结构。在本实施例的优选实施例中，掺杂区1021可以是碳和/或In和/或Ga掺杂区。参照图16所示，沟道结构穿过该底部选择栅极，并且穿过底部选择栅极的沟道层部分与底部栅极接触，未穿过底部选择栅极的沟道层的其余部分被存储器层包围。

参照图2，沿共源极110(即栅线缝隙105)的长度方向(图2所示X方向)，掺杂区域(即底部选择栅极的半导体支撑结构)的长度为L，相邻两共源极110之间的距离为d，半导体支撑结构的长度

在形成掺杂区1021的离子注入过程中通常伴有热量的注入，因此植入栅线缝隙底部的半导体牺牲层102中的离子会沿缝隙底部向两边扩散，因此，如图5所示，形成的掺杂区1021的宽度(即掺杂区沿图2所示的Y方向的宽度)通常大于栅线缝隙105(及共源极110)底部的宽度尺寸。

需要说明的是，金属栅极的长度可以小于绝缘层103的长度(附图中未详细示出)，即金属栅极靠近栅线缝隙105的端面与绝缘层103靠近栅线缝隙105的端面不平齐。基于此，可以通过回刻的方式形成金属栅极。在具体实现时可以先向栅极沟槽107填满金属导电层，然后采用湿法刻蚀工艺刻蚀去除靠近栅线缝隙105的部分金属层，使不同层的金属相互断开，从而形成金属栅极。

在本实施例的另一优选实施例中，3D存储器还包括形成在层叠结构顶部的顶部选择栅极，以及形成在顶部选择栅极中的顶部选择栅极切线120。该顶部选择栅极切线120包括形成在所述顶部选择栅极中的沟槽，以及填充在沟槽中的绝缘材料，该沟槽的深度可以是1-10层的层叠结构，绝缘材料可以是氧化硅等。

如上所述，本发明提供的3D存储器及其制造方法，具备如下有益技术效果：

本发明的3D存储器的衬底上形成半导体牺牲层，在形成栅线缝隙去除层叠结构中的牺牲层之前，对栅线缝隙底部的牺牲层多晶硅进行局部掺杂，提高对未掺杂的牺牲层多晶硅的选择性，使得掺杂的多晶硅比未掺杂的多晶硅的蚀刻速度慢，在去除牺牲多晶硅层时，掺杂的多晶硅被保留，与沟道孔内的多晶硅沟道层共同支撑层叠结构，使得层叠结构更加稳定不易发生崩塌等问题。由此提高后期器件的成品率及良率。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (22)

1.一种3D存储器的制造方法，其特征在于，包括如下步骤：

提供衬底，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构；

形成穿过所述层叠结构并露出所述半导体牺牲层的多条栅线缝隙；

对所述栅线缝隙底部的半导体牺牲层进行局部掺杂，从而在每一条所述栅线缝隙底部的半导体牺牲层中形成至少一个掺杂区和至少一个非掺杂区，并且所述非掺杂区的蚀刻速率大于所述掺杂区的蚀刻速率；

去除所述半导体牺牲层的所述非掺杂区，形成底部选择栅极沟槽，所述半导体层的所述掺杂区形成半导体支撑结构；

在所述底部选择栅极沟槽中填充半导体材料，所述半导体材料与所述半导体牺牲层的所述掺杂区形成底部选择栅极。

2.根据权利要求1所述的制造方法，其特征在于，提供衬底，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构还包括：在所述衬底和半导体牺牲层之间形成阻挡层。

3.根据权利要求2所述的制造方法，其特征在于，去除半导体牺牲层的所述非掺杂区，形成底部选择栅极沟槽还包括：去除所述半导体牺牲层的所述非掺杂区所述衬底之间的所述阻挡层。

4.根据权利要求1所述的制造方法，其特征在于，当每一条所述栅线缝隙底部的所述半导体牺牲层中形成有多个掺杂区和多个非掺杂区时，所述掺杂区和所述非掺杂区间隔排列。

5.根据权利要求2所述的制造方法，其特征在于，在刻蚀所述层叠结构至露出所述半导体牺牲层，形成多条栅线缝隙之前，还包括以下步骤：

刻蚀所述层叠结构、所述半导体牺牲层、所述阻挡层及部分衬底，在所述衬底上形成贯通所述层叠结构的沟道孔；

在所述沟道孔中形成阻挡层、存储层、遂穿层以及沟道层；

在所述沟道孔的中心部分填充介电隔离材料。

6.根据权利要求5所述的制造方法，其特征在于，去除所述非掺杂的半导体牺牲层及所述非掺杂的半导体牺牲层和所述衬底之间的所述阻挡层形成底部选择栅极沟槽还包括：去除穿过所述半导体牺牲层及所述阻挡层的所述阻挡层、存储层及遂穿层至暴露所述沟道层。

7.根据权利要求5所述的制造方法，其特征在于，还包括以下步骤：

去除所述堆叠结构中的所述牺牲层直至露出所述沟道层，形成栅极沟槽；

在所述栅极沟槽中填充栅极绝缘层及金属导电层，形成金属栅极。

8.根据权利要求1所述的制造方法，其特征在于，还包括以下步骤：

在所述栅线缝隙的侧壁上沉积绝缘材料，形成覆盖所述栅极的隔离层；

在所述栅线缝隙内沉积金属，形成共源极导电接触。

9.根据权利要求1所述的制造方法，其特征在于，所述层叠结构中相邻的所述栅线缝隙之间的距离为d，所述掺杂区沿所述栅线缝隙的长度方向的长度为L，并且

10.根据权利要求1所述的制造方法，其特征在于，所述掺杂区沿所述栅线缝隙的宽度方向的宽度大于所述栅线缝隙的底部宽度。

11.根据权利要求1所述的制造方法，其特征在于，所述半导体牺牲层为多晶硅层，以及在去除的非掺杂的半导体牺牲层位置处填充的半导体材料为多晶硅。

12.根据权利要求11所述的制造方法，其特征在于，对所述栅线缝隙底部的半导体牺牲层进行掺杂包括对所述多晶硅层进行碳和/或In和/或Ga掺杂。

13.根据权利要求1所述的制造方法，其特征在于，还包括以下步骤：

在所述层叠结构的顶部形成顶部选择栅极；

在所述顶部选择栅极中形成沟槽；

在所述沟槽填充绝缘材料形成顶部选择栅极切线。

14.一种3D存储器，其特征在于，包括：

衬底，位于所述衬底上的层叠结构以及贯穿所述层叠结构的沟道结构，所述层叠结构中金属栅极和绝缘层交替排列；

形成在所述层叠结构中的共源极，所述共源极沿设定方向延伸以将所述层叠结构分隔为若干区域；

形成在所述衬底和所述层叠结构之间的底部选择栅极，所述底部选择栅极内具有若干间隔分布的半导体支撑结构，所述半导体支撑结构位于共源极的下方并与共源极接触，并且所述半导体支撑结构在所述设定方向上的尺寸小于所述共源极。

15.根据权利要求14所述的3D存储器，其特征在于，所述半导体支撑结构为掺杂的多晶硅。

16.根据权利要求14所述的3D存储器，其特征在于，所述底部选择栅极内还具有若干间隔分布的阻挡层，所述阻挡层位于所述半导体支撑结构与衬底之间。

17.根据权利要求14所述的3D存储器，其特征在于，每一所述共源极的下方设置有多个沿所述设定方向间隔分布的所述半导体支撑结构。

18.根据权利要求14所述的3D存储器，其特征在于，所述沟道结构包括沟道层，所述沟道层穿过底部选择栅极的部分与所述底部栅极接触，所述沟道层未穿过所述底部选择栅极的部分被存储器层包围。

19.根据权利要求14所述的3D存储器，其特征在于，所述层叠结构中相邻的所述共源极之间的距离为d，所述半导体支撑结构沿所述共源极的长度方向的长度为L，并且

20.根据权利要求14所述的制造方法，其特征在于，所述半导体支撑结构沿所述共源极的宽度方向的宽度大于所述共源极的底部宽度。

21.根据权利要求15所述的3D存储器，其特征在于，所述半导体支撑结构为掺杂碳和/或In和/或Ga的多晶硅。

22.根据权利要求14所述的3D存储器，其特征在于，所述层叠结构的顶部还形成有顶部选择栅极，所述顶部选择栅极中形成有顶部选择栅极切线。

Images