CN110047839B - 3d nand闪存及制备方法 - Google Patents
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Abstract
本发明提供一种3D NAND闪存及制备方法，包括：半导体衬底；叠层结构，位于半导体衬底上，叠层结构包括交替叠置的栅间介质层及栅极层；栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；沟道通孔，位于叠层结构内；功能侧壁，位于沟道通孔的侧壁表面，功能侧壁包括多个分离且沿沟道通孔的深度方向间隔排布的存储单元，存储单元与栅极层一一对应设置；沟道层，位于沟道通孔内，且位于功能侧壁的表面及沟道通孔的底部。本发明可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应。
Description
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种3D NAND闪存及制备方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速，闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
现有的3D NAND闪存的堆叠结构由多层栅极层(即栅极字线层)及栅间介质层交替叠置而成。随着工艺的发展，为了满足高密度的要求，3D NAND闪存除了单元尺寸(即在XY平面的尺寸)随之对应缩小之外，栅极层的数量(即在垂直于所述XY平面的Z方向上的数量)也需随之显著增加。同时，由于刻蚀工艺的限制，3D NAND闪存中的垂直结构的总厚度(即垂直结构在所述Z方向上的尺寸)需要减小，这就要求栅极层的厚度以及栅间介质层的厚度相应减小；然而，由于现有的3D NAND闪存中的栅间介质层一般均为单一材料层，譬如氧化硅(SiO2)层，栅间介质层的厚度较薄很容易造成相邻栅极层之间的漏电，甚至造成相邻栅极层之间的栅间介质层被击穿。
此外，现有的3D NAND闪存在对某一栅极层进行编程时，因为正在编程的所述栅极层上施加的编程电压的边缘电场，会使得正在编程的所述栅极层与与其相邻的栅极层之间区域的存储层被编程出少量电荷，这部分电荷会造成与正在编程的所述栅极层相临近的栅极层的阈值电压漂移，即正在编程的所述栅极层会对与其相临近的栅极层造成层间耦合干扰。进一步地，存储层正对栅极层的区域内电荷浓度最高，存储层对应于栅极层与栅极层之间的区域内的电荷浓度最低，则存储层正对栅极层的区域内的电荷会因为浓度梯度而向两边的存储层区域扩散(即向存储层对应于栅极层与栅极层之间的区域扩散)，从而造成栅极层的阈值电压漂移，即现有的3D NAND闪存中的存储层内存在电荷横向流失的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND闪存及制备方法，用于解决现有技术中3D NAND闪存随着栅间介质层厚度的减小很容易造成相邻栅极层之间的漏电，甚至造成相邻栅极层之间的栅间介质层被击穿的问题，3D NAND闪存中相邻栅极层之间存储层间耦合干扰，从而造成栅极层的阈值电压漂移的问题，以及3D NAND闪存中的存储层内存在电荷横向流失，从而造成栅极层的阈值电压漂移的问题。
为实现上述目的及其他相关目的，本发明提供一种3D NAND闪存，所述3D NAND闪存包括：
半导体衬底；
叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；
沟道通孔，位于所述叠层结构内；
功能侧壁，位于所述沟道通孔的侧壁表面，所述功能侧壁包括多个分离且沿所述沟道通孔的深度方向间隔排布的存储单元，所述存储单元与所述栅极层一一对应设置；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。
可选地，所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
存储层，位于所述阻挡层的表面；及
隧穿层，位于所述存储层的表面。
可选地，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
可选地，所述3DNAND闪存还包括：
栅极间隙，位于所述叠层结构内，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内；
源极区域，位于所述半导体衬底内，且位于所述栅极间隙的底部；
共源线，位于所述栅极间隙内，且与所述源极区域相连接；
绝缘隔离层，位于所述栅极间隙内，且位于所述共源线与所述叠层结构之间；
填充绝缘层，填充于所述沟道通孔内，且位于所述沟道层的表面。
可选地，所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
可选地，所述第一漏电抑制层包括氧化硅层且所述第二漏电抑制层包括氮氧化硅层，或所述第一漏电抑制层包括氧化铪层且所述第二漏电抑制层包括氮氧化铪层。
可选地，所述栅间介质层还包括空气间隙，所述空气间隙位于所述第一漏电抑制层与所述第二漏电抑制层交替叠置的结构内。
本发明还提供一种3D NAND闪存的制备方法，所述3D NAND闪存的制备方法包括如下步骤：
提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层及栅极层；
于所述叠层结构内形成沟道通孔；包括如下步骤：于所述叠层结构内形成竖直通孔；基于所述竖直通孔横向刻蚀去除部分所述牺牲层，以于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成凹槽区域；
于所述沟道通孔的侧壁表面形成功能侧壁，并于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层；所述功能侧壁位于相邻所述栅极层之间及位于所述栅极层与所述半导体衬底之间的部分填充于所述凹槽区域内；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述牺牲层；
去除填充于所述凹槽区域内的所述功能侧壁，以将所述功能侧壁分离为多个沿所述沟道通孔的深度方向间隔排布的存储单元；及
于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成栅间介质层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层。
可选地，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：
于所述沟道通孔的侧壁表面形成阻挡层；
于所述阻挡层的表面形成存储层，所述存储层位于相邻所述栅极层之间及位于所述栅极层与所述半导体衬底之间的部分填充于所述凹槽区域内；及
于所述存储层的表面形成隧穿层；
基于所述栅极间隙去除所述牺牲层之后去除填充于所述凹槽区域内的所述存储层。
可选地，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
可选地，所述沟道通孔贯穿所述叠层结构，所述栅极间隙贯穿所述叠层结构。
可选地，于所述功能侧壁的表面形成所述沟道层之后还包括于所述沟道通孔内形成填充绝缘层的步骤。
可选地，于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成所述栅间介质层还包括如下步骤：
于所述栅极间隙底部的所述半导体衬底内形成源极区域；及
于所述栅极间隙内形成共源线，所述共源线与所述源极区域相接触。
可选地，形成所述栅间介质层的同时于所述半导体衬底的上表面形成交替叠置的所述第一漏电抑制层及所述第二漏电抑制层，于所述栅极间隙底部的所述半导体衬底内形成所述源极区域之后且于所述栅极间隙内形成所述共源线之前，还包括去除位于所述栅极间隙底部的所述第一漏电抑制层及所述第二漏电抑制层的步骤。
可选地，于所述栅极间隙内形成所述共源线之前，还包括于所述栅极间隙侧壁形成绝缘隔离层的步骤。
可选地，所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
可选地，所述第一漏电抑制层包括氧化硅层且所述第二漏电抑制层包括氮氧化硅层，或所述第一漏电抑制层包括氧化铪层且所述第二漏电抑制层包括氮氧化铪层。
可选地，于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成所述栅间介质层包括如下步骤：
对所述栅极层进行所述栅极层进行氧化处理及氮化处理，以于所述栅极层之间形成所述栅间介质层。
可选地，所述栅间介质层还包括空气间隙，所述空气间隙位于所述第一漏电抑制层及所述第二漏电抑制层交替叠置的结构内。
如上所述，本发明的3D NAND闪存及制备方法，具有以下有益效果：
本发明3D NAND闪存中的栅间介质层为至少包括交替叠置的第一漏电抑制层及第二漏电抑制层，可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应；
本发明的3D NAND闪存通过将功能侧壁分离为多个分离且沿沟道通孔的深度方向间隔排布的存储单元，由于各存储单元沿叠层结构的厚度方向上具有间距，可以阻止相邻存储单元内的电荷沿叠层结构的厚度方向横向流失，从而避免相邻存储单元之间发生电荷横向流失而导致的栅极层的阈值电压漂移，确保3D NAND闪存性能的稳定性；同时，在对某一层栅极层进行编程时，由于沿叠层结构的厚度方向上个存储单元之间相隔离，不会在相邻栅极层之间编辑出少量电荷，降低了相邻栅极层之间的层间干扰耦合，从而避免相邻栅极层之间存在层间干扰耦合而导致的栅极层的阈值电压漂移，确保3D NAND闪存性能的稳定性。
附图说明
图1显示为本发明实施例一中提供的3D NAND闪存的制备方法的流程图。
图2显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤1)所得结构的截面结构示意图。
图3及图4显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤2)所得结构的截面结构示意图。
图5至图9显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤3)所得结构的示意图；其中，图5为于沟道通孔的侧壁表面形成功能侧壁后所得结构的截面结构示意图，图6显示为功能侧壁中的阻挡层的局部放大结构图，图7显示为功能侧壁中的存储层的局部放大结构图，图8显示为功能侧壁中的隧穿层的局部放大结构图，图9为于功能侧壁的表面及所述沟道通孔的底部形成沟道层后所得结构的截面结构示意图。
图10显示为本发明实施例一中提供的3D NAND闪存的制备方法中于沟道通孔内形成填充绝缘层后所得结构的截面结构示意图。
图11显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤4)所得结构的截面结构示意图。
图12显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤5)所得结构的截面结构示意图。
图13显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤6)所得结构的截面结构示意图。
图14至图17显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤7)所得结构的示意图；其中，图14及图16为不同示例中步骤7)所得结构的截面结构示意图，图15为图14中的栅间介质层的结构示意图，图17为图16中的栅间介质层的结构示意图。
图18及图19显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤8)所得结构的截面结构示意图。
图20及图21显示为本发明实施例一中提供的3D NAND闪存的制备方法中去除位于栅极间隙底部的第一漏电抑制层及第二漏电抑制层后所得结构的截面结构示意图。
图22及图23显示为本发明实施例一中提供的3D NAND闪存的制备方法中于栅极间隙的侧壁形成绝缘隔离层后所得结构的截面结构示意图。
图24至图27显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤9)所得结构的截面结构示意图；同时，图24及图25亦为实施例二中提供的3D NAND闪存的截面结构示意图；图26为图24中的栅间介质层的结构示意图，图27为图25中的栅间介质层的结构示意图。
图28显示为本发明实施例二中提供的3D闪存中功能侧壁阻挡层的局部放大结构图。
图29显示为本发明实施例二中提供的3D闪存中功能侧壁存储层的局部放大结构图。
图30显示为本发明实施例二中提供的3D闪存中功能侧壁隧穿层的局部放大结构图。
元件标号说明
10 半导体衬底
11、31 叠层结构
111 牺牲层
12 沟道通孔
121 竖直通孔
13 功能侧壁
131 阻挡层
131a 高k介质层
131b 阻挡叠层结构
131c、133a 氧化物层
131d、132b、133c 氮氧化物层
132 存储层
132a 氮化物层
132c 存储单元
133 隧穿层
133b 氮氧化物叠层结构
14 沟道层
15 栅极间隙
17 栅间介质层
17’ 漏电抑制叠层
171 第一漏电抑制层
172 第二漏电抑制层
173 空气间隙
18 栅极层
19 填充绝缘层
20 源极区域
21 共源线
22 绝缘隔离层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本实施例还提供一种3D NAND闪存的制备方法，所述3D NAND闪存的制备方法包括如下步骤：
1)提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层及栅极层；
2)于所述叠层结构内形成沟道通孔；包括如下步骤：于所述叠层结构内形成竖直通孔；基于所述竖直通孔横向刻蚀去除部分所述牺牲层，以于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成凹槽区域；
3)于所述沟道通孔的侧壁表面形成功能侧壁，并于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层；所述功能侧壁位于相邻所述栅极层之间及位于所述栅极层与所述半导体衬底之间的部分填充于所述凹槽区域内；
4)于所述叠层结构内形成栅极间隙；
5)基于所述栅极间隙去除所述牺牲层；
6)去除填充于所述凹槽区域内的所述功能侧壁，以将所述功能侧壁分离为多个沿所述沟道通孔的深度方向间隔排布的存储单元；及
7)于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成栅间介质层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层。
在步骤1)中，请参阅图1中的S1步骤及图2，提供半导体衬底10，所述半导体衬底10上形成有叠层结构11，所述叠层结构11包括交替叠置的牺牲层111及栅极层18。
作为示例，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅晶圆。
需要说明的是，所述半导体衬底10为进行离子掺杂后的衬底，具体地，所述半导体衬底10可以为P型掺杂衬底，也可以为N型掺杂衬底。
作为示例，所述栅极层18的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层18的材料可以包括掺杂多晶硅(譬如，N型掺杂的多晶硅或P型掺杂的多晶硅)。
作为示例，所述牺牲层111可以为任意一种相较于所述栅极层18具有较高刻蚀选择比的材料，譬如，所述牺牲层111的材料可以包括氮化硅、氧化硅或氮氧化硅等等。
作为示例，所述叠层结构11可以包括由下至上依次交替叠置的所述牺牲层111及所述栅极层18，即所述叠层结构11的底层及顶层均为所述牺牲层111，位于顶层的所述牺牲层111的上表面即为所述叠层结构11的上表面。
在步骤2)中，请参阅图1中的S2步骤及图3至图4，于所述叠层结构11内形成沟道通孔12，于所述叠层结构11内形成沟道通孔12包括如下步骤：于所述叠层结构11内形成竖直通孔121；基于所述竖直通孔121横向刻蚀去除部分所述牺牲层111，以于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间形成凹槽区域122。
作为示例，步骤2)可以包括如下步骤：
2-1)于所述叠层结构的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述竖直通孔121的形状及位置的开口图形；
2-2)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述竖直通孔121，如图3所示，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；
2-3)基于所述竖直通孔121横向刻蚀去除部分所述牺牲层111，以于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间形成凹槽区域122，如图4所示；步骤2-3)后得到的所述沟道通孔12在对应于所述牺牲层111部分的宽度大于对应于所述栅极层18部分的宽度；具体地，可以采用湿法刻蚀工艺横向刻蚀所述牺牲层111，具体地，可以采用对所述牺牲层111具有较高刻蚀去除速率且对所述栅极层18几乎不会刻蚀的湿法腐蚀溶液横向刻蚀所述牺牲层111；
2-4)去除所述图形化掩膜层。
作为示例，所述沟道通孔12沿所述叠层结构11的厚度方向贯穿所述叠层结构11。
作为示例，所述沟道通孔12的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。
在步骤3)中，请参阅图1中的S3步骤及图5至图9，于所述沟道通孔12的侧壁表面形成功能侧壁13，并于所述功能侧壁13的表面及所述沟道通孔12的底部形成沟道层14；所述功能侧壁13位于相邻所述栅极层18之间及位于所述栅极层18与所述半导体衬底10之间的部分填充于所述凹槽区域122内。
作为示例，如图5所示，于所述沟道通孔12的侧壁表面形成所述功能侧壁13可以包括如下步骤：
3-1)于所述沟道通孔12的侧壁表面形成阻挡层131；
3-2)于所述阻挡层131的表面形成存储层132，所述存储层132位于相邻所述栅极层18之间及位于所述栅极层18与所述半导体衬底10之间的部分填充于所述凹槽区域122内；及
3-3)于所述存储层132的表面形成隧穿层133。
需要说明的是，所述功能侧壁13可以同时形成于所述沟道通孔12的侧壁表面及所述沟道通孔12的底部；此时，形成所述功能侧壁13之后还包括去除位于所述沟道通孔12底部的所述功能侧壁13的步骤，去除位于所述所述沟道通孔12底部的所述功能侧壁13之后所得的结构如图5所示。
需要进一步说明的是，步骤3)得到的所述功能侧壁13中至少所述存储层132填充于所述凹槽区域122内，即至少所述存储层132沿所述叠层结构11的厚度方向包括多个凸出于相邻所述牺牲层111之间及所述牺牲层111与所述半导体衬底10之间的凸出部分；优选地，本实施例中，所述阻挡层131、所述存储层132及所述隧穿层133位于相邻所述牺牲层111之间及位于所述牺牲层111与所述半导体衬底10之间的部分填充于所述凹槽区域122内，即所述阻挡层131、所述存储层132及所述隧穿层133沿所述叠层结构11的厚度方向包括多个凸出于相邻所述牺牲层111之间及所述牺牲层111与所述半导体衬底10之间的凸出部分，如图5所示。
作为示例，步骤3-1)中，可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(AtomicLayer Deposition，ALD)工艺于所述沟道通孔12的侧壁表面形成所述阻挡层131；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔12的侧壁表面形成所述阻挡层131。
作为示例，请参阅图6，所述阻挡层131可以包括高k介质层131a及阻挡叠层结构131b；所述高k介质层131a位于所述沟道通孔12的表面，所述阻挡叠层结构131b位于所述高k介质层131a的表面；所述阻挡叠层结构131b包括沿所述阻挡叠层结构131b厚度方向交替叠置的氧化物层131c及氮氧化物层131d。所述阻挡叠层结构131b中，所述氧化物层131c及所述氮氧化物层131d交替叠置的周期数可以根据实际需要进行设定，此处不做限定；所述氧化物层131c及所述氮氧化物层131d交替叠置的顺序可以根据实际需要进行设定，图6中仅以所述阻挡层131自所述高k介质层131a向外包括依次交替叠置的所述氧化物层131c及所述氮氧化物层131d作为示例，图6中仅示意出两层所述氧化物层131c及一层所述氮氧化物层131d，在实际示例中并不以此为限。
作为示例，所述高k介质层131a的材料可以包括氧化铝或氧化铪等等，所述氧化层131c的材料可以包括氧化硅或氧化铪等等，所述氮氧化物层131d的材料可以包括氮氧化硅或氮氧化铪等等。
作为示例，步骤3-2)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述阻挡层131的表面形成所述存储层132；优选地，本实施例中，采用原子层沉积工艺于所述阻挡层131的表面形成所述存储层132。
作为示例，请参阅图7，所述存储层132包括沿厚度方向交替叠置的氮化物层132a及氮氧化物层132b；所述氮化物层132a及所述氮氧化物层132b交替叠置的顺序可以根据实际需要进行设定，所述氮化物层132a及所述氮氧化物层132b交替叠置的周期数可以根据实际需要进行设定，图7中仅以所述存储层132自所述阻挡层131向外包括依次交替的所述氮化物层132a及所述氮氧化物层132b作为示例，且图7中仅示意出三层所述氮化物层132a及两层所述氮氧化物层132b，在实际示例中并不以此为限。
作为示例，所述氮化物层132a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层132b的材料可以包括氮氧化硅或氮氧化铪等等。
在步骤3-3)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述存储层132的表面形成所述隧穿层133；优选地，本实施例中，采用原子层沉积工艺于所述存储层132的表面形成所述隧穿层133。
作为示例，请参阅图8，所述隧穿层133可以包括沿厚度方向间隔排布的氧化物层133a及位于所述氧化物层133a之间的氮氧化物叠层结构133b，所述氮氧化物叠层结构133b包括多层沿所述隧穿层133厚度方向叠置的氮氧化物层133c。
作为示例，所述氮化物层133a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层133c的材料可以包括氮氧化硅或氮氧化铪等等。
需要说明的是，所述氮氧化物叠层结构133b中所述氮氧化物层133c的层数可以根据实际需要进行设定，此处不做限定。
需要进一步说明的是，所述氮氧化物叠层结构133b中各层所述氮氧化物层133c不尽相同，各层所述氮氧化物层133c中的各元素的原子比不尽相同，譬如，以所述氮氧化物层133c的材料为氮氧化硅作为示例，各所述氮氧化物层133c中的氮、氧及硅三者的原子比不尽相同。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁13的表面及所述沟道通孔12的底部形成所述沟道层14；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁13的表面及所述沟道通孔12的底部形成所述沟道层14，形成所述沟道层14后所得结构如图9所示。
作为示例，所述沟道层14的材料可以包括多晶硅。当然，在其他示例中，所述沟道层14的材料还可以为其他的半导体材料。
作为示例，所述功能侧壁13与所述沟道层14的厚度之和可以小于所述沟道通孔12的宽度的一半，如图5所示，此时，形成所述沟道层14后所述沟道通孔12内还保留有填充绝缘层的预留空间；在其他示例中，所述沟道层14还可以填满所述沟道通孔12。
作为示例，如图10所示，于所述功能侧壁13的表面形成所述沟道层14之后还包括于所述沟道通孔12内形成填充绝缘层19的步骤。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道通孔12内形成所述填充绝缘层19；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔12内形成所述填充绝缘层19。
作为示例，所述填充绝缘层19的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层19可以填满所述沟道通孔12。
在步骤4)中，请参阅图1中的S4步骤及图11，于所述叠层结构11内形成栅极间隙15。
作为示例，于所述叠层结构11内形成栅极间隙15可以包括如下步骤：
4-1)于所述叠层结构11的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述栅极间隙15的形状及位置的开口图形；
4-2)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述栅极间隙15，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；
4-3)去除所述图形化掩膜层。
作为示例，所述栅极间隙15的位置及数量可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极间隙15可以贯穿所述叠层结构11直至所述半导体衬底10的上表面，如图11所示；当然，所述栅极间隙15还可以贯穿所述叠层结构11并延伸至所述半导体衬底10内。
在步骤5)中，请参阅图1中的S5步骤及图12，基于所述栅极间隙15去除所述牺牲层111。
作为示例，可以采用湿法刻蚀工艺去除所述牺牲层111；具体地，可以采用对所述牺牲层111具有较高刻蚀去除速率，且对所述栅极层15几乎不能去除的湿法腐蚀溶液进行湿法腐蚀以去除所述牺牲层111；具体地，将所述湿法腐蚀溶液置于所述栅极间隙15内，所述湿法腐蚀溶液横向腐蚀所述牺牲层111以将所述牺牲层111完全去除。
在步骤6)中，请参阅图1中的S6步骤及图13，去除填充于所述凹槽区域122内的所述功能侧壁13，以将所述功能侧壁13分离为多个沿所述沟道通孔12的深度方向间隔排布的存储单元132c。
作为示例，当所述存储层132位于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间的部分填充于所述凹槽区域122内时，在去除所述牺牲层111之后，还包括去除填充于所述凹槽区域122内的所述存储层132的步骤；具体地，当所述阻挡层131及所述隧穿层133位于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间的部分也填充于所述凹槽区域122时，填充于所述凹槽区域122内的所述阻挡层131及所述隧穿层133也一并被去除，如图13所示。
在步骤7)中，请参阅图1中的S7步骤及图14至图17，于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间形成栅间介质层17，所述栅间介质层17包括交替叠置的第一漏电抑制层171及第二漏电抑制层172。
作为示例，所述第一漏电抑制层171可以包括氧化物层，所述第二漏电抑制层172可以包括氮氧化物层。具体地，所述第一漏电抑制层171可以包括氧化硅层或氧化铪层，所述第二漏电抑制层172可以包括氮氧化硅层或氮氧化铪层。
作为示例，可以对所述栅极层18进行氧化处理及氮化处理，以消耗部分所述栅极层18并于所述栅极层18之间形成所述栅间介质层17。譬如，当所述栅极层18为多晶硅栅极层时，对所述栅极层18进行氧化处理可以形成氧化硅层作为所述第一漏电抑制层171，对所述栅极层18进行氧化处理及氮化处理可以形成氮氧化硅层作为所述第二漏电抑制层172。可以通过调节工艺参数(譬如，反应气体、反应压力及反应温度等等)使得所述栅极层18被部分消耗而形成交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172。当然，在其他示例中，也可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间沉积形成所述栅间介质层17。
在一示例中，如图14及图15所示，所述栅间介质层17并未填满相邻所述栅极层18之间的间隙及所述栅极层18与所述半导体衬底10之间的间隙，此时，所述栅间介质层17还包括空气间隙173，所述空气间隙173位于所述第一漏电抑制层171与所述第二漏电抑制层172交替叠置的结构内；即此时，相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间均形成有两个包括交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172的所述漏电抑制叠层17’，所述空气间隙173位于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间，且位于所述漏电抑制叠层17’之间。
在另一示例中，所述栅间介质层17可以填满相邻所述栅极层18之间的间隙及所述栅极层18与所述半导体衬底10之间的间隙，如图16及图17所示。
需要说明的是，无论采用将部分所述栅极层18进行处理形成所述栅间介质层17，还是采用沉积工艺形成所述栅间介质层17，所述栅极间隙15的侧壁会同时形成沿所述栅极间隙15的宽度方向交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172，如图14及图16所示。
作为示例，形成所述栅间介质层17的同时于所述半导体衬底10的上表面形成交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172。
作为示例，请参阅图18至图26，于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间形成栅间介质层17之后还包括如下步骤：
8)于所述栅极间隙15底部的所述半导体衬底10内形成源极区域20，如图18及图19所示；其中，图18为所述栅间介质层17中包括所述空气间隙173对应结构的截面结构示意，图19为所述栅间介质层17可以填满相邻所述栅极层18之间的间隙及所述栅极层18与所述半导体衬底10之间对应结构的截面结构示意图；及
9)于所述栅极间隙15内形成共源线21，所述共源线21与所述源极区域20相接触，如图24及图25所示；其中，图24为所述栅间介质层17中包括所述空气间隙173对应结构的截面结构示意，图25为所述栅间介质层17可以填满相邻所述栅极层18之间的间隙及所述栅极层18与所述半导体衬底10之间对应结构的截面结构示意图。
作为示例，步骤8)中，可以采用离子注入工艺对所述栅极间隙15底部的所述半导体衬底10进行离子注入，以形成所述源极区域20。
需要说明的是，对所述栅极间隙15底部的所述半导体衬底10进行离子注入时，位于所述栅极间隙15底部的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172并未被去除，位于所述栅极间隙15底部的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172的存在可以在离子注入过程中对所述半导体衬底10进行保护，以避免离子注入对所述半导体衬底10造成晶格损伤。
作为示例，请参阅图20及图21，于所述栅极间隙15底部的所述半导体衬底10内形成所述源极区域20之后还包括去除位于所述栅极间隙15底部的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172的步骤。具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺去除位于所述栅极间隙15底部的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172；其中，图20为所述栅间介质层17中包括所述空气间隙173对应结构的截面结构示意，图21为所述栅间介质层17可以填满相邻所述栅极层18之间的间隙及所述栅极层18与所述半导体衬底10之间对应结构的截面结构示意图。
需要说明的是，在去除位于所述栅极间隙15底部的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172的同时，位于所述栅极间隙15侧壁的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172被一并去除，如图20及图21所示；具体的，于所述栅极间隙15底部的所述半导体衬底10内形成所述源极区域20之后可以先于所得结构的上表面形成具有开口图形的掩膜层(未示出)，依据所述掩膜层采用刻蚀工艺即可去除位于所述栅极间隙15侧壁的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172。当然，在其他示例中，位于所述栅极间隙15侧壁的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172也可以不被去除而保留。
作为示例，请参阅图22及图23，于所述栅极间隙15内形成所述共源线21之前，还包括于所述栅极间隙15的侧壁形成绝缘隔离层22的步骤。具体地，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极间隙15的侧壁形成所述绝缘隔离层22。所述绝缘隔离层22用于将所述共源线21与所述栅极层18电隔离，所述绝缘隔离层22的材料可以包括但不仅限于氧化硅、氮化硅、氮氧化硅或氧化铪等等；其中，图22为所述栅间介质层17中包括所述空气间隙173对应结构的截面结构示意，图23为所述栅间介质层17可以填满相邻所述栅极层18之间的间隙及所述栅极层18与所述半导体衬底10之间对应结构的截面结构示意图。
需要说明的是，在形成所述绝缘隔离层22的时候，所述绝缘隔离层22可以同时形成于所述栅极间隙15的侧壁及所述栅极间隙15的底部，此时，为了确保所述栅极间隙15内形成的所述共源线21与所述源极区域20电接触，所述绝缘隔离层22形成之后，还包括将位于所述栅极间隙15底部的所述绝缘隔离层22去除的步骤。
作为示例，步骤9)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极间隙15内形成所述共源线21，优选地，本实施例中，采用原子层沉积工艺于所述栅极间隙15内形成所述共源线21。
作为示例，所述共源线21的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等。所述共源线21填满所述栅极间隙15，即所述共源线21的上表面可以与所述栅极间隙15的上表面相平行。
本实施例得到的所述3D NAND闪存中，所述半导体衬底10上形成有包括交替叠置的所述栅极层18及所述栅间介质层17的叠层结构31。
本实施例制备的所述3D NAND闪存中的所述栅间介质层17为至少包括交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172，可以有效减少相邻所述栅极层18之间的漏电，提高相邻所述栅极层18之间的所述栅间介质层17的抗击穿能力，降低相邻所述栅极层18之间的耦合效应。
本实施例中制备的所述3D NAND闪存通过将填充于所述凹槽区域122内的所述存储层132去除，可以将所述存储层132分离为多个沿所述沟道通孔12的深度方向间隔排布的存储单元132c，所述存储单元132c与所述栅极层18一一对应设置，即一层所述栅极层18对应所述存储层132内的一个所述存储单元132c。沿所述叠层结构51的厚度方向上各所述存储单元132c之间相隔离，即沿所述叠层结构51的厚度方向上的各所述存储单元132c之间具有间距，可以阻止所述存储层132正对所述栅极层18的区域内的电荷向两边的所述存储层132区域扩散，即可以阻止相邻所述存储单元132c内的电荷沿所述叠层结构51的厚度方向横向流失，从而避免相邻所述存储单元132c之间发生电荷横向流失而导致的所述栅极层18的阈值电压漂移，确保所述3D NAND闪存性能的稳定性；同时，在对某一层所述栅极层18进行编程时，由于沿所述叠层结构51的厚度方向上各所述存储单元132c之间相隔离，不会在相邻所述栅极层18之间编程出少量电荷，降低了相邻所述栅极层18之间的层间干扰耦合，从而避免相邻所述栅极层18之间存在层间干扰耦合而导致的所述栅极层18的阈值电压漂移，确保所述3D NAND闪存性能的稳定性。
实施例二
请继续参阅图24及图25，本实施例中还提供一种3D NAND闪存，所述3D NAND闪存包括：半导体衬底10；叠层结构31，所述叠层结构31位于所述半导体衬底10上，所述叠层结构31包括交替叠置的第一漏电抑制层171及第二漏电抑制层172；沟道通孔12，所述沟道通孔12位于所述叠层结构31内；功能侧壁13，所述功能侧壁13位于所述沟道通孔12的侧壁表面，所述功能侧壁13包括多个分离且沿所述沟道通孔12的深度方向间隔排布的存储单元132c，所述存储单元132c与所述栅极层18一一对应设置；及沟道层14，所述沟道层14位于所述沟道通孔12内，且位于所述功能侧壁13的表面及所述沟道通孔12的底部。
作为示例，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅晶圆。
需要说明的是，所述半导体衬底10为进行离子掺杂后的衬底，具体地，所述半导体衬底10可以为P型掺杂衬底，也可以为N型掺杂衬底。
作为示例，所述叠层结构31可以包括由下至上依次交替叠置的所述栅间介质层17及所述栅极层18，即所述叠层结构31的底层及顶层均为所述栅间介质层17，位于顶层的所述栅间介质层17的上表面即为所述叠层结构31的上表面。
作为示例，所述第一漏电抑制层171可以包括氧化物层，所述第二漏电抑制层172可以包括氮氧化物层。具体地，所述第一漏电抑制层171可以包括氧化硅层或氧化铪层，所述第二漏电抑制层172可以包括氮氧化硅层或氮氧化铪层。
作为示例，可以采用湿氧氧化工艺或干氧氧化工艺对含氮绝缘介质层进行氧化处理得到所述栅间介质层17。
在一示例中，如图24所示，所述栅间介质层17也可以除了包括所述第一漏电抑制层171及所述第二漏电抑制层172，还包括空气间隙13，所述空气间隙173位于所述第一漏电抑制层171与所述第二漏电抑制层172交替叠置的结构内；即此时，相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间均形成有两个包括交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172的所述漏电抑制叠层17’，所述空气间隙173位于相邻所述栅极层18之间及所述栅极层18与所述半导体衬底10之间，且位于所述漏电抑制叠层17’之间。
在一示例中，如图25所示，所述栅间介质层17可以仅包括所述第一漏电抑制层171及所述第二漏电抑制层172；即所述栅间介质层17可以填满相邻所述栅极层18之间的间隙及所述栅极层18与所述半导体衬底10之间的间隙。
作为示例，所述栅极层18的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层18的材料可以包括掺杂多晶硅。
作为示例，所述沟道通孔12沿所述叠层结构31的厚度方向贯穿所述叠层结构31。
作为示例，所述沟道通孔12的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。
作为示例，所述功能侧壁13可以包括：阻挡层131，所述阻挡层131位于所述沟道通孔12的侧壁表面；存储层132，所述存储层132位于所述阻挡层131的表面；及隧穿层133，所述隧穿层133位于所述存储层132的表面。
作为示例，请参阅图28，所述阻挡层131可以包括高k介质层131a及阻挡叠层结构131b；所述高k介质层131a位于所述沟道通孔12的表面，所述阻挡叠层结构131b位于所述高k介质层131a的表面；所述阻挡叠层结构131b包括沿所述阻挡叠层结构131b厚度方向交替叠置的氧化物层131c及氮氧化物层131d。所述阻挡叠层结构131b中，所述氧化物层131c及所述氮氧化物层131d交替叠置的周期数可以根据实际需要进行设定，此处不做限定；所述氧化物层131c及所述氮氧化物层131d交替叠置的顺序可以根据实际需要进行设定，图28中仅以所述阻挡层131自所述高k介质层131a向外包括依次交替叠置的所述氧化物层131c及所述氮氧化物层131d作为示例，图28中仅示意出两层所述氧化物层131c及一层所述氮氧化物层131d，在实际示例中并不以此为限。
作为示例，所述高k介质层131a的材料可以包括氧化铝或氧化铪等等，所述氧化层131c的材料可以包括氧化硅或氧化铪等等，所述氮氧化物层131d的材料可以包括氮氧化硅或氮氧化铪等等。
作为示例，请参阅图29，所述存储层132包括沿厚度方向交替叠置的氮化物层132a及氮氧化物层132b；所述氮化物层132a及所述氮氧化物层132b交替叠置的顺序可以根据实际需要进行设定，所述氮化物层132a及所述氮氧化物层132b交替叠置的周期数可以根据实际需要进行设定，图29中仅以所述存储层132自所述阻挡层131向外包括依次交替的所述氮化物层132a及所述氮氧化物层132b作为示例，且图29中仅示意出三层所述氮化物层132a及两层所述氮氧化物层132b，在实际示例中并不以此为限。
作为示例，所述氮化物层132a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层132b的材料可以包括氮氧化硅或氮氧化铪等等。
作为示例，请参阅图30，所述隧穿层133可以包括沿厚度方向间隔排布的氧化物层133a及位于所述氧化物层133a之间的氮氧化物叠层结构133b，所述氮氧化物叠层结构133b包括多层沿所述隧穿层133厚度方向叠置的氮氧化物层133c。
作为示例，所述氮化物层133a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层133c的材料可以包括氮氧化硅或氮氧化铪等等。
需要说明的是，所述氮氧化物叠层结构133b中所述氮氧化物层133c的层数可以根据实际需要进行设定，此处不做限定。
需要进一步说明的是，所述氮氧化物叠层结构133b中各层所述氮氧化物层133c不尽相同，各层所述氮氧化物层133c中的各元素的原子比不尽相同，譬如，以所述氮氧化物层133c的材料为氮氧化硅作为示例，各所述氮氧化物层133c中的氮、氧及硅三者的原子比不尽相同。
作为示例，所述沟道层14的材料可以包括多晶硅。当然，在其他示例中，所述沟道层14的材料还可以为其他的半导体材料。
作为示例，所述功能侧壁13与所述沟道层14的厚度之和可以小于所述沟道通孔12的宽度的一半，如图24及图25所示，此时，形成所述沟道层14后所述沟道通孔12内还保留有填充绝缘层的预留空间；在其他示例中，所述沟道层14还可以填满所述沟道通孔12。
作为示例，所述3D NAND闪存还可以包括：栅极间隙15，所述栅极间隙15位于所述叠层结构31内，所述栅极间隙15贯穿所述叠层结构31并延伸至所述半导体衬底10内；源极区域20，所述源极区域20位于所述半导体衬底10内，且位于所述栅极间隙15的底部；共源线21，所述共源线21位于所述栅极间隙15内，且与所述源极区20域相连接；绝缘隔离层22，所述绝缘隔离层22位于所述栅极间隙15内，且位于所述共源线21与所述叠层结构31之间；填充绝缘层19，所述填充绝缘层19填充于所述沟道通孔12内，且位于所述沟道层14的表面。
作为示例，所述栅极间隙15的位置及数量可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极间隙15可以贯穿所述叠层结构11直至所述半导体衬底10的上表面；当然，所述栅极间隙15还可以贯穿所述叠层结构11并延伸至所述半导体衬底10内。
作为示例，可以采用离子注入工艺对所述栅极间隙15底部的所述半导体衬底10进行离子注入，以形成所述源极区域20。
作为示例，所述共源线21的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等。所述共源线21填满所述栅极间隙15，即所述共源线21的上表面可以与所述栅极间隙15的上表面相平行。
作为示例，所述绝缘隔离层22用于将所述共源线21与所述栅极层18电隔离，所述绝缘隔离层22的材料可以包括但不仅限于氧化硅、氮化硅或氧化铪等等。
作为示例，所述填充绝缘层19的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层19可以填满所述沟道通孔12。
本实施例的所述3D NAND闪存中的所述栅间介质层17为至少包括交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172，可以有效减小相邻所述栅极层18之间的漏电，提高相邻所述栅极层18之间的所述栅间介质层17的抗击穿能力，降低相邻所述栅极层18之间的耦合效应。
本实施例中制备的所述3D NAND闪存通过将填充于所述凹槽区域122内的所述存储层132去除，可以将所述存储层132分离为多个沿所述沟道通孔12的深度方向间隔排布的存储单元132c，所述存储单元132c与所述栅极层18一一对应设置，即一层所述栅极层18对应所述存储层132内的一个所述存储单元132c。沿所述叠层结构51的厚度方向上各所述存储单元132c之间相隔离，即沿所述叠层结构51的厚度方向上的各所述存储单元132c之间具有间距，可以阻止所述存储层132正对所述栅极层18的区域内的电荷向两边的所述存储层132区域扩散，即可以阻止相邻所述存储单元132c内的电荷沿所述叠层结构51的厚度方向横向流失，从而避免相邻所述存储单元132c之间发生电荷横向流失而导致的所述栅极层18的阈值电压漂移，确保所述3D NAND闪存性能的稳定性；同时，在对某一层所述栅极层18进行编程时，由于沿所述叠层结构51的厚度方向上各所述存储单元132c之间相隔离，不会在相邻所述栅极层18之间编程出少量电荷，降低了相邻所述栅极层18之间的层间干扰耦合，从而避免相邻所述栅极层18之间存在层间干扰耦合而导致的所述栅极层18的阈值电压漂移，确保所述3D NAND闪存性能的稳定性。
如上所述，本发明的3D NAND闪存及制备方法，所述3D NAND闪存包括：半导体衬底；叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；沟道通孔，位于所述叠层结构内；功能侧壁，位于所述沟道通孔的侧壁表面，所述功能侧壁包括多个分离且沿所述沟道通孔的深度方向间隔排布的存储单元，所述存储单元与所述栅极层一一对应设置；及沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。本发明3D NAND闪存中的栅间介质层为至少包括交替叠置的第一漏电抑制层及第二漏电抑制层，可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应；本发明的3D NAND闪存通过将功能侧壁分离为多个分离且沿沟道通孔的深度方向间隔排布的存储单元，由于各存储单元沿叠层结构的厚度方向上具有间距，可以阻止相邻存储单元内的电荷沿叠层结构的厚度方向横向流失，从而避免相邻存储单元之间发生电荷横向流失而导致的栅极层的阈值电压漂移，确保3D NAND闪存性能的稳定性；同时，在对某一层栅极层进行编程时，由于沿叠层结构的厚度方向上个存储单元之间相隔离，不会在相邻栅极层之间编辑出少量电荷，降低了相邻栅极层之间的层间干扰耦合，从而避免相邻栅极层之间存在层间干扰耦合而导致的栅极层的阈值电压漂移，确保3D NAND闪存性能的稳定性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种3D NAND闪存，其特征在于，包括：
半导体衬底；
叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅间介质层及栅极层；所述栅极层包括第一表面、与第一表面相对的第二表面及侧壁表面，其中，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层，且所述栅极层的第一表面上及所述栅极层的第二表面上分别均具有交替叠置的所述第一漏电抑制层及第二漏电抑制层；
沟道通孔，位于所述叠层结构内；
功能侧壁，位于所述沟道通孔的侧壁表面，所述功能侧壁的表面与所述栅极层的侧壁表面位于同一竖直面上，所述功能侧壁包括多个分离且沿所述沟道通孔的深度方向间隔排布的阻挡层及存储单元，其中，所述阻挡层位于所述栅极层的侧壁表面，所述存储单元位于所述阻挡层的表面，且所述阻挡层及存储单元与所述栅极层一一对应设置，且所述功能侧壁还包括隧穿层，所述隧穿层位于所述存储单元的表面；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。
2.根据权利要求1所述的3D NAND闪存，其特征在于，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储单元包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
3.根据权利要求1所述的3D NAND闪存，其特征在于：所述3DNAND闪存还包括：
栅极间隙，位于所述叠层结构内，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内；
源极区域，位于所述半导体衬底内，且位于所述栅极间隙的底部；
共源线，位于所述栅极间隙内，且与所述源极区域相连接；
绝缘隔离层，位于所述栅极间隙内，且位于所述共源线与所述叠层结构之间；
填充绝缘层，填充于所述沟道通孔内，且位于所述沟道层的表面。
4.根据权利要求1所述的3D NAND闪存，其特征在于：所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
5.根据权利要求4所述的3D NAND闪存，其特征在于：所述第一漏电抑制层包括氧化硅层且所述第二漏电抑制层包括氮氧化硅层，或所述第一漏电抑制层包括氧化铪层且所述第二漏电抑制层包括氮氧化铪层。
6.根据权利要求1至5中任一项所述的3D NAND闪存，其特征在于：所述栅间介质层还包括空气间隙，所述空气间隙位于所述第一漏电抑制层与所述第二漏电抑制层交替叠置的结构内。
7.一种3D NAND闪存的制备方法，其特征在于，包括如下步骤：
提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层及栅极层；所述栅极层包括第一表面、与第一表面相对的第二表面及侧壁表面；
于所述叠层结构内形成沟道通孔；包括如下步骤：于所述叠层结构内形成竖直通孔；基于所述竖直通孔横向刻蚀去除部分所述牺牲层，以于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成凹槽区域；
于所述沟道通孔的侧壁表面形成功能侧壁，并于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层；所述功能侧壁位于相邻所述栅极层之间及位于所述栅极层与所述半导体衬底之间的部分填充于所述凹槽区域内；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述牺牲层；
去除填充于所述凹槽区域内的所述功能侧壁，以使所述功能侧壁的表面与所述栅极层的侧壁表面位于同一竖直面上，以将所述功能侧壁分离为多个沿所述沟道通孔的深度方向间隔排布的阻挡层及存储单元，其中，所述阻挡层位于所述栅极层的侧壁表面，所述存储单元位于所述阻挡层的表面，所述阻挡层及存储单元与所述栅极层一一对应设置，且所述功能侧壁还包括隧穿层，所述隧穿层位于所述存储单元的表面；及
于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成栅间介质层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层，且所述栅极层的第一表面上及所述栅极层的第二表面上分别均具有交替叠置的所述第一漏电抑制层及第二漏电抑制层。
8.根据权利要求7所述的3D NAND闪存的制备方法，其特征在于，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储单元包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
9.根据权利要求7所述的3D NAND闪存的制备方法，其特征在于：所述沟道通孔贯穿所述叠层结构，所述栅极间隙贯穿所述叠层结构。
10.根据权利要求7所述的3D NAND闪存的制备方法，其特征在于：于所述功能侧壁的表面形成所述沟道层之后还包括于所述沟道通孔内形成填充绝缘层的步骤。
11.根据权利要求7所述的3D NAND闪存的制备方法，其特征在于：于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成所述栅间介质层还包括如下步骤：
于所述栅极间隙底部的所述半导体衬底内形成源极区域；及
于所述栅极间隙内形成共源线，所述共源线与所述源极区域相接触。
12.根据权利要求11所述的3D NAND闪存的制备方法，其特征在于：形成所述栅间介质层的同时于所述半导体衬底的上表面形成交替叠置的所述第一漏电抑制层及所述第二漏电抑制层，于所述栅极间隙底部的所述半导体衬底内形成所述源极区域之后且于所述栅极间隙内形成所述共源线之前，还包括去除位于所述栅极间隙底部的所述第一漏电抑制层及所述第二漏电抑制层的步骤。
13.根据权利要求11所述的3D NAND闪存的制备方法，其特征在于：于所述栅极间隙内形成所述共源线之前，还包括于所述栅极间隙侧壁形成绝缘隔离层的步骤。
14.根据权利要求7所述的3D NAND闪存的制备方法，其特征在于：所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
15.根据权利要求14所述的3D NAND闪存的制备方法，其特征在于：所述第一漏电抑制层包括氧化硅层且所述第二漏电抑制层包括氮氧化硅层，或所述第一漏电抑制层包括氧化铪层且所述第二漏电抑制层包括氮氧化铪层。
16.根据权利要求7至15中任一项所述的3D NAND闪存的制备方法，其特征在于：于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成所述栅间介质层包括如下步骤：
对所述栅极层进行氧化处理及氮化处理，以于所述栅极层之间形成所述栅间介质层。
17.根据权利要求16所述的3D NAND闪存的制备方法，其特征在于：所述栅间介质层还包括空气间隙，所述空气间隙位于所述第一漏电抑制层及所述第二漏电抑制层交替叠置的结构内。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |