KR20120131653A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직 방향으로 돌출되고, 고농도의 불순물이 도핑된 제1 영역 및 상기 제1 영역의 하부에 배치되는 제2 영역을 포함하는 채널; 상기 채널을 따라 상기 기판 상에 적층된 복수의 메모리 셀 및 선택 트랜지스터; 및 상기 제1 영역과 상기 제2 영역 사이에 개재되는 확산 방지막을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
한편, 최근 실리콘 기판상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직 방향으로 돌출된 채널을 따라 복수의 메모리 셀이 적층되고 복수의 메모리 셀의 상부 또는 하부에 선택 트랜지스터가 배치되는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 이때, 채널은 좁은 폭의 기둥 형상을 갖기 때문에 2차원 장치에서와 같이 다양한 형태 및 타입의 웰이 형성될 수 없다. 따라서, 채널 양단에 한가지 타입의 불순물을 이온주입하여 웰(well)을 형성하며, 보통 전자의 이동도가 높기 때문에 n형 불순물을 이온주입하여 n형 웰을 형성한다.
한편, 비휘발성 메모리 장치는 소거 동작시 채널에 양의 전압이 인가될 것이 요구되는데, 3차원 비휘발성 메모리 장치는 위에서 설명한 것과 같은 채널을 갖기 때문에 소수 캐리어 생성 시간만큼 전압 전달 지연 시간이 발생하는 문제가 있다. 이를 해결하기 위하여 3차원 비휘발성 메모리 장치에서는 선택 트랜지스터를 이용하여 GIDL(Gate Induced Drain Leakage)를 발생시키는 방식으로 소거 동작을 수행한다. 즉, GIDL에 의해 전자-홀 쌍을 다량으로 발생시킴으로써, 채널에 양의 전압이 빨리 전달되게 하는 것이다.
따라서, 소거 동작의 속도를 증가시키기 위해서는 GIDL을 많이 발생시키는 것이 중요하며, 이를 위해서는 채널 양단에 이온주입된 불순물의 농도 특히, 선택 트랜지스터의 게이트와 인접한 영역에서의 불순물 농도를 증가시켜야 한다.
그런데, 상기 채널은 일반적으로 다결정 반도체 물질로 예컨대, 폴리실리콘으로 이루어지기 때문에 채널 양단에 이온주입된 불순물의 농도를 증가시키는 경우 다음과 같은 문제가 발생한다.
채널 양단에 이온주입된 불순물들은 필연적으로 수행되는 후속 열처리 과정에서 쉽게 확산되기 때문에, 요구되는 불순물 프로파일이 유지되기 어렵다. 따라서, 원하는 정도의 GIDL을 발생시키기 어렵고 그에 따라 소거 동작의 속도를 감소시키는 등 소자의 동작 특성을 저해한다. 게다가, 확산된 불순물들은 선택 트랜지스터의 게이트 하부에 위치하여 선택 트랜지스터의 문턱 전압을 변화시키는 등 소자의 신뢰성을 저해한다.
본 발명이 해결하려는 과제는, 채널 상단부에 원하는 깊이로 고농도의 불순물이 도핑된 영역을 용이하게 형성할 수 있고 아울러 도핑된 불순물의 확산을 최소화함으로써, 소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직 방향으로 돌출되고, 고농도의 불순물이 도핑된 제1 영역 및 상기 제1 영역의 하부에 배치되는 제2 영역을 포함하는 채널; 상기 채널을 따라 상기 기판 상에 적층된 복수의 메모리 셀 및 선택 트랜지스터; 및 상기 제1 영역과 상기 제2 영역 사이에 개재되는 확산 방지막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판으로부터 수직 방향으로 돌출된 채널을 따라 상기 기판 상에 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함하는 기판 구조물을 제공하는 단계; 상기 채널의 상단부를 제거하여 트렌치를 형성하는 단계; 상기 트렌치의 바닥면에 확산 방지막을 형성하는 단계; 및 상기 확산 방지막 상에 상기 트렌치를 매립하면서 고농도의 불순물이 도핑된 반도체 패턴을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 채널 상단부에 원하는 깊이로 고농도의 불순물이 도핑된 영역을 용이하게 형성할 수 있고 아울러 도핑된 불순물의 확산을 최소화함으로써, 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다.
도 1 내지 도 8은 본 발명의 일실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 9a 내지 도 9c는 비교예의 비휘발성 메모리 장치에서의 불순물 확산 정도와 본 실시예의 비휘발성 메모리 장치에서의 불순물 확산 정도를 비교하여 설명하기 위한 도면 및 그래프이다.
도 10a 및 도 10b는 비교예의 비휘발성 메모리 장치에서의 GIDL 발생 영역과 본 실시예의 비휘발성 메모리 장치에서의 GIDL 발생 영역을 비교하여 설명하기 위한 도면이다.
도 11은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 12 내지 도 15는 본 발명의 또다른 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 내지 도 8은 본 발명의 일실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 요구되는 소정의 구조물(미도시됨)을 포함하는 기판(100) 상에 제1 층간 절연층(110) 및 제1 도전층(120)을 교대로 적층한다.
제1 도전층(120)은 본 실시예의 비휘발성 메모리 장치에서 복수의 메모리 셀의 제어 게이트 전극으로 이용되는 것으로서, 예컨대 폴리실리콘을 포함할 수 있다. 제1 층간 절연층(110)은 각 층의 제1 도전층(120)을 서로 분리시키기 위한 것으로서, 예컨대 산화막을 포함할 수 있다.
본 실시예에서는 5층의 제1 도전층(120)이 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 제1 도전층(120)이 적층되는 개수는 다양하게 변형될 수 있다.
이어서, 제1 층간 절연층(110) 및 제1 도전층(120)의 적층 구조물을 선택적으로 식각하여 기판(100)을 노출시키는 채널 홀을 형성한 후, 이 채널 홀 측벽에 메모리막(130)을 형성하고, 메모리막(130)이 형성된 채널 홀에 매립되는 제1 채널(140)을 형성한다.
메모리막(130)은 제1 층간 절연층(110) 및 제1 도전층(120)의 적층 구조물에 가까운 쪽부터 순차적으로 배치되는 전하 차단막, 전하 트랩막 및 터널 절연막의 3중막으로 이루어질 수 있으며, 예컨대, ONO(Oxide-Nitride-Oxide)막으로 이루어질 수 있다. 제1 채널(140)은 반도체 물질 예컨대, 폴리실리콘으로 이루어질 수 있다.
도 2를 참조하면, 도 1의 공정 결과물 상에 제2 층간 절연층(150), 제2 도전층(160) 및 제2 층간 절연층(150)을 순차적으로 형성한다.
제2 도전층(160)은 본 실시예의 비휘발성 메모리 장치에서 상부 선택 트랜지스터의 게이트 전극으로 이용되는 것으로서, 예컨대 폴리실리콘을 포함할 수 있다. 제2 층간 절연층(150)은 제2 도전층(160)을 상하부층과 분리시키기 위한 것으로서, 예컨대 산화막을 포함할 수 있다.
도 3을 참조하면, 제2 층간 절연층(150) 및 제2 도전층(160)의 적층 구조물을 선택적으로 식각하여 제1 채널(140) 및 이를 둘러싸는 메모리막(130)을 노출시키는 채널 홀을 형성한 후, 이 채널 홀 측벽에 게이트 절연막(170)을 형성하고, 게이트 절연막(170)이 형성된 채널 홀에 매립되는 제2 채널(180)을 형성한다.
게이트 절연막(170)은 게이트 산화막으로 이루어질 수 있다. 제2 채널(180)은 반도체 물질 예컨대, 폴리실리콘으로 이루어질 수 있다. 제2 채널(180)은 제1 채널(140)과 일체로 연결될 수 있다.
한편, 이상으로 설명한 도 1 내지 도 3의 공정에서는 제1 채널(140)을 따라 적층되는 복수의 메모리 셀 형성 공정을 완료한 후, 복수의 메모리 셀 상부에 제2 채널(180)을 포함하는 선택 트랜지스터를 형성하는 것을 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 이들 공정 순서는 변경될 수 있다. 예컨대, 제1 층간 절연층(110) 및 제1 도전층(120)의 적층 구조물을 형성하고 그 상부에 제2 층간 절연층(150) 및 제2 도전층(160)의 적층 구조물을 형성한 후, 이들을 모두 관통하는 하나의 채널을 형성할 수도 있다. 이러한 경우, 제1 도전층(120)과 채널 사이는 물론 제2 도전층(160)과 채널 사이에도 메모리막이 개재될 수 있고, 제2 도전층(160)과 채널 사이에 개재되는 메모리막은 게이트 절연막으로서 기능할 수 있다.
다시, 도 4를 참조하면, 제2 채널(180)의 상단부를 제거하여 소정 깊이를 갖는 제1 트렌치(T1)를 형성한다.
이때, 제1 트렌치(T1)의 깊이는 소자 특성에 따라 다양하게 조절될 수 있으며, 본 실시예에서와 같이 제1 트렌치(T1)의 바닥면이 선택 트랜지스터의 게이트로 이용되는 제2 도전층(160)의 상면보다 약간 위에 위치하도록 조절될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서는 제1 트렌치(T1)의 바닥면이 선택 트랜지스터의 게이트로 이용되는 제2 도전층(160)의 상면과 같거나 제2 도전층(160)의 상면과 하면 사이에 위치할 수도 있다(도 11 참조).
이러한 제1 트렌치(T1) 형성 공정은 제2 채널(180)의 상단부에 대한 등방성 식각 또는 비등방성 식각으로 수행될 수 있다.
도 5를 참조하면, 도 4의 공정 결과물 전면 상에 확산 방지막(190)을 증착한다. 본 공정에 따라, 상단부가 제거된 제2 채널(180) 상면은 확산 방지막(190)으로 덮이게 된다. 확산 방지막(190)은 고농도로 도핑된 불순물의 확산을 방지하는 기능을 하는 것으로서, 해당 부분에서 더욱 상세히 설명하기로 한다.
확산 방지막(190)은 도전성 물질 예컨대, 금속, 금속 산화물, 금속 질화물 등으로 이루어질 수 있다. 구체적인 예로, 확산 방지막(190) 형성을 위하여 알루미늄 산화막(Al2O3)을 증착할 수 있으며, 도전성을 갖게 하기 위하여 증착 후 열처리를 추가적으로 수행할 수도 있다. 또는, 확산 방지막(190)은 전하의 터널링이 가능한 정도의 얇은 두께를 갖는 절연성 물질로 이루어질 수도 있다.
도 6을 참조하면, 확산 방지막(190) 상에 고농도의 불순물이 도핑된 반도체층(200)을 소정 두께, 예컨대 제1 트렌치(T1)를 매립하는 두께로 증착한다.
여기서, 고농도의 불순물이 도핑된 반도체층(200)은 예컨대, n형 불순물이 도핑된 폴리실리콘층일 수 있다. 또한, 고농도라 함은, 본 비휘발성 메모리 장치의 소거 동작시 GIDL 발생을 최대화하기 위하여 가능한 정도의 높은 농도를 의미하며, 적어도 제1 및 제2 채널(140, 180)보다는 불순물 도핑 농도가 높은 것을 의미한다.
도 7을 참조하면, 최상부의 제2 층간 절연층(150) 상면이 드러나도록 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행한다.
본 공정 결과, 제1 트렌치(T1)의 바닥면 및 측벽을 따라 형성되는 확산 방지막 패턴(190A)과, 확산 방지막 패턴(190A)이 형성된 제1 트렌치(T1) 내에 매립되는 반도체 패턴(200A)이 형성된다. 이 반도체 패턴(200A)에 고농도의 불순물이 도핑되어 있음은 전술하였다.
이러한 경우, 제2 채널(180)과 반도체 패턴(200A) 사이에는 확산 방지막 패턴(190A)이 개재되어 있기 때문에, 반도체 패턴(200A)에 도핑된 고농도의 불순물이 제2 채널(180)로 확산되는 현상이 최소화될 수 있다.
도 8을 참조하면, 도 7의 공정 결과물 상에 제3 층간 절연층(210)을 형성하고, 제3 층간 절연층(210)을 선택적으로 식각하여 채널(140, 180)이 형성된 영역을 노출시키는 제2 트렌치(T2)를 형성한다. 제2 트렌치(T1)는 채널(140, 180)과 연결되는 배선이 형성될 영역을 정의하는 것이다.
이어서, 제2 트렌치(T2)를 포함하는 결과물의 전면에 확산 방지막(220)을 형성한다. 확산 방지막(220)은 금속, 금속 산화막 또는 금속 질화막을 포함할 수 있다. 본 확산 방지막(220) 형성 공정은 생략될 수도 있다.
이어서, 확산 방지막(220) 상에 트렌치(T2)를 매립하는 도전 물질을 형성함으로써, 직접 또는 확산 방지막(220)을 개재하여 채널(140, 180) 최상부의 반도체 패턴(200A)과 연결되는 배선(230)을 형성한다. 배선(230)은 금속, 금속 질화막 또는 폴리실리콘막을 포함할 수 있다.
이상으로 설명한 본 실시예에 의하면, 채널의 상단부에 고농도의 불순물 도핑 영역이 반도체 패턴(200A)에 해당하는 것이어서, 이온주입에 의하는 경우보다 고농도의 불순물 도핑 영역 깊이를 제어하는 것이 용이하다. 나아가, 반도체 패턴(200A)과 그 하부의 제2 채널(180) 사이에는 확산 방지막 패턴(190A)이 개재되어 반도체 패턴(200A)에 고농도로 도핑된 불순물이 제2 채널(180)로 확산되는 것이 최소화되므로, 소자의 동작 특성이나 신뢰성이 크게 개선된다. 이러한 효과에 관하여는 이하의 도 9a 내지 도 10b에서 더욱 상세히 설명하기로 한다.
도 9a 내지 도 9c는 비교예의 비휘발성 메모리 장치에서의 불순물 확산 정도와 본 실시예의 비휘발성 메모리 장치에서의 불순물 확산 정도를 비교하여 설명하기 위한 도면 및 그래프이다. 구체적으로, 도 9a는 본 실시예의 비휘발성 메모리 장치와 불순물 확산 정도를 나타내고, 도 9b는 비교예의 비휘발성 메모리 장치와 불순물 확산 정도를 나타내고, 도 9c는 비교예 및 본 실시예의 장치에서 깊이에 따른 불순물 도핑 농도를 나타내는 그래프이다. 본 도면에서 설명이 필요하지 않은 메모리 셀 부분은 도시하지 않았다.
도 9a를 참조하면, 본 실시예에서와 같이 고농도로 불순물이 도핑된 반도체 패턴(200A)으로 이루어지는 채널의 상단부와 그 나머지 부분(180 참조) 사이에 확산 방지막 패턴(190A)을 형성한 경우, 도핑된 불순물(D)의 확산이 크게 감소함을 알 수 있고, 일부 확산된 불순물(D)은 확산 방지막 패턴(190A)과 그 하부의 채널(180) 간 계면에 집중된다.
이는 도 9c의 ①선을 살펴보면 잘 알 수 있다. 즉, 채널의 최상면 깊이를 A1으로 표기하고, 확산 방지막 패턴(190A)과 그 하부의 채널(180) 간 계면의 깊이를 A2로 표기할 때, A1과 A2 사이의 영역에서 불순물 도핑 농도는 거의 일정하고 A2 선을 벗어나는 순간 불순물 도핑 농도는 급격히 감소함을 알 수 있다. 즉, A2를 벗어나더라도 A2 근방에 불순물이 집중되어 있다.
반면, 도 9b를 참조하면, 비교예에서와 같이 확산 방지막을 형성하지 않고 채널(180) 상단부에 이온주입으로 고농도의 불순물을 도핑한 경우, 도핑된 불순물(D 참조)이 쉽게 하부로 확산되고 나아가 선택 트래지스터의 게이트(160) 아래까지 확산될 수 있다.
이는 도 9c의 ② 선을 살펴보면 잘 알 수 있다. 즉, A1과 A2 사이의 불순물 도핑 농도는 도 9a의 실시예의 경우보다 현저히 낮으면서, A2를 벗어난 영역에서의 불순물 도핑 농도가 서서히 감소함을 알 수 있다. 즉, A2를 벗어난 A2 근방뿐만 아니라 A2보다 상당히 깊은 영역까지 불순물이 존재한다.
이와 같이 본 실시예의 경우에는, 불순물 확산이 최소화되어 필요한 영역에서 불순물 도핑 프로파일이 유지되므로, GIDL 발생을 증가시킬 수 있다. 게다가, 확산 방지막 패턴(190A)을 빠져나가 확산된 불순물(D)은 확산 방지막 패턴(190A)과 그 하부의 채널(180) 간 계면에 집중되어 이들간 오믹 접합을 형성하는데 기여하고, 나아가 GIDL 형성에도 기여한다.
도 10a 및 도 10b는 비교예의 비휘발성 메모리 장치에서의 GIDL 발생 영역과 본 실시예의 비휘발성 메모리 장치에서의 GIDL 발생 영역을 비교하여 설명하기 위한 도면이다. 구체적으로, 도 10a는 본 실시예의 비휘발성 메모리 장치의 GIDL 발생 영역을 나타내고, 도 9b는 비교예의 비휘발성 메모리 장치의 GIDL 발생 영역을 나타낸다. 본 도면에서 설명이 필요하지 않은 메모리 셀 부분은 도시하지 않았다.
도 10a를 참조하면, 본 실시예에서와 같이 확산 방지막 패턴(190A)을 형성하되 특히, 도전성 물질로 확산 방지막 패턴(190A)을 형성한 경우, 확산 방지막 패턴(190A) 역시 선택 트랜지스터의 게이트(160)와 유사한 역할을 할 수 있으므로, 채널(180)에서 도면부호 G1에 해당하는 영역 즉, 선택 트랜지스터의 게이트(160)의 드레인 쪽 모서리에서부터 확산 방지막 패턴(190A)과 접하는 부분까지의 영역이 GIDL 발생 영역이 될 수 있다.
반면, 도 10b를 참조하면, 비교예에서와 같이 확산 방지막을 형성하지 않는 경우, 채널(180)에서 도면부호 G2에 해당하는 영역 즉, 선택 트랜지스터의 게이트(160)의 드레인 쪽 모서리와 인접한 영역이 GIDL 발생 영역이 될 수 있다.
따라서, 본 실시예의 경우, 비교예에 비하여 GIDL 발생 영역(G1)의 면적이 더 큼을 알 수 있고, 그에 따라 GIDL 발생이 증가한다. 게다가, 도 9a에서 설명하였듯이, 본 실시예의 경우 도핑된 불순물은 A1과 A2 사이의 영역 및 A2 근방에 집중되므로 GIDL 발생 영역(G1)에서 GIDL 발생에 기여하는 불순물 농도가 상대적으로 높음을 알 수 있다. 반면, 도 9b에서 설명하였듯이, 비교예의 경우 불순물 확산이 랜덤하게 발생하므로 이러한 GIDL 발생 영역(G2)에서 GIDL 발생에 기여하는 불순물 농도를 제어하기 어렵다.
도 11은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 본 도면에서 설명이 필요하지 않은 메모리 셀 부분은 도시하지 않았다.
도 11을 참조하면, 본 실시예에서는 제1 트렌치(T1)의 깊이가 깊어서 제1 트렌치(T1) 하면이 선택 트랜지스터의 게이트로 이용되는 제2 도전층(160)의 상면과 하면 사이에 위치한다는 점에서 전술한 실시예와 상이하고, 그외의 구성요소는 전술한 실시예와 실질적으로 동일하다.
이러한 경우, GIDL 발생 영역(G3)은 확산 방지막 패턴(190A)과 제2 채널(280)의 계면 영역과 대응할 수 있다.
따라서, GIDL 발생 영역(G3)의 면적이 상대적으로 크고, GIDL 발생 영역(G3)에서 GIDL 발생에 기여하는 불순물 농도가 높음은 전술한 실시예와 유사하다.
한편, 전술한 실시예들은 다양한 구조의 3차원 비휘발성 메모리 장치 및 그 제조 방법에 적용될 수 있다. 여기서, 다양한 구조의 3차원 비휘발성 메모리 장치는, 기판으로부터 수직으로 돌출되는 채널 및 이 채널을 따라 적층되는 복수의 메모리 셀을 포함하기만 하면 족하다. 이하, 도 12 내지 도 15를 참조하여 예시적으로 설명하기로 한다.
도 12 내지 도 15는 본 발명의 또다른 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 본 실시예를 설명함에 있어서는, 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 설명을 간단히 하기로 하고, 상이점을 중심으로 설명하기로 한다.
도 12를 참조하면, 제1 층간 절연층(110) 및 제1 도전층(120)의 적층 구조물을 형성하기 전에, 기판(100) 상에 희생막(104)이 매립된 파이프 게이트 전극막(102)을 형성한다.
파이프 게이트 전극막(102)은 후술하는 파이프 트랜지스터의 게이트 전극으로서 예컨대, 불순물이 도핑된 폴리실리콘일 수 있고, 희생막(104)은 파이프 트랜지스터의 채널이 형성될 영역을 정의하는 것으로서, 산화막이나 질화막 등의 절연막으로 이루어질 수 있다.
이어서, 희생막(104)이 매립된 파이프 게이트 전극막(102) 상에 제1 층간 절연층(110) 및 제1 도전층(120)의 교대 적층 구조물을 형성한다.
도 13을 참조하면, 제1 층간 절연층(110) 및 제1 도전층(120)의 적층 구조물을 관통하여 희생막(104)을 노출시키는 한 쌍의 제1 채널 홀(H1)을 형성한 후, 제1 채널 홀(H1)에 의하여 드러나는 희생막(104)을 제거한다. 이때, 희생막(104)의 제거 공정은 예컨대, 습식 식각을 이용하여 수행될 수 있다.
본 공정 결과, 한 쌍의 제1 채널 홀(H1)과, 한 쌍의 제1 채널 홀(H1) 하부에서 이들을 서로 연결시키는 파이프 채널 홀(H2)이 형성된다. 한 쌍의 제1 채널 홀(H1) 및 파이프 채널 홀(H2)은 전체적으로 U자 형상을 갖는다.
도 14을 참조하면, 제1 채널 홀(H1) 및 파이프 채널 홀(H2) 내벽을 따라 메모리막(330)을 형성하고, 메모리막(330)이 형성된 제1 채널 홀(H1) 및 파이프 채널 홀(H2)을 매립하는 제1 채널(340)을 형성한다. 메모리막(330) 및 제1 채널(340)은 전술한 실시예의 메모리막(130) 및 제1 채널(140)과 동일한 물질 및 방법으로 형성될 수 있다.
후속 공정은 전술한 도 2 내지 도 7에서 설명한 공정과 실질적으로 동일하다. 즉, 도 14의 공정 결과물 상에 제2 층간 절연층(150), 제2 도전층(160) 및 제2 층간 절연층(150)을 순차적으로 형성하고, 이들을 선택적으로 식각하여 제1 채널(340) 및 메모리막(330)을 노출시키는 한 쌍의 제2 채널 홀(미도시됨)을 형성한 후, 이 한 쌍의 제2 채널 홀 내에 게이트 절연막(170) 및 제2 채널(180)을 형성한다. 이어서, 제2 채널(180)의 상단부를 제거하여 소정 깊이를 갖는 제1 트렌치(T1)를 형성하고, 제1 트렌치(T1) 바닥면 및 측벽을 따라 형성되는 확산 방지막 패턴(190A)과 확산 방지막 패턴(190A)이 형성된 제1 트렌치(T1) 내에 매립되는 반도체 패턴(200A)을 형성한다. 그 결과, 도 15에 도시된 것과 같은 구조물이 획득될 수 있다.
이어서, 도 15를 더 참조하면, 한 쌍의 제1 채널 홀(H1) 및 제2 채널 홀 사이의 제2 층간 절연층(150), 제2 도전층(160), 제1 층간 절연층(110) 및 제1 도전층(120)을 선택적으로, 한 쌍의 제1 채널 홀(H1) 및 제2 채널 홀 사이에서 제1 도전층(120) 및 제2 도전층(160)을 분리시키면서 본 단면 방향과 교차하는 일 방향으로 연장되는 슬릿(S1)을 형성한다. 이때, 슬릿(S1) 형성을 위한 식각 공정은 최하부층의 제1 층간 절연층(110)을 식각 정지막으로 하여 수행될 수 있다.
이어서, 슬릿(S) 내부를 절연 물질(350)로 매립한다.
이어서, 도시되지 않았으나, 한 쌍의 반도체 패턴(200A) 중 어느 하나와 연결되는 제1 배선(예컨대, 소스 라인)과, 다른 하나와 연결되는 제2 배선(예컨대, 비트라인)을 더 형성할 수 있다.
이상으로 설명한 공정에 의하여, 한 쌍의 수직 채널, 한 쌍의 수직 채널 각각을 따라 적층된 복수의 메모리 셀, 및 한 쌍의 수직 채널 하부에 배치되어 이들을 연결시키는 파이프 채널 트랜지스터를 포함하여, 전체적으로 U자형의 메모리 스트링을 갖는 비휘발성 메모리 장치가 형성될 수 있다. 이러한 비휘발성 메모리 장치 및 제조 방법에 의하면, 전술한 실시예들과 유사한 효과를 얻을 수 있다.
나아가, 도시하지는 않았지만, 상기 비휘발성 메모리 장치의 제조 방법은 변형될 수도 있다. 예를 들어, 도 12에서 제1 도전층(120) 대신 제1 희생막(미도시됨)으로 대체된 구조물을 형성한 후, 도 13의 채널 홀(H1, H2) 형성 공정 및 도 14의 메모리막(330) 및 제1 채널(340) 형성 공정을 수행한다. 이어서, 공정 결과물 상에 제2 층간 절연층(150), 제2 희생막(미도시됨) 및 제2 층간 절연층(150)을 순차적으로 적층하고, 후속 공정 즉, 제2 층간 절연층(150), 제2 희생막 및 제2 층간 절연층(150)을 관통하는 제2 채널홀 형성 공정, 제1 트렌치(T1) 형성 공정, 확산 방지막 패턴(190A) 및 반도체 패턴(200A) 형성 공정, 및 슬릿(S1) 형성 공정을 수행한다. 이어서, 슬릿(S1)을 절연물질(350)로 매립하기 전에, 슬릿(S1)에 의해 드러나는 상기 제1 및 제2 희생막을 제거하고 희생막이 제거된 공간에 도전 물질을 매립한다. 이어서, 슬릿(S1)을 절연물질(350)로 매립하여 도 15에 도시된 것과 같은 구조물을 획득할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 층간 절연층
120: 제1 도전층 130: 메모리막
140: 제1 채널 150: 제2 층간 절연층
160: 제2 도전층 170: 게이트 절연막
180: 제2 채널 190: 확산 방지막
200: 반도체층

Claims (18)

  1. 기판으로부터 수직 방향으로 돌출되고, 고농도의 불순물이 도핑된 제1 영역 및 상기 제1 영역의 하부에 배치되는 제2 영역을 포함하는 채널;
    상기 채널을 따라 상기 기판 상에 적층된 복수의 메모리 셀 및 선택 트랜지스터; 및
    상기 제1 영역과 상기 제2 영역 사이에 개재되는 확산 방지막을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 확산 방지막은,
    상기 제1 영역의 측면을 둘러싸는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 확산 방지막은,
    도전성 물질로 이루어지는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 확산 방지막은,
    전하의 터널링이 가능한 두께를 갖는 절연성 물질로 이루어지는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 영역은, 폴리실리콘으로 이루어지는
    비휘발성 메모리 장치.
  6. 제1 항 또는 제5 항에 있어서,
    상기 고농도의 불순물은, n형 불순물인
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 영역의 하면은 상기 선택 트랜지스터의 게이트의 상면보다 위에 위치하는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 영역의 하면은 상기 선택 트랜지스터의 게이트의 상면과 동일하거나 아래에 위치하면서 상기 선택 트랜지스터의 게이트의 하면보다 위에 위치하는
    비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 채널은, 한 쌍의 채널을 포함하고,
    상기 한 쌍의 채널은, 자신의 하부에 배치되는 연결 채널에 의해 서로 연결되는
    비휘발성 메모리 장치.
  10. 기판으로부터 수직 방향으로 돌출된 채널을 따라 상기 기판 상에 적층된 복수의 메모리 셀 및 선택 트랜지스터를 형성하는 단계;
    상기 채널의 상단부를 제거하여 트렌치를 형성하는 단계;
    상기 트렌치의 바닥면에 확산 방지막을 형성하는 단계; 및
    상기 확산 방지막 상에 상기 트렌치를 매립하면서 고농도의 불순물이 도핑된 반도체 패턴을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 확산 방지막은,
    상기 트렌치의 측벽에 더 형성되는
    비휘발성 메모리 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 확산 방지막 및 상기 반도체 패턴 형성 단계는,
    상기 트렌치가 형성된 결과물의 전면을 따라 확산 방지막을 형성하는 단계;
    상기 확산 방지막 상에 고농도의 불순물이 도핑된 반도체층을 형성하는 단계; 및
    상기 복수의 메모리 셀 및 선택 트랜지스터가 적층된 구조의 상면이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 확산 방지막은,
    도전성 물질로 이루어지는
    비휘발성 메모리 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 확산 방지막은,
    전하의 터널링이 가능한 두께를 갖는 절연성 물질로 이루어지는
    비휘발성 메모리 장치의 제조 방법.
  15. 제10 항에 있어서,
    상기 트렌치 형성 단계는,
    상기 트렌치의 하면이 상기 선택 트랜지스터의 게이트의 상면보다 위에 위치하도록 수행되는
    비휘발성 메모리 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 트렌치 형성 단계는,
    상기 트렌치의 하면이 상기 선택 트랜지스터의 게이트의 상면과 동일하거나 그보다 아래에 위치하면서 상기 선택 트랜지스터의 게이트의 하면보다 위에 위치하도록 수행되는
    비휘발성 메모리 장치의 제조 방법.
  17. 제10 항에 있어서,
    상기 고농도의 불순물은, n형 불순물인
    비휘발성 메모리 장치의 제조 방법.
  18. 제10 항에 있어서,
    상기 채널은, 한 쌍의 채널을 포함하고,
    상기 한 쌍의 채널은, 자신의 하부에 배치되는 연결 채널에 의해 서로 연결되는
    비휘발성 메모리 장치의 제조 방법.
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