JP2021136346A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

Info

Publication number
JP2021136346A
JP2021136346A JP2020031962A JP2020031962A JP2021136346A JP 2021136346 A JP2021136346 A JP 2021136346A JP 2020031962 A JP2020031962 A JP 2020031962A JP 2020031962 A JP2020031962 A JP 2020031962A JP 2021136346 A JP2021136346 A JP 2021136346A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
lower region
film
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020031962A
Other languages
English (en)
Other versions
JP7504622B2 (ja
Inventor
有美 矢内
Yumi Yanai
有美 矢内
康人 吉水
Yasuto Yoshimizu
康人 吉水
貴士 石田
Takashi Ishida
貴士 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020031962A priority Critical patent/JP7504622B2/ja
Priority to TW109124736A priority patent/TWI779322B/zh
Priority to CN202010824945.0A priority patent/CN113314538B/zh
Priority to US17/019,683 priority patent/US20210273055A1/en
Publication of JP2021136346A publication Critical patent/JP2021136346A/ja
Application granted granted Critical
Publication of JP7504622B2 publication Critical patent/JP7504622B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】メモリホールの底部のチャネル領域に急峻な濃度勾配を有する高濃度不純物層を有する半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、不純物を含む第１半導体層を含む。積層体が第１半導体層の上方に、絶縁層と導電層とを交互に積層して構成される。半導体ボディは、積層体を積層体の積層方向に貫通し、第１半導体層に達し、第１半導体層側の下部領域と、下部領域の上方に位置する上部領域とを有する。電荷蓄積部は、半導体ボディと導電層との間に設けられている。半導体ボディの下部領域の不純物濃度は、該第１半導体層の不純物濃度より高い。
【選択図】図３Ｂ

Description

本実施形態は、半導体記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリのように、メモリセルを三次元的に配列した立体型メモリセルアレイを有する半導体記憶装置が開発されている。このような半導体記憶装置は、メモリホールの底部で発生するＧＩＤＬ（Gate Induced Drain Leakage）によってチャネル領域へホールを供給し、消去動作を実行する場合がある。ＧＩＤＬを効率良く発生させるためには、メモリホールの底部に急峻な電圧勾配を形成する必要がある。そのためにはメモリホールの底部のチャネル領域に高濃度不純物層を形成する必要がある。
しかし、高アスペクト比を有するメモリホールの底部に急峻な濃度勾配を有する高濃度不純物層を形成することは困難であった。
米国特許公開第２０１６／００７９２６７号公報
メモリホールの底部のチャネル領域に急峻な濃度勾配を有する高濃度不純物層を有する半導体記憶装置およびその製造方法を提供する。
本実施形態による半導体記憶装置は、不純物を含む第１半導体層を含む。積層体が第１半導体層の上方に、絶縁層と導電層とを交互に積層して構成される。半導体ボディは、積層体を積層体の積層方向に貫通し、第１半導体層に達し、第１半導体層側の下部領域と、下部領域の上方に位置する上部領域とを有する。電荷蓄積部は、半導体ボディと導電層との間に設けられている。半導体ボディの下部領域の不純物濃度は、該第１半導体層の不純物濃度より高い。
第１実施形態のメモリセルアレイの模式斜視図。 メモリセルアレイの模式断面図。 図２における破線枠Ａの部分の拡大断面図。 図２における破線枠Ｂの部分の拡大断面図。 第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図４に続く、製造方法を示す断面図。 図５に続く、製造方法を示す断面図。 図６に続く、製造方法を示す断面図。 図７に続く、製造方法を示す断面図。 図８に続く、製造方法を示す断面図。 図９に続く、製造方法を示す断面図。 図１０Ａに続く、製造方法を示す断面図。 図１０Ｂに続く、製造方法を示す断面図。 図１１Ａに続く、製造方法を示す断面図。 図１１Ｂに続く、製造方法を示す断面図。 図１１に続く、製造方法を示す断面図。 図１２に続く、製造方法を示す断面図。 図１３に続く、製造方法を示す断面図。 図１４に続く、製造方法を示す断面図。 図１５に続く、製造方法を示す断面図。 図１６に続く、製造方法を示す断面図。 図１７に続く、製造方法を示す断面図。 図１８に続く、製造方法を示す断面図。 図１９に続く、製造方法を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
実施形態では、半導体装置として、例えば、３ 次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
（第１実施形態）
図１は、第１実施形態のメモリセルアレイ１の模式斜視図である。図２は、メモリセルアレイ１の模式断面図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。図２のＹ方向およびＺ方向は、それぞれ、図１のＹ方向およびＺ方向に対応する。
メモリセルアレイ１は、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、ソース層ＳＬと積層体１００との間に設けられたゲート層８０と、複数の柱状部ＣＬと、複数の絶縁部１６０と、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。ソース層ＳＬは、基板１０上に絶縁層４１を介して設けられている。基板１０は、例えばシリコン基板である。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に貫通した略円柱状の部分である。柱状部ＣＬは、さらに積層体１００の下のゲート層８０を貫通し、ソース層ＳＬ（図２の半導体層１２，１３）に達している。複数の柱状部ＣＬは、平面レイアウトにおいて、例えば千鳥配列されている。または、複数の柱状部ＣＬは、平面レイアウトにおいて、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
図２に示すように、絶縁部１６０は、積層体１００およびゲート層８０をＹ方向に複数のブロック（またはフィンガー部）に分離している。絶縁部１６０は、後述するスリットＳＴ内に絶縁膜１６３が埋め込まれた構造を有する。
配線部１７０は、積層体１００およびゲート層８０をＹ方向に複数のブロック（またはフィンガー部）に分離しつつ、半導体層１２と電気的に接続する。配線部１７０は、絶縁部１６０と同様にスリットＳＴ内に形成される。スリットＳＴの内側面には、絶縁膜２６が設けられ、絶縁膜２６の内側には、ドープトポリシリコンまたはタングステン等の導電体材料を用いた配線層２７が設けられている。絶縁膜２６は、メモリセルアレイ１の積層体１００、ゲート層８０から配線層２７を電気的に絶縁しており、かつ、スリットＳＴの底部において配線層２７を半導体層１２に接続している。これにより、配線部１７０は、メモリセルアレイ１の上方から半導体層１２（ソース層ＳＬ）までの電気的なコンタクトとして機能する。
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクト（ビア）Ｖ１を介してビット線ＢＬに接続されている。
図２に示すように、ソース層ＳＬは、半導体層１２〜１４を有する。
ソース層ＳＬは、絶縁層４１上に設けられている。ソース層ＳＬにおいて、半導体層１２上に半導体層１３が設けられ、半導体層１３上に半導体層１４が設けられている。
半導体層１２〜１４は、不純物を含み、導電性をもつ多結晶シリコン層である。半導体層１２〜１４は、導電材料として例えばリンまたはヒ素がドープされたｎ型の多結晶シリコン層である。半導体層１４は、不純物が意図的にドープされていないアンドープ多結晶シリコン層でもよい。半導体層１４の厚さは、半導体層１２の厚さおよび半導体層１３の厚さよりも薄い。
半導体層１４上に絶縁層４４が設けられ、絶縁層４４上にゲート層８０が設けられている。ゲート層８０は、半導体層１３と積層体１００との間に設けられおり、ソース側選択ゲートＳＧＳの一部として機能する。ゲート層８０は、不純物を含み、導電性をもつ多結晶シリコン層である。ゲート層８０は、例えばリンまたはヒ素がドープされたｎ型の多結晶シリコン層、あるいは、タングステン等のメタルゲートでよい。ゲート層８０の厚さは、半導体層１４の厚さよりも厚い。
ゲート層８０上に積層体１００が設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。上下で隣り合う電極層７０の間に絶縁層７２が設けられている。即ち、積層体１００は、半導体層１３の上方に、絶縁層７２と電極層７０とを交互に積層して構成されている。最下層の電極層７０とゲート層８０との間に絶縁層７２が設けられている。最上層の電極層７０上に絶縁層４５が設けられている。
電極層７０は導電性の金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。また、電極層７０には、バリアメタル層として例えばＴｉＮ／Ｔｉなどを含んでもよい。絶縁層７２は、酸化シリコンを主成分として含むシリコン酸化層である。
複数の電極層７０のうち、少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤ（図１）のドレイン側選択ゲートＳＧＤであり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳ（図１）のソース側選択ゲートＳＧＳの一部である。例えば、最下層の電極層７０を含む下層側の複数層（例えば３層）の電極層７０がソース側選択ゲートＳＧＳである。従って、ソース側選択ゲートＳＧＳは、ゲート層８０および最下層側の一または複数の電極層７０によって構成されている。尚、ドレイン側選択ゲートＳＧＤも複数層設けられてもよい。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間に、複数層の電極層７０がセルゲートＣＧとして設けられている。
ゲート層８０は、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。したがって、ゲート層８０は、ドレイン側選択ゲートＳＧＤの１層の厚さ、ソース側選択ゲートＳＧＳの１層の厚さ、およびセルゲートＣＧの１層の厚さよりも厚い。
複数の柱状部ＣＬは、積層体１００内をその積層方向に延び、さらに、ゲート層８０、絶縁層４４、半導体層１４、および半導体層１３を貫通して、半導体層１２に達している。
図３Ａは、図２における破線枠Ａの部分の拡大断面図である。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。
図２に示すように、半導体ボディ２０は、積層体１００内およびゲート層８０内をＺ方向に連続して延び、ソース層ＳＬに達するパイプ状に形成されている。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。半導体ボディ２０の下端側の下部領域２０ａは、ソース層ＳＬの半導体層１３に接している。
メモリ膜３０は、積層体１００と半導体ボディ２０との間、およびゲート層８０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。
メモリ膜３０は、積層体１００内およびゲート層８０内をＺ方向に連続して延びている。半導体ボディ２０における半導体層１３と接している下部領域（ソースコンタクト部）２０ａにはメモリ膜３０が設けられていない。下部領域２０ａはメモリ膜３０で覆われていない。なお、半導体ボディ２０と半導体層１３の間で、半導体ボディ２０の外周の一部分にメモリ膜３０が配置されていてもよい。
半導体ボディ２０の下端部は、下部領域２０ａに連続して、下部領域２０ａよりも下に位置し、半導体層１２内に位置する。その半導体ボディ２０の下端部と半導体層１２との間にはメモリ膜３０が設けられている。したがって、メモリ膜３０は、半導体ボディ２０の下部領域２０ａの位置でＺ方向に分断されながら、さらにその下方では、半導体ボディ２０の下端部外周を囲む位置及び半導体ボディ２０の底面下に配置されている。
図３Ａに示すように、トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられ、半導体ボディ２０に接している。電荷蓄積膜３２は、半導体ボディ２０と電極層７０との間に位置し、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と電極層７０との間に設けられている。
半導体ボディ２０、メモリ膜３０、および電極層７０（セルゲートＣＧ）は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０（セルゲートＣＧ）が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０（セルゲートＣＧ）はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜との積層構造であってもよい。この場合、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と電極層７０との間に設けることができる。金属酸化膜は、例えば、アルミニウム酸化膜である。
図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。
ドレイン側選択トランジスタＳＴＤは、前述したドレイン側選択ゲートＳＧＤ（図２）をコントロールゲートとしてもつ縦型トランジスタであり、ソース側選択トランジスタＳＴＳは、前述したソース側選択ゲートＳＧＳ（図２）をコントロールゲートとしてもつ縦型トランジスタである。
半導体ボディ２０のドレイン側選択ゲートＳＧＤに対向する部分はチャネルとして機能し、そのチャネルとドレイン側選択ゲートＳＧＤとの間のメモリ膜３０はドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。
半導体ボディ２０のソース側選択ゲートＳＧＳに対向する部分はチャネルとして機能し、そのチャネルとソース側選択ゲートＳＧＳとの間のメモリ膜３０はソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。
半導体ボディ２０を通じて直列接続された複数のドレイン側選択トランジスタＳＴＤが設けられてもよく、半導体ボディ２０を通じて直列接続された複数のソース側選択トランジスタＳＴＳが設けられてもよい。複数のドレイン側選択トランジスタＳＴＤの複数のドレイン側選択ゲートＳＧＤには同じゲート電位が与えられ、複数のソース側選択トランジスタＳＴＳの複数のソース側選択ゲートＳＧＳには同じゲート電位が与えられる。
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
ここで、半導体ボディ２０の下部領域２０ａについて説明する。図３Ｂは、図２の破線枠Ｂの部分の概略断面図である。半導体ボディ２０の下部領域２０ａは、ｎ型不純物（例えばリン）がドープされた半導体層１３に接し、下部領域２０ａもｎ型不純物を含む。下部領域２０ａは、半導体ボディ２０のうちソース側選択ゲートＳＧＳまたはゲート層８０より下にある半導体ボディ２０である。下部領域２０ａの不純物濃度は、その周囲にあるソース層ＳＬ（半導体層１２〜１４）の不純物濃度より高い。また、下部領域２０ａのｎ型不純物濃度は、半導体ボディ２０の上部領域２０ｂ（メモリセルＭＣおよびドレイン側選択トランジスタＳＴＤのチャネル）のｎ型不純物濃度よりも高い。これは、後述するように、下部領域２０ａには、高濃度のｎ型不純物がメモリホールＭＨの内側から選択的に固相拡散されているからである。上部領域２０ｂは、下部領域２０aの上にある半導体ボディ２０の部分であり、ソース側選択ゲートＳＧＳまたはゲート層８０より上にある。
このように、半導体ボディ２０の下部領域２０ａは、積層方向（Ｚ方向）に対して略垂直方向（Ｙ方向）にソース層ＳＬ（半導体層１３）と電気的に接続されている。この下部領域２０ａとソース層ＳＬとの間の接続部をＣＯＮとする。下部領域２０ａのｎ型不純物濃度は、半導体層１３のそれよりも高いので、接続部ＣＯＮのｎ型不純物濃度は、下部領域２０ａの不純物濃度より低く、半導体層１３の不純物濃度より高くなっている。即ち、接続部ＣＯＮは、下部領域２０aから半導体層１３へ向かってｎ型不純物濃度が低くなるように濃度勾配を有する。
また、ｎ型不純物（例えばリン）は、ソース側選択ゲートＳＧＳに対向する半導体ボディ２０にまでＺ方向に或る程度拡散しているが、メモリセルＭＣのゲート（ワード線）として機能する電極層７０と対向する半導体ボディまでは大きく拡散していない。即ち、ｎ型不純物は、一部のソース側選択トランジスタＳＴＳのチャネルに拡散しても構わないが、全ソース側選択トランジスタＳＴＳのチャネルに亘って拡散しないように調節される。半導体ボディ２０の上部領域２０ｂには、後述するように、ｎ型不純物が或る程度拡散されるが、ｐ型不純物がカウンタドープされる。これにより、上部領域２０ｂは、ｎ型不純物およびｐ型不純物の両方を含み、ほぼ中性に近い導電型となっている。あるいは、上部領域２０ｂは、ｎ型不純物およびｐ型不純物の両方を含むが、ｐ型不純物濃度がｎ型不純物濃度より高く、若干ｐ型半導体となっている。また、下部領域２０ａの不純物濃度（例えば、１０２０〜１０２１／ｃｍ３）は、上部領域２０ｂの不純物濃度（例えば、１０１７〜１０１９／ｃｍ３）より２桁以上高い。従って、下部領域２０ａと上部領域２０ｂとの間には、急峻な濃度勾配（接合部）が設けられている。これにより、消去動作時においてＧＩＤＬが効率良く発生され得る。
読み出し動作時、電子はソース層ＳＬから半導体ボディ２０の下部領域２０ａを通じてメモリセルＭＣのチャネルに供給される。このとき、ゲート層８０に適切な電位を印加することで、半導体ボディ２０の上部領域２０ｂの全領域にチャネル（ｎ型チャネル）を誘起することができる。半導体ボディ２０の上部領域２０ｂと、ゲート層８０との間のメモリ膜３０はゲート絶縁膜として機能する。
ゲート層８０は、後述するスリットＳＴ１、ＳＴ２を形成するときのエッチングストッパとして機能する。そのため、ゲート層８０は、比較的厚く形成され、例えば、約２００ｎｍの厚みを有する。また、ゲート層８０が厚いので、半導体層１４は薄くできる。半導体層１４の厚さは、例えば、約３０ｎｍである。
例えば、ゲート層８０に消去電位（例えば数ボルト）を印加して、半導体ボディ２０の上部領域２０ｂに高電界を与えることで生成される正孔がメモリセルＭＣのチャネルに供給され、チャネル電位を上昇させる。そして、セルゲートＣＧの電位を例えばグランド電位（０Ｖ）にすることで、半導体ボディ２０とセルゲートＣＧとの電位差で、電荷蓄積膜３２に正孔が注入されデータの消去動作が行われる。即ち、ＧＩＤＬによる消去動作が実行される。
次に、半導体記憶装置の製造方法について説明する。
図４〜図２０は、第１実施形態による半導体記憶装置の製造方法の一例を示す断面図である。尚、図４〜図２０では、便宜的に、１つの柱状部ＣＬ、１つの絶縁部１６０および１つの配線部１７０を並べて示す。実際には、基板１０の上方から見た平面レイアウトにおいて、千鳥状に配置された複数の柱状部ＣＬの両側に、絶縁部１６０または配線部１７０が設けられている。
図４に示すように、基板１０上に絶縁層４１が形成される。絶縁層４１上に半導体層１２が形成される。半導体層１２は、例えばリンがドープされた多結晶シリコン層である。半導体層１２の厚さは、例えば、約２００ｎｍである。
半導体層１２上に保護膜４２が形成される。保護膜４２は、例えばシリコン酸化膜である。
基板１０の上方の保護膜４２上に犠牲層９１が形成される。犠牲層９１は、例えばアンドープの多結晶シリコン層である。犠牲層９１の厚さは、例えば３０ｎｍほどである。
犠牲層９１上に保護膜４３が形成される。保護膜４３は、例えばシリコン酸化膜である。
保護膜４３上に半導体層１４が形成される。半導体層１４は、例えばアンドープまたはリンがドープされた多結晶シリコン層である。半導体層１４の厚さは、例えば、約３０ｎｍである。
半導体層１４上に絶縁層４４が形成される。絶縁層４４は、例えばシリコン酸化層である。
犠牲層９１の上方の絶縁層４４上にゲート層８０（半導体層またはメタルゲート層などの導電層）が形成される。ゲート層８０は、例えばリンがドープされた多結晶シリコン層である。ゲート層８０の厚さは、半導体層１４の厚さおよび絶縁層４４の厚さよりも厚く、例えば２００ｎｍほどである。
ゲート層８０上に積層体１００が形成される。ゲート層８０上に、絶縁層７２と、犠牲層７１とが交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、ゲート層８０上に複数の犠牲層７１と複数の絶縁層７２との積層体が形成される。最上層の犠牲層７１上に絶縁層４５が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。ゲート層８０の厚さは、犠牲層７１の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。これにより、図４に示す構造が得られる。
次に、図５に示すように、絶縁層４５から半導体層１２まで達する複数のメモリホールＭＨが形成される。メモリホールＭＨは、リソグラフィ技術およびエッチング技術（例えば、ＲＩＥ（Reactive Ion Etching）法）で形成される。メモリホールＭＨは、絶縁層４５、積層体１００、ゲート層８０、絶縁層４４、半導体層１４、保護膜４３を貫通して犠牲層９１に達し、さらに、犠牲層９１および保護膜４２を貫通して半導体層１２に達する。メモリホールＭＨのボトムは半導体層１２中に位置する。
複数の犠牲層（シリコン窒化層）７１および複数の絶縁層（シリコン酸化層）７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。このときゲート層（多結晶シリコン層）８０はエッチングストッパとして機能し、ゲート層８０の位置で一旦エッチングをストップする。厚いゲート層８０によって複数のメモリホールＭＨ間のエッチングレートばらつきが吸収され、複数のメモリホールＭＨ間のボトム位置のばらつきが低減される。
その後、ガス種を切り替えて各層をステップエッチングする。すなわち、絶縁層４４をストッパとして用いてゲート層８０の残りの部分をエッチングし、半導体層１４をストッパとして用いて絶縁層４４をエッチングし、保護膜４３をストッパとして用いて半導体層１４をエッチングし、犠牲層９１をストッパとして用いて保護膜４３をエッチングし、保護膜４２をストッパとして用いて犠牲層９１をエッチングし、半導体層１２をストッパとして用いて保護膜４２をエッチングする。そして、厚い半導体層１２の途中でエッチングをストップさせる。
厚いゲート層８０によってアスペクト比の高い積層体１００に対するホール加工のエッチング停止位置の制御が容易になる。
次に、図６に示すように、ブロック絶縁膜３３、電荷蓄積膜３２、トンネル絶縁膜３１および半導体ボディ２０の各材料をこの順番にメモリホールＭＨの内側面およびボトムに沿ってコンフォーマルに形成する。
次に、図７に示すように、スピンコート処理を用いて、高濃度のｎ型不純物を含むｎ型ドーパント材２２を半導体ボディ２０上に塗布することによって、ｎ型ドーパント材２２をメモリホールＭＨの底に溜める。ｎ型ドーパント材２２は、例えば、リンの酸化物を含む膜でよい。ｐ型ドーパント材２３は、例えば、ボロンの酸化物を含む膜でよい。メモリホールＭＨの底部に形成されるｎ型ドーパント材２２の膜厚（Ｚ方向の膜厚）は、メモリホールＭＨの側面に形成されるｎ型ドーパント材２２の膜厚（Ｙ方向の膜厚）よりも厚く形成される。
メモリホールＭＨの底部に溜まるｎ型ドーパント材２２の上面は、ゲート層８０の上面よりも低くかつ犠牲層９１の上面よりも高い位置にある。ｎ型ドーパント材２２は、添加剤を加えることによって、メモリホールＭＨの底部に溜めることができる。メモリホールＭＨの底部におけるｎ型ドーパント材２２の膜厚（Ｚ方向の高さ）は、ｎ型ドーパント材２２の塗布工程における基板１０のスピン速度等によって調節可能である。
その後、ｎ型ドーパント材２２の溶剤を揮発させるために基板１０をベークする。
メモリホールＭＨの側面には、ｎ型ドーパント材２２は、被膜する必要はないが、結果的に薄く残る場合がある。この場合、図７に示すように、スピンコート処理を用いて、ｎ型不純物の逆導電型となる高濃度のｐ型不純物を含むｐ型ドーパント材２３をｎ型ドーパント材２２の上に重ねて塗布する。このとき、ｐ型ドーパント材２３は、メモリホールＭＨの底に溜めないように、メモリホールＭＨの底面および側面に薄く塗布する。尚、下部領域２０ａのｎ型不純物濃度は、ｎ型ドーパント材２２の膜厚、熱処理の温度または時間、ｎ型ドーパント材２２の溶液中のｎ型不純物濃度によって制御可能である。また、ｐ型ドーパント材２３には、添加剤を加えずに、メモリホールＭＨ内にコンフォーマルに成膜することができる。
ｐ型ドーパント材２３をｎ型ドーパント材２２上に塗布した後、ｐ型ドーパント材２３の溶剤を揮発させるために基板１０をベークする。
尚、本実施形態では、ｎ型ドーパント材２２を塗布した後、ｐ型ドーパント材２３を塗布しているが、ｐ型ドーパント材２３を塗布した後、ｎ型ドーパント材２２を塗布してもよい。即ち、図７のｎ型ドーパント材２２およびｐ型ドーパント材２３の位置関係は逆であってもよい。ただし、ｎ型ドーパント材２２をメモリホールＭＨの底部に厚く形成し、ｐ型ドーパント材２３をメモリホールＭＨの内面に薄くコンフォーマルに形成する点は上記実施形態と同じである。
次に、図８に示すように、被膜の不純物を拡散させるための熱処理を行う。この熱処理により、ｎ型不純物が、メモリホールＭＨの底部に残置された厚いｎ型ドーパント材２２から半導体ボディ２０の下部領域２０ａへ拡散する。これにより、半導体ボディ２０の下部領域２０ａは、高濃度のｎ型半導体層になる。ｎ型ドーパント材２２から半導体ボディ２０への固相拡散は、比較的低温（例えば、７５０℃〜８５０℃）の熱処理でもよい。従って、基板１０にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されている場合であっても、ＣＭＯＳ回路（図示せず）に影響を与えることなく、半導体ボディ２０の下部領域２０ａへｎ型不純物を拡散させることができる。
一方、メモリホールＭＨの下部領域２０ａより上方にある側面には、同程度の厚みのｎ型ドーパント材２２およびｐ型ドーパント材２３が積層されている。従って、メモリホールＭＨの内面のうち下部領域２０ａより上方の上部領域２０ｂには、ｎ型不純物およびｐ型不純物の両方が同等の濃度で混在する状態となり、導電型としてほぼ中性となる。しきい値調整のために、ｐ型またはｎ型のどちらかを濃くしてもよい。これにより、半導体ボディ２０の下部領域２０ａを選択的に高濃度のｎ型不純物層にすることができる。かつ、下部領域２０ａよりも高いメモリホールＭＨの内面には、導電型においてほぼ中性の半導体ボディ２０（上部領域２０ｂ）が形成される。下部領域２０ａは、半導体ボディ２０の底部からゲート層８０の途中まで形成され、その上に上部領域２０ｂが形成される。下部領域２０ａと上部領域２０ｂとの間には、急峻な濃度勾配（ｐｎ接合）が形成される。
尚、ｎ型ドーパント材２２を塗布した後、メモリホールＭＨの底部に溜まったｎ型ドーパント材２２を残置させ、メモリホールＭＨの側面にある薄いｎ型ドーパント材２２をウェットエッチング液で選択的にエッチングバックすることが考えられる。しかし、実際には、メモリホールＭＨの底部に溜まっているｎ型ドーパント材２２のエッチングレートは比較的高く、メモリホールＭＨの側面にあるｎ型ドーパント材２２を選択的に除去することは困難である。従って、本実施形態にように、ｐ型ドーパント材２３を薄く塗布して、メモリホールＭＨの側面にｐ型不純物をｎ型不純物に対してカウンタドープすることが好ましい。
次に、図９に示すように、ウェットエッチング法等を用いて、ｐ型ドーパント材２３およびｎ型ドーパント材２２を除去する。
次に、図１０Ａに示すように、メモリホールＭＨの内部を埋め込むように半導体ボディ２０上にコア膜５０が形成される。コア膜５０は、例えば、シリコン酸化膜等の絶縁膜である。
次に、図１０Ｂに示すように、コア膜５０はエッチバックされる。さらに、図１１Ａに示すように、キャップ膜２５をコア膜５０および絶縁膜４５上に堆積する。キャップ膜２５は、例えば、アモルファスシリコンであり、導電性とするために燐（Ｐ）などがドーピングされていてもよい。図１１Ｂに示すように、表面のキャップ膜２５、半導体ボディ２０、メモリ膜３０を、ＲＩＥ（Reactive Ion Etching）処理によるエッチングで除去する。次に、図１１Ｃに示すように、キャップ膜２５および絶縁膜４５上に絶縁膜４５をさらに形成する。絶縁膜４５は、例えば、シリコン酸化膜で形成される。
次に、リソグラフィ技術およびエッチング技術を用いて、図１２に示すように、積層体１００に複数のスリットＳＴ１を形成する。スリットＳＴ１は、絶縁層４５、積層体１００、ゲート層８０、絶縁層４４、半導体層１４、半導体層１３、保護膜４２，４３、犠牲層９１を貫通して、半導体層１２に達する。尚、図１２では、スリットＳＴ１を１つのみ示しているが、複数のスリットＳＴ１は、所定数の柱状部ＣＬごとに略等間隔に設けられている。
このとき、メモリホールＭＨの形成と同様、複数の犠牲層７１および複数の絶縁層７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。ゲート層８０はエッチングストッパとして機能し、ゲート層８０の位置で一旦スリットＳＴ１のエッチングをストップする。厚いゲート層８０によって複数のスリットＳＴ１間のエッチングレートばらつきが吸収され、複数のスリットＳＴ１間のボトム位置のばらつきが低減される。
次に、ガス種を切り替えて各層をステップエッチングする。すなわち、絶縁層４４をストッパとして用いてゲート層８０の残りの部分をエッチングする。スリットＳＴ１のボトムに絶縁層４４が露出する。以降、半導体層１４をストッパとして用いて絶縁層４４をエッチングし、保護膜４３をストッパとして用いて半導体層１４をエッチングする。さらに、犠牲層９１をストッパとして用いて保護膜４３をエッチングし、保護膜４２をストッパとして用いて犠牲層９１をエッチングし、半導体層１２をストッパとして用いて保護膜４２をエッチングする。これにより、半導体層１２がスリットＳＴ１の底部で露出される。スリットＳＴ１は、半導体層１２の途中まで形成される。
次に、図１３に示すように、スリットＳＴ１の内面全体に絶縁膜２６を成膜する。絶縁膜２６は、例えば、シリコン窒化膜等の絶縁膜である。次に、絶縁膜２６を異方的にエッチングバックする。これにより、スリットＳＴ１の底部にある絶縁膜２６を除去し、半導体層１２を露出させる。一方、スリットＳＴ１の側面には、絶縁膜２６を残置させる。次に、スリットＳＴ１内にドープトポリシリコンまたは金属材料が配線層２７の材料として埋め込まれる。これにより、配線層２７は、スリットＳＴ１内において、絶縁膜２６によって積層体１００、ゲート層８０、半導体層１４から電気的に絶縁されつつ、半導体層１２に電気的に接続される。絶縁膜２６および配線層２７は、半導体層１２との電圧を印加するための配線部１７０（図２参照）として用いられる。次に、絶縁膜２８をスリットＳＴ１および絶縁層４５上に形成する。これにより、図１３に示す構造が得られる。
次に、リソグラフィ技術およびエッチング技術を用いて、図１４に示すように、積層体１００に複数のスリットＳＴ２を形成する。スリットＳＴ２は、絶縁膜２８，４５、積層体１００、ゲート層８０、絶縁層４４、半導体層１４、半導体層１３、保護膜４２，４３を積層体１００の積層方向に貫通して、犠牲層９１に達する。尚、図１４では、スリットＳＴ２の１つのみ示しているが、複数のスリットＳＴ２は、所定数の柱状部ＣＬごとに略等間隔に設けられている。
スリットＳＴ２の形成工程は、スリットＳＴ１の形成工程とほぼ同じである。ただし、犠牲層９１をストッパとして用いて保護膜４３をエッチングした後、スリットＳＴ２は、犠牲層９１の途中まで形成される。スリットＳＴ２は、半導体層１２までは形成されない。
次に、図１４に示すように、スリットＳＴ２の内面全体に絶縁膜２９を成膜する。絶縁膜２９は、例えば、シリコン窒化膜等の絶縁膜である。次に、絶縁膜２９を異方的にエッチングバックする。これにより、スリットＳＴ２の底部にある絶縁膜２９を除去し、犠牲層９１を露出させる。一方、スリットＳＴ１の側面には、絶縁膜２９を残置させる。
次に、図１５に示すように、ウェットエッチング法を用いて、スリットＳＴ２を介して、犠牲層９１を除去する。犠牲層９１がポリシリコンである場合、エッチング液は、例えば、ホットＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）でよい。これにより、犠牲層９１が除去され、犠牲層９１が位置に空洞９０が形成される。このとき、絶縁膜２９は、積層体１００、ゲート層８０、半導体層１４がエッチングされないように、スリットＳＴ２の側面を保護する。また、保護膜４２、４３は、半導体層１２、１４がエッチングされないように、半導体層１２、１４をそれぞれ保護する。空洞９０には、柱状部ＣＬの側壁の一部、即ち、メモリ膜３０の一部が露出される。
次に、図１６に示すように、等方性エッチング法を用いて、空洞９０に露出されたメモリ膜３０の一部を、スリットＳＴ２を介して除去する。例えば、ＣＤＥ（Chemical Dry Etching）法によりメモリ膜３０をエッチングする。このとき、メモリ膜３０に含まれる膜と同種の保護膜４２、４３も除去される。スリットＳＴ２の側面に形成された絶縁膜２９は、メモリ膜３０に含まれる電荷蓄積膜３２と同種のシリコン窒化膜である。しかし、絶縁膜２９の膜厚は電荷蓄積膜３２の膜厚よりも厚いので、絶縁膜２９はスリットＳＴ２の側面に残る。
絶縁膜２９は、空洞９０に露出した上記メモリ膜３０の一部を除去するときに、積層体１００、ゲート層８０および絶縁層４４を保護し、それらのサイドエッチングを抑制する。また、半導体層１４が絶縁層４４の下面を被覆しているので、絶縁層４４の下面側からのエッチングも抑制される。
メモリ膜３０の一部の除去により、下部領域２０ａの一部が空洞９０に露出される。即ち、メモリ膜３０は、図１６に示すように下部領域２０ａの一部において上下に分断される。エッチング時間の制御により、ゲート層８０と半導体ボディ２０との間のメモリ膜３０はエッチングされないようにする。
また、エッチング時間の制御により、下部領域２０ａの下方においても半導体層１２と半導体ボディ２０の下部領域２０aとの間にメモリ膜３０が残るようにする。半導体ボディ２０における下部領域２０ａの下方の下端部が、メモリ膜３０を介して半導体層１２に支えられた状態が保持される。
メモリ膜３０の一部が除去されると、空洞９０に半導体ボディ２０の下部領域２０ａの一部が露出される。
空洞９０内に、図１７に示すように半導体層１３が形成される。半導体層１３は、ゲート層８０の下方に形成され、下部領域２０ａと接続する。半導体層１３は、例えばリンがドープされた多結晶シリコン層である。
シリコンを含むガスがスリットＳＴ２を通じて空洞９０に供給され、半導体層１３が、半導体層１２の上面、半導体層１４の下面、および空洞９０に露出された半導体ボディ２０の下部領域２０ａからエピタキシャル成長して、空洞９０内は半導体層１３で埋まる。
次に、絶縁膜２９を除去した後あるいはそれに続けて、スリットＳＴ２を通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、熱リン酸溶液を用いて、シリコン窒化層である犠牲層７１を除去する。これにより、図１８に示すように、犠牲層７１が除去され、上下で隣接する絶縁層７２の間に空隙７５が形成される。空隙７５は、最上層の絶縁層７２と絶縁層４５との間にも形成される。
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７５が保たれる。
次に、図１９に示すように、空隙７５に電極層７０が埋め込まれる。例えば、ＣＶＤ（Chemical Vapor Deposition）法により、スリットＳＴ２を通じてソースガスが空隙７５に供給され、電極層７０が積層体１００の積層方向に隣接する絶縁層７２間に形成される。スリットＳＴ２の側面（絶縁層７２の側面）に形成された電極層７０は除去される。
次に、スリットＳＴ２内に、図２０に示すように、絶縁膜１６３が埋め込まれ、絶縁部１６０が形成される。その後、さらに、絶縁層４５等の上に多層配線構造が形成され、本実施形態による半導体記憶装置が完成する。
以上のように本実施形態によれば、半導体ボディ２０の下部領域２０ａには、メモリホールＭＨ内部に形成されたｎ型ドーパント材２２からｎ型不純物が拡散される。ｎ型ドーパント材２２は、メモリホールＭＨの底部に厚く形成されており、その側面には非常に薄く形成される。従って、下部領域２０aのｎ型不純物濃度は、半導体層１３および上部領域２０ｂのそれよりも高くなる。
また、ｐ型ドーパント材２３が、メモリホールＭＨの側面にｎ型ドーパント材２２上に形成される。ｐ型ドーパント材２３は、ｎ型ドーパント材２２からのｎ型不純物に対するカウンタドープとしてｐ型不純物を半導体ボディ２０の上部領域２０ｂに拡散する。これにより、上部領域２０ｂは、ｎ型不純物およびｐ型不純物の両方を含み、ほぼ中性の導電型になる。これにより、下部領域２０aと上部領域２０ｂとの間に急峻な濃度勾配が形成され、ＧＩＤＬを効率良く発生することができる。
もし、メモリホールＭＨの外側の半導体層１３から半導体ボディ２０へｎ型不純物を拡散させる場合、８５０℃以上の高温熱処理が必要となり、メモリセルアレイ１の下方のＣＭＯＳ回路の特性に影響を与えるおそれがある。また、高温熱処理が可能であっても、半導体層１３から半導体ボディ２０へｎ型不純物を拡散させる場合、拡散量を制御することが困難である。従って、ｎ型不純物がゲート層８０の上まで拡散するおそれがあり、ソース側選択トランジスタＳＴＳのカットオフ特性が劣化してしまう。
また、イオン注入法では、高アスペクト比を有するメモリホールＭＨの底部に確実に不純物を注入することは困難である。
これに対し、本実施形態のように、メモリホールＭＨ内部からｎ型ドーパント材２２を用いて不純物を拡散させることによって、８５０℃以下の比較的低温で制御性よく不純物を半導体ボディ２０へ拡散させることができる。これにより、下部領域２０aと上部領域２０ｂとの間の急峻な濃度勾配の高さ位置を、ソース層ＳＬまたはゲート層８０の位置に対応させることができる。また、メモリセルアレイ１の下のＣＭＯＳ回路（周辺回路領域）に与える影響が小さい。
また、本実施形態では、ｎ型ドーパント材２２を用いて下部領域２０aにｎ型不純物を固相拡散させている。従って、イオン注入による半導体ボディ２０のダメージが少ない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ メモリセルアレイ、ＳＬ ソース層、１００ 積層体、８０ ゲート層、ＣＬ 柱状部、１６０ 分離部、１７０ 配線部、２０ 半導体ボディ、２０ａ 下部領域、２０ｂ 上部領域、ＳＧＳ ソース側選択ゲート、８０ ゲート層、１２〜１４ 半導体層

Claims (8)

  1. 不純物を含む第１半導体層と、
    前記第１半導体層の上方に、絶縁層と導電層とを交互に積層して構成された積層体と、
    前記積層体を前記積層体の積層方向に貫通し、前記第１半導体層に達し、前記第１半導体層側の下部領域と、前記下部領域の上方に位置する上部領域とを有する半導体ボディと、
    前記半導体ボディと前記導電層との間に設けられた電荷蓄積部とを備え、
    前記半導体ボディの前記下部領域の不純物濃度は、該第１半導体層の不純物濃度より高い、半導体記憶装置。
  2. 前記下部領域の不純物濃度は、前記半導体ボディの前記上部領域の不純物濃度より高い、請求項１に記載の半導体記憶装置。
  3. 前記上部領域は、ｎ不純物およびｐ型不純物の両方を含む、請求項１または請求項２に記載の半導体記憶装置。
  4. 前記積層方向に対して略垂直方向に前記第１半導体層と前記下部領域とを接続する接続部をさらに備えている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記接続部の不純物濃度は、前記下部領域の不純物濃度より低く、前記第１半導体層の不純物濃度より高い、請求項４に記載の半導体記憶装置。
  6. 不純物を含む第１半導体層と、
    前記第１半導体層の上方に、絶縁層と導電層とを交互に積層して構成された積層体と、
    前記積層体を前記積層体の積層方向に貫通し、前記第１半導体層に達し、前記第１半導体層側の下部領域と、前記下部領域の上方に位置する上部領域とを有する半導体ボディと、
    前記半導体ボディと前記導電層との間に設けられた電荷蓄積部とを備え、
    前記半導体ボディの前記下部領域の不純物濃度は、前記上部領域の不純物濃度よりも高く、
    前記下部領域は、ｎ型不純物層であり、
    前記上部領域は、ｎ型不純物およびｐ型不純物の両方を含む半導体層である、半導体記憶装置。
  7. 基板上方に第１犠牲層を形成し、
    前記第１犠牲層の上方に、絶縁層と第２犠牲層とを交互に積層して積層体を形成し、
    前記第２犠牲層を前記積層体の積層方向に貫通し、前記第１犠牲層に達するホールを形成し、
    前記ホールの内面に電荷蓄積層の材料を堆積し、
    前記ホールの内面の前記電荷蓄積層上に半導体ボディの材料を堆積し、
    前記ホールの側面よりも該ホールの底部に厚く第１不純物含有層を形成し、
    前記第１不純物含有層を熱処理し、
    前記第１不純物含有層を除去することを具備した半導体記憶装置の製造方法。
  8. 前記第１不純物含有層の形成後、
    前記第１不純物とは逆導電型の第２不純物を含む第２不純物含有層を前記ホールの側面に形成し、
    前記第１および第２不純物含有層の熱処理後、前記第１および第２不純物含有層を除去することをさらに具備する、請求項７に記載の方法。
JP2020031962A 2020-02-27 2020-02-27 半導体記憶装置およびその製造方法 Active JP7504622B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020031962A JP7504622B2 (ja) 2020-02-27 2020-02-27 半導体記憶装置およびその製造方法
TW109124736A TWI779322B (zh) 2020-02-27 2020-07-22 半導體記憶裝置
CN202010824945.0A CN113314538B (zh) 2020-02-27 2020-08-17 半导体存储装置及其制造方法
US17/019,683 US20210273055A1 (en) 2020-02-27 2020-09-14 Semiconductor storage device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020031962A JP7504622B2 (ja) 2020-02-27 2020-02-27 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2021136346A true JP2021136346A (ja) 2021-09-13
JP7504622B2 JP7504622B2 (ja) 2024-06-24

Family

ID=77370378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020031962A Active JP7504622B2 (ja) 2020-02-27 2020-02-27 半導体記憶装置およびその製造方法

Country Status (4)

Country Link
US (1) US20210273055A1 (ja)
JP (1) JP7504622B2 (ja)
CN (1) CN113314538B (ja)
TW (1) TWI779322B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
JP2023044251A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体装置および半導体記憶装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629375A (ja) * 1992-07-10 1994-02-04 Fujitsu Ltd 半導体装置およびその製造方法
US20120213009A1 (en) * 2011-02-17 2012-08-23 Seiichi Aritome Nonvolatile memory device and operating method thereof
JP2017034144A (ja) * 2015-08-04 2017-02-09 株式会社東芝 半導体記憶装置
US9627405B1 (en) * 2016-03-31 2017-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US20170288038A1 (en) * 2016-03-31 2017-10-05 Kabushiki Kaisha Toshiba Semiconductor memory device
US20180083102A1 (en) * 2016-09-16 2018-03-22 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005277236A (ja) 2004-03-26 2005-10-06 Citizen Watch Co Ltd 不揮発性半導体記憶装置およびその製造方法
KR100801078B1 (ko) * 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2012028468A (ja) * 2010-07-21 2012-02-09 Toshiba Corp 半導体記憶装置
KR101868799B1 (ko) 2011-05-26 2018-06-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8709894B2 (en) 2011-09-16 2014-04-29 Micron Technology, Inc. 3D structured memory devices and methods for manufacturing thereof
US9431410B2 (en) * 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR20150106660A (ko) * 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
CN107039443B (zh) * 2015-07-23 2019-09-03 旺宏电子股份有限公司 存储器元件及其制作方法
US9853037B2 (en) 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
JP2018142654A (ja) * 2017-02-28 2018-09-13 東芝メモリ株式会社 半導体装置及びその製造方法
JP2018152496A (ja) * 2017-03-14 2018-09-27 東芝メモリ株式会社 半導体記憶装置
JP2020043189A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 半導体記憶装置
WO2020061892A1 (en) 2018-09-27 2020-04-02 Yangtze Memory Technologies Co., Ltd. Semiconductor device and method of fabrication thereof
US10629613B1 (en) * 2018-11-20 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same
US11348939B2 (en) * 2019-12-20 2022-05-31 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629375A (ja) * 1992-07-10 1994-02-04 Fujitsu Ltd 半導体装置およびその製造方法
US20120213009A1 (en) * 2011-02-17 2012-08-23 Seiichi Aritome Nonvolatile memory device and operating method thereof
JP2017034144A (ja) * 2015-08-04 2017-02-09 株式会社東芝 半導体記憶装置
US9627405B1 (en) * 2016-03-31 2017-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20170288038A1 (en) * 2016-03-31 2017-10-05 Kabushiki Kaisha Toshiba Semiconductor memory device
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US20180083102A1 (en) * 2016-09-16 2018-03-22 Toshiba Memory Corporation Semiconductor memory device

Also Published As

Publication number Publication date
JP7504622B2 (ja) 2024-06-24
US20210273055A1 (en) 2021-09-02
CN113314538B (zh) 2024-07-12
TWI779322B (zh) 2022-10-01
CN113314538A (zh) 2021-08-27
TW202133406A (zh) 2021-09-01

Similar Documents

Publication Publication Date Title
US11910608B2 (en) Semiconductor device and method for manufacturing same
US11482537B2 (en) Non-volatile memory device having at least one metal body and one semiconductor body extending through the electrode stack
JP6842386B2 (ja) 半導体装置
CN107799529B (zh) 半导体存储器件及其制造方法
KR101868799B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR101525130B1 (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101735810B1 (ko) 3차원 반도체 장치
TWI663714B (zh) 半導體裝置及其製造方法
US10312257B2 (en) Semiconductor device and method for manufacturing the same
KR20180114262A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
US20180240702A1 (en) Semiconductor device and method for manufacturing same
JP2021136346A (ja) 半導体記憶装置およびその製造方法
KR20080048313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
TWI667741B (zh) 立體記憶體元件及其製作方法
KR20140086640A (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP7480000B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230922

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240612

R150 Certificate of patent or registration of utility model

Ref document number: 7504622

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150