TWI663714B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI663714B
TWI663714B TW106124066A TW106124066A TWI663714B TW I663714 B TWI663714 B TW I663714B TW 106124066 A TW106124066 A TW 106124066A TW 106124066 A TW106124066 A TW 106124066A TW I663714 B TWI663714 B TW I663714B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
gate
semiconductor layer
semiconductor device
Prior art date
Application number
TW106124066A
Other languages
English (en)
Other versions
TW201834218A (zh
Inventor
荒井伸也
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201834218A publication Critical patent/TW201834218A/zh
Application granted granted Critical
Publication of TWI663714B publication Critical patent/TWI663714B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明之實施形態提供一種能夠縮短自半導體主體中之與源極層接觸之側壁部至源極層之上之閘極層之距離的半導體裝置及其製造方法。 實施形態之半導體裝置之閘極層80設置於源極層SL與積層體100之間，且較電極層70之1層之厚度厚。半導體主體20於積層體100內、閘極層80內、及半導體層13內沿積層體100之積層方向延伸，且具有與半導體層13相接之側壁部20a。半導體主體20不與電極層70及閘極層80相接。

Description

半導體裝置及其製造方法
實施形態係關於一種半導體裝置及其製造方法。
業界提出有使貫通包含複數個電極層之積層體之通道主體之側壁與設置於積層體之下之源極層接觸之構造的三維記憶體。
實施形態提供一種能夠縮短自半導體主體中之與源極層接觸之側壁部至源極層之上之閘極層之距離的半導體裝置及其製造方法。 實施形態之半導體裝置具備源極層、積層體、閘極層、半導體主體、及電荷蓄積部。上述源極層具有包含雜質之半導體層。上述積層體設置於上述源極層上，且具有介隔絕緣體而積層之複數個電極層。上述閘極層設置於上述源極層與上述積層體之間，且較上述電極層之1層之厚度厚。上述半導體主體於上述積層體內、上述閘極層內、及上述半導體層內沿上述積層體之積層方向延伸，且具有與上述半導體層相接之側壁部。上述半導體主體不與上述電極層及上述閘極層相接。上述電荷蓄積部設置於上述半導體主體與上述電極層之間。
以下，參照圖式，對實施形態進行說明。再者，各圖式中，對相同要素標註相同符號。 於實施形態中，作為半導體裝置，例如對具有三維構造之記憶胞陣列之半導體記憶裝置進行說明。 圖1係實施形態之記憶胞陣列1之模式立體圖。 圖2係記憶胞陣列1之模式剖視圖。 於圖1中，將相對於基板10之主面平行之方向且相互正交之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向(積層方向)。圖2之Y方向及Z方向分別與圖1之Y方向及Z方向對應。 記憶胞陣列1具有源極層SL、設置於源極層SL上之積層體100、設置於源極層SL與積層體100之間之閘極層80、複數個柱狀部CL、複數個分離部160、及設置於積層體100之上方之複數個位元線BL。源極層SL介隔絕緣層41而設置於基板10上。基板10例如為矽基板。 柱狀部CL形成為於積層體100內沿其積層方向(Z方向)延伸之大致圓柱狀。柱狀部CL進而貫通積層體100之下之閘極層80，並到達源極層SL。複數個柱狀部CL例如錯位排列。或者，複數個柱狀部CL亦可沿著X方向及Y方向呈正方格子排列。 分離部160將積層體100及閘極層80於Y方向上分離為複數個塊(或爪部)。分離部160具有下述圖17所示之於狹縫ST內嵌埋有絕緣膜163之構造。 複數個位元線BL係沿Y方向延伸之例如金屬膜。複數個位元線BL於X方向上相互分離。 柱狀部CL之下述半導體主體20之上端部係經由圖1所示之接點Cb及接點V1而與位元線BL連接。 如圖2所示，源極層SL具有包含金屬之層11、及半導體層12～14。 包含金屬之層11設置於絕緣層41上。包含金屬之層11例如為鎢層或鎢矽合金層。 於包含金屬之層11上設置有半導體層12，於半導體層12上設置有半導體層13，於半導體層13上設置有半導體層14。 半導體層12～14係包含雜質且具有導電性之多晶矽層。半導體層12～14例如為摻雜有磷之n型多晶矽層。半導體層14亦可為不刻意摻雜雜質之未摻雜多晶矽層。 半導體層14之厚度較半導體層12之厚度及半導體層13之厚度薄。 於半導體層14上設置有絕緣層44，於絕緣層44上設置有閘極層80。閘極層80係包含雜質且具有導電性之多晶矽層。閘極層80例如為摻雜有磷之n型多晶矽層。閘極層80之厚度較半導體層14之厚度厚。 於閘極層80上設置有積層體100。積層體100具有在相對於基板10之主面垂直之方向(Z方向)上積層之複數個電極層70。於上下相鄰之電極層70之間設置有絕緣層(絕緣體)72。於最下層之電極層70與閘極層80之間設置有絕緣層72。於最上層之電極層70上設置有絕緣層45。 電極層70為金屬層。電極層70例如為包含鎢作為主成分之鎢層、或包含鉬作為主成分之鉬層。絕緣層72為包含氧化矽作為主成分之氧化矽層。 複數個電極層70中之至少最上層之電極層70為汲極側選擇電晶體STD(圖1)之汲極側選擇閘極SGD，至少最下層之電極層70為源極側選擇電晶體STS(圖1)之源極側選擇閘極SGS。例如，包括最下層之電極層70之下層側之複數層(例如3層)電極層70為源極側選擇閘極SGS。汲極側選擇閘極SGD亦可設置有複數層。 於汲極側選擇閘極SGD與源極側選擇閘極SGS之間設置有複數層電極層70作為胞閘極CG。 閘極層80較電極層70之1層之厚度、及絕緣層72之1層之厚度厚。因此，閘極層80較汲極側選擇閘極SGD之1層之厚度、源極側選擇閘極SGS之1層之厚度、及胞閘極CG之1層之厚度厚。 複數個柱狀部CL於積層體100內沿其積層方向延伸，進而貫通閘極層80、絕緣層44、半導體層14及半導體層13並到達半導體層12。 圖3係圖2中之A部之放大剖視圖。 柱狀部CL具有記憶膜30、半導體主體20、及絕緣性之核心膜50。記憶膜30係具有隧道絕緣膜31、電荷蓄積膜(電荷蓄積部)32、及阻擋絕緣膜33之絕緣膜之積層膜。 如圖2所示，半導體主體20形成為於積層體100內及閘極層80內沿Z方向連續延伸並到達源極層SL之管狀。核心膜50設置於管狀之半導體主體20之內側。 半導體主體20之上端部係經由圖1所示之接點Cb及接點V1而與位元線BL連接。半導體主體20之下端側之側壁部20a與源極層SL之半導體層13相接。 記憶膜30設置於積層體100與半導體主體20之間、及閘極層80與半導體主體20之間，且自外周側包圍半導體主體20。 記憶膜30於積層體100內及閘極層80內沿Z方向連續延伸。於半導體主體20中之與半導體層13相接之側壁部(源極接觸部)20a未設置有記憶膜30。側壁部20a未由記憶膜30覆蓋。再者，亦可於半導體主體20與半導體層13之間，在半導體主體20之外周之一部分配置記憶膜30。 半導體主體20之下端部與側壁部20a連續，位於較側壁部20a更下方，且位於半導體層12內。於該半導體主體20之下端部與半導體層12之間設置有記憶膜30。因此，一方面，記憶膜30係於半導體主體20之側壁部20a之位置於Z方向上分斷，一方面，在其更下方，配置於包圍半導體主體20之下端部外周之位置及半導體主體20之底面下。 如圖3所示，隧道絕緣膜31設置於半導體主體20與電荷蓄積膜32之間，與半導體主體20相接。電荷蓄積膜32設置於隧道絕緣膜31與阻擋絕緣膜33之間。阻擋絕緣膜33設置於電荷蓄積膜32與電極層70之間。 半導體主體20、記憶膜30、及電極層70(胞閘極CG)構成記憶胞MC。記憶胞MC具有電極層70(胞閘極CG)介隔記憶膜30而包圍半導體主體20之周圍之縱型電晶體構造。 於該縱型電晶體構造之記憶胞MC中，半導體主體20例如為矽之通道主體，電極層70(胞閘極CG)作為控制閘極而發揮功能。電荷蓄積膜32作為蓄積自半導體主體20注入之電荷之資料記憶層而發揮功能。 實施形態之半導體記憶裝置係能夠電性地自由進行資料之抹除、寫入且即便斷開電源亦能夠保存記憶內容之非揮發性半導體記憶裝置。 記憶胞MC例如為電荷捕獲型記憶胞。電荷蓄積膜32係於絕緣性之膜中具有多個捕獲電荷之捕獲部位者，例如包括氮化矽膜。或者，電荷蓄積膜32亦可為由絕緣體包圍周圍之具有導電性之浮動閘極。 隧道絕緣膜31於自半導體主體20向電荷蓄積膜32注入電荷時，或將蓄積於電荷蓄積膜32之電荷釋放至半導體主體20時，成為電位障壁。隧道絕緣膜31例如包括氧化矽膜。 阻擋絕緣膜33防止蓄積於電荷蓄積膜32之電荷向電極層70釋放。又，阻擋絕緣膜33防止電荷自電極層70向柱狀部CL之反向穿隧(back tunneling)。 阻擋絕緣膜33例如包括氧化矽膜。或者，阻擋絕緣膜33亦可為氧化矽膜與金屬氧化膜之積層構造。於該情形時，可為氧化矽膜設置於電荷蓄積膜32與金屬氧化膜之間，金屬氧化膜設置於氧化矽膜與電極層70之間。金屬氧化膜例如為氧化鋁膜。 如圖1所示，於積層體100之上層部設置有汲極側選擇電晶體STD。於積層體100之下層部設置有源極側選擇電晶體STS。 汲極側選擇電晶體STD係具有上述汲極側選擇閘極SGD(圖2)作為控制閘極之縱型電晶體，源極側選擇電晶體STS係具有上述源極側選擇閘極SGS(圖2)作為控制閘極之縱型電晶體。 半導體主體20之與汲極側選擇閘極SGD對向之部分係作為通道而發揮功能，該通道與汲極側選擇閘極SGD之間之記憶膜30係作為汲極側選擇電晶體STD之閘極絕緣膜而發揮功能。 半導體主體20之與源極側選擇閘極SGS對向之部分係作為通道而發揮功能，且該通道與源極側選擇閘極SGS之間之記憶膜30係作為源極側選擇電晶體STS之閘極絕緣膜而發揮功能。 可設置通過半導體主體20而串聯連接之複數個汲極側選擇電晶體STD，亦可設置通過半導體主體20而串聯連接之複數個源極側選擇電晶體STS。對複數個汲極側選擇電晶體STD之複數個汲極側選擇閘極SGD賦予相同之閘極電位，對複數個源極側選擇電晶體STS之複數個源極側選擇閘極SGS賦予相同之閘極電位。 於汲極側選擇電晶體STD與源極側選擇電晶體STS之間設置有複數個記憶胞MC。複數個記憶胞MC、汲極側選擇電晶體STD、及源極側選擇電晶體STS係通過柱狀部CL之半導體主體20而串聯連接，構成1個記憶串。將該記憶串在相對於XY面平行之面方向上例如錯位配置，且將複數個記憶胞MC於X方向、Y方向及Z方向上三維地設置。 半導體主體20之側壁部20a與摻雜有雜質(例如磷)之半導體層13相接，側壁部20a亦包含雜質(例如磷)。該側壁部20a之雜質濃度高於半導體主體20中之與積層體100對向之部分的雜質濃度。側壁部20a之雜質濃度高於記憶胞MC之通道之雜質濃度、源極側選擇電晶體STS之通道之雜質濃度、及汲極側選擇閘極STD之雜質濃度。 又，藉由下述熱處理，雜質(例如磷)自側壁部20a擴散至半導體主體20中之與閘極層80對向之部分20b。於半導體主體20中之側壁部20a與部分20b之間之部分(與絕緣層44對應之部分)亦包含雜質(例如磷)。 雜質未於半導體主體20之部分20b之整個區域擴散，部分20b中之積層體100側之區域之雜質濃度低於部分20b中之側壁部20a側之區域的雜質濃度。部分20b具有雜質濃度自側壁部20a側朝向積層體100側下降之梯度。部分20b之側壁部20a側之區域之雜質濃度高於半導體主體20中之與積層體100對向之部分的雜質濃度。 讀出動作時，電子自源極層SL通過半導體主體20之側壁部20a供給至記憶胞MC之通道。此時，藉由對閘極層80施加適當之電位，能夠於半導體主體20之部分20b之整個區域誘發通道(n型通道)。半導體主體20之部分20b與閘極層80之間之記憶膜30作為閘極絕緣膜而發揮功能。 由於半導體主體20之部分20b如上所述包含雜質，故而可能存在難以藉由閘極層80之電位控制將部分20b之導通截止之情況，但該截止之功能由源極側選擇電晶體STS承擔。上述雜質未擴散至源極側選擇電晶體STS之通道。 半導體主體20之側壁部20a與部分20b之間之距離小於閘極層80的厚度。半導體主體20之側壁部20a與部分20b之間之距離實質上對應於半導體層14之厚度與絕緣層44之厚度的合計厚度。 作為如下所述形成狹縫ST時之蝕刻終止層，使用較厚之閘極層80。因此，半導體層14可變薄。閘極層80之厚度例如為200 nm左右，半導體層14之厚度例如為30 nm左右。因此，能夠縮短使雜質自側壁部20a擴散至半導體主體20中之與絕緣層44對向之部分之距離，從而容易控制使雜質擴散至難以利用閘極層80誘發通道之區域。 又，由於半導體主體20中之與閘極層80對向之部分20b包含雜質，故而能夠使閘極層80作為抹除動作時之GIDL(gate induced drain leakage，閘致汲極洩漏)發生器而發揮功能。 對閘極層80施加抹除電位(例如數伏特)，將藉由對半導體主體20之部分20b賦予高電場而產生之電洞供給至記憶胞MC之通道，使通道電位上升。然後，藉由使胞閘極CG之電位為例如接地電位(0 V)，而利用半導體主體20與胞閘極CG之電位差將電洞注入至電荷蓄積膜32，進行資料之抹除動作。 其次，參照圖4～圖17，對實施形態之半導體裝置之製造方法進行說明。圖4～圖17之剖面與圖2之剖面對應。 如圖4所示，於基板10上形成絕緣層41。於絕緣層41上形成包含金屬之層11。包含金屬之層11例如為鎢層或鎢矽合金層。 於包含金屬之層11上形成半導體層(第1半導體層)12。半導體層12例如為摻雜有磷之多晶矽層。半導體層12之厚度例如為200 nm左右。 於半導體層12上形成保護膜42。保護膜42例如為氧化矽膜。 於保護膜42上形成犧牲層91。犧牲層91例如為未摻雜之多晶矽層。犧牲層91之厚度例如為30 nm左右。 於犧牲層91上形成保護膜43。保護膜43例如為氧化矽膜。 於保護膜43上形成半導體層(第2半導體層)14。半導體層14例如為未摻雜或摻雜有磷之多晶矽層。半導體層14之厚度例如為30 nm左右。 於半導體層14上形成絕緣層44。絕緣層44例如為氧化矽層。 於絕緣層44上形成閘極層80。閘極層80例如為摻雜有磷之多晶矽層。閘極層80之厚度較半導體層14之厚度及絕緣層44之厚度厚，例如為200 nm左右。 如圖5所示，於閘極層80上形成積層體100。絕緣層(第2層)72與犧牲層(第1層)71交替積層於閘極層80上。重複將絕緣層72與犧牲層71交替積層之步驟，於閘極層80上形成複數個犧牲層71與複數個絕緣層72。於最上層之犧牲層71上形成絕緣層45。例如，犧牲層71為氮化矽層，絕緣層72為氧化矽層。 閘極層80之厚度較犧牲層71之1層之厚度、及絕緣層72之1層之厚度厚。 如圖6所示，於較半導體層12更上方之層形成複數個記憶孔MH。記憶孔MH係藉由使用未圖示之遮罩層之反應性離子蝕刻(RIE，reactive ion etching)法而形成。記憶孔MH貫通積層體100、閘極層80、絕緣層44、半導體層14、保護膜43、犧牲層91、及保護膜42，並到達半導體層12。記憶孔MH之底部位於半導體層12中。 針對複數個犧牲層(氮化矽層)71及複數個絕緣層(氧化矽層)72不切換氣體種類而使用相同之氣體(例如CF系氣體)而連續進行蝕刻。此時，閘極層(多晶矽層)80係作為蝕刻終止層而發揮功能，於閘極層80之位置暫時停止蝕刻。藉由較厚之閘極層80吸收複數個記憶孔MH間之蝕刻速率不均，減少複數個記憶孔MH間之底部位置之不均。 其後，切換氣體種類對各層進行階段性蝕刻。即，使用絕緣層44作為終止層對閘極層80之剩餘之部分進行蝕刻，使用半導體層14作為終止層對絕緣層44進行蝕刻，使用保護膜43作為終止層對半導體層14進行蝕刻，使用犧牲層91作為終止層對保護膜43進行蝕刻，使用保護膜42作為終止層對犧牲層91進行蝕刻，使用半導體層12作為終止層對保護膜42進行蝕刻。並且，於較厚之半導體層12之中途使蝕刻停止。 藉由較厚之閘極層80，對縱橫比較高之積層體100之孔加工之蝕刻停止位置的控制變得容易。 如圖7所示，於記憶孔MH內形成柱狀部CL。沿著記憶孔MH之側面及底部共形地形成記憶膜30，於該記憶膜30之內側沿著記憶膜30共形地形成半導體主體20，於該半導體主體20之內側形成核心膜50。 其後，如圖8所示，於積層體100形成複數個狹縫ST。狹縫ST係藉由使用未圖示之遮罩層之RIE法而形成。狹縫ST貫通積層體100並到達閘極層80。 與記憶孔MH之形成同樣地，針對複數個犧牲層71及複數個絕緣層72係不切換氣體種類而使用相同氣體(例如CF系氣體)而連續進行蝕刻。此時，閘極層80作為蝕刻終止層而發揮功能，於閘極層80之位置暫時停止狹縫加工之蝕刻。藉由較厚之閘極層80吸收複數個狹縫ST間之蝕刻速率不均，減少複數個狹縫ST間之底部位置之不均。 其後，切換氣體種類對各層進行階段性蝕刻。即，使用絕緣層44作為終止層對閘極層80之剩餘之部分進行蝕刻。如圖9所示，絕緣層44於狹縫ST之底部露出。 之後，使用半導體層14作為終止層對絕緣層44進行蝕刻，使用保護膜43作為終止層對半導體層14進行蝕刻。如圖10所示，犧牲層91於狹縫ST之底部露出。 藉由較厚之閘極層80，容易控制對縱橫比較高之積層體100之狹縫加工之蝕刻停止位置。進而，於其後之階段性蝕刻中，能夠高精度且容易地進行狹縫ST之底部位置控制。狹縫ST不穿通犧牲層91，狹縫ST之底部止於犧牲層91內。 如圖11所示，於狹縫ST之側面及底部，沿著狹縫ST之側面及底部共形地形成襯膜161。襯膜161例如為氮化矽膜。 形成於狹縫ST之底部之襯膜161例如係藉由RIE法而去除。如圖12所示，犧牲層91於狹縫ST之底部露出。 然後，藉由通過狹縫ST之蝕刻去除犧牲層91。例如，通過狹縫ST供給熱TMY(三甲基-2羥乙基氫氧化銨)，去除作為多晶矽層之犧牲層91。 將犧牲層91去除，如圖13所示，於半導體層12與半導體層14之間形成空腔90。例如作為氧化矽膜之保護膜42、43保護半導體12、14免受熱TMY之蝕刻。又，形成於狹縫ST之側面之襯膜(例如氮化矽膜)161防止閘極層80及半導體層14之自狹縫ST側之側蝕。 於空腔90，柱狀部CL之側壁之一部分露出。即，記憶膜30之一部分露出。 藉由通過狹縫ST之蝕刻將於該空腔90露出之記憶膜30之一部分去除。例如，藉由CDE(chemical dry etching，化學乾式蝕刻)法對記憶膜30進行蝕刻。 此時，與記憶膜30中所包含之膜相同種類之保護膜42、43亦被去除。形成於狹縫ST之側面之襯膜161係與記憶膜30中所包含之電荷蓄積膜32相同種類之氮化矽膜，但襯膜161之膜厚較電荷蓄積膜32之膜厚更厚，襯膜161殘留於狹縫ST之側面。 該襯膜161係將於空腔90露出之上述記憶膜30之一部分去除時防止犧牲層71、絕緣層72、及絕緣層44之自狹縫ST側之側蝕。又，絕緣層44之下表面係由半導體層14所覆蓋，因此，亦防止絕緣層44之自下表面側之蝕刻。 藉由去除該記憶膜30之一部分，記憶膜30如圖14所示般於側壁部20a之部分上下分斷。藉由控制蝕刻時間，閘極層80與半導體主體20之間之記憶膜(閘極絕緣膜)30不被蝕刻。 又，藉由控制蝕刻時間，即便於側壁部20a之下方，亦於半導體層12與半導體主體20之間殘留記憶膜30。半導體主體20中之側壁部20a之下方之下端部介隔記憶膜30而支持於半導體層12的狀態得以保持。 將上述記憶膜30之一部分去除，如圖14所示，半導體主體20之一部分(側壁部20a)於空腔90露出。 如圖15所示，於該空腔90內形成半導體層(第3半導體層)13。半導體層13例如為摻雜有磷之多晶矽層。 將包含矽之氣體通過狹縫ST供給至空腔90，半導體層13自半導體層12之上表面、半導體層14之下表面、及於空腔90露出之半導體主體20之側壁部20a磊晶生長，空腔90內由半導體層13填埋。 於空腔90之上表面亦形成有作為多晶矽層之半導體層14，因此，能夠使半導體層13亦自空腔90之上表面側磊晶生長，謀求縮短半導體層13之形成所需之時間。 半導體主體20之側壁部20a與半導體層13相接。於形成有柱狀部CL之階段，半導體主體20自上端至下端實質上不包含雜質。半導體層13於高溫熱處理下磊晶生長，此時，於半導體主體20之側壁部20a亦摻雜雜質(例如磷)。 進而，藉由半導體層13之磊晶生長時之熱處理，或之後的步驟中之熱處理，雜質(磷)自側壁部20a向半導體主體20之延伸方向熱擴散。雜質擴散至半導體主體20中之至少與絕緣層44對向之部分。即，使雜質擴散至難以利用閘極層80誘發通道之區域。 作為形成記憶孔MH或狹縫ST時之蝕刻速率差之吸收層之作用如上所述係由閘極層80承擔。因此，半導體層14無需變厚。因此，能夠縮短使雜質自半導體主體20之側壁部20a擴散至與絕緣層44對向之部分之距離。例如，該擴散距離為50 nm左右，能夠容易且確實地使雜質擴散至半導體主體20中之與絕緣層44對向之部分。 再者，若使雜質擴散至半導體主體20中之與閘極層80對向之部分20b，則如上所述，於部分20b產生GIDL之電洞，能夠進行利用該電洞之抹除動作。 其次，於去除襯膜161後、或與襯膜161之去除相同之步驟中，藉由通過狹縫ST而供給之蝕刻液或蝕刻氣體將犧牲層71去除。例如，使用包含磷酸之蝕刻液將作為氮化矽層之犧牲層71去除。 將犧牲層71去除，如圖16所示，於上下相鄰之絕緣層72之間形成空隙75。空隙75亦形成於最上層之絕緣層72與絕緣層45之間。 複數個絕緣層72係以包圍複數個柱狀部CL之側面之方式與柱狀部CL之側面相接。複數個絕緣層72係藉由此種與複數個柱狀部CL之物理性結合而被支持，而可保持絕緣層72間之空隙75。 如圖17所示，於空隙75形成電極層70。例如藉由CVD(chemical vapor deposition，化學氣相沈積)法形成電極層70。通過狹縫ST將源氣體供給至空隙75。形成於狹縫ST之側面之電極層70被去除。 其後，如圖2所示，於狹縫ST內嵌埋絕緣膜163。 犧牲層91不限於多晶矽層，例如亦可為氮化矽層。於作為多晶矽層之半導體層12、14與作為氮化矽層之犧牲層91之組合之情形時，亦可不設置保護膜42、43。 圖18係表示實施形態之記憶胞陣列之另一例之模式剖視圖。 半導體層13係沿著半導體層12之上表面、半導體層14之下表面、及半導體主體20之側壁部20a而設置，設置於半導體層12之上表面之半導體層13與設置於半導體層14之下表面之半導體層13之間留有空腔90。 若將半導體層13以不充分之狀態嵌埋於空腔90內，於半導體層13中產生孔隙，則可能會在之後的高溫熱處理步驟中孔隙移動而使半導體主體20之側壁部20a斷路。 若如圖18般，將半導體層13形成為沿著半導體層12之上表面、半導體層14之下表面、及半導體主體20之側壁部20a之薄膜，於該半導體層13之內側留有空腔90，則不存在如移動之孔隙。 於上述實施形態中，作為第1層71例示了氮化矽層，但亦可使用金屬層、或摻雜有雜質之矽層作為第1層71。於該情形時，第1層71直接成為電極層70，因此，無需將第1層71替換為電極層之製程。 又，亦可藉由通過狹縫ST之蝕刻將第2層72去除，使上下相鄰之電極層70之間成為空隙。 雖然對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並未意欲限定發明之範圍，該等新穎之實施形態能夠以其他各種形態實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請] 本申請享有以日本專利申請2017-36973號(申請日：2017年2月28日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧記憶胞陣列
10‧‧‧基板
11‧‧‧包含金屬之層
12‧‧‧矽層
13‧‧‧矽層
14‧‧‧矽層
20‧‧‧半導體主體
20a‧‧‧側壁部
20b‧‧‧部分
30‧‧‧記憶膜
31‧‧‧隧道絕緣膜
32‧‧‧電荷蓄積膜(電荷蓄積部)
33‧‧‧阻擋絕緣膜
41‧‧‧絕緣層
42‧‧‧保護膜
43‧‧‧保護膜
44‧‧‧絕緣層
45‧‧‧絕緣層
50‧‧‧核心膜
70‧‧‧電極層
71‧‧‧犧牲層
72‧‧‧絕緣層
75‧‧‧空隙
80‧‧‧閘極層
90‧‧‧空腔
91‧‧‧犧牲層
100‧‧‧積層體
160‧‧‧分離部
161‧‧‧襯膜
163‧‧‧絕緣膜
BL‧‧‧位元線
Cb‧‧‧接點
CG‧‧‧胞閘極
CL‧‧‧柱狀部
MC‧‧‧記憶胞
MH‧‧‧記憶孔
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SL‧‧‧源極層
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
V1‧‧‧接點
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係實施形態之半導體裝置之模式立體圖。 圖2係實施形態之半導體裝置之模式剖視圖。 圖3係圖2中之A部之放大剖視圖。 圖4～17係表示實施形態之半導體裝置之製造方法之模式剖視圖。 圖18係實施形態之半導體裝置之模式剖視圖。

Claims (20)

  1. 一種半導體裝置，其具備：源極層，其具有包含雜質之半導體層；積層體，其設置於上述源極層上，且介隔絕緣體而以汲極側選擇閘極、構成記憶胞之閘極層、及源極側選擇閘極之順序從上積層；閘極層，其設置於上述源極層與上述源極側選擇閘極之間，且較上述汲極側選擇閘極、上述構成記憶胞之閘極層、及上述源極側選擇閘極之任1個之厚度厚；半導體主體，其於上述積層體內、上述閘極層內、及上述半導體層內沿上述積層體之積層方向延伸，具有與上述半導體層相接之側壁部，且不與上述汲極側選擇閘極、上述構成記憶胞之閘極層、上述源極側選擇閘極、及上述閘極層相接；及電荷蓄積部，其設置於上述半導體主體與上述構成記憶胞之閘極層之間。
  2. 如請求項1之半導體裝置，其中上述半導體主體中之與上述閘極層對向之部分和上述側壁部之間的距離小於上述閘極層之厚度。
  3. 如請求項1之半導體裝置，其中上述半導體主體之上述側壁部之雜質濃度高於上述半導體主體中之與上述積層體對向之部分的雜質濃度。
  4. 如請求項1之半導體裝置，其中上述半導體主體中之與上述閘極層對向之部分的雜質濃度高於上述半導體主體中之與上述積層體對向之部分的雜質濃度。
  5. 如請求項1之半導體裝置，其中複數個上述構成記憶胞之閘極層係各自於上述汲極側選擇閘極與上述源極側選擇閘極之間且與上述電荷蓄積部對向而設置，且較上述閘極層薄。
  6. 如請求項1之半導體裝置，其中上述閘極層係包含磷之多晶矽層。
  7. 如請求項1之半導體裝置，其中上述半導體層係包含磷之多晶矽層。
  8. 如請求項1之半導體裝置，其中上述源極層進而具有包含金屬之層；且上述半導體層設置於上述包含金屬之層與上述閘極層之間。
  9. 如請求項1之半導體裝置，其中上述電荷蓄積部於上述積層體與上述半導體主體之間在上述積層方向上連續。
  10. 如請求項9之半導體裝置，其中於上述閘極層與上述半導體主體之間設置有包含與上述電荷蓄積部相同種類之膜之絕緣膜。
  11. 如請求項9之半導體裝置，其中於上述半導體主體之底面下設置有包含與上述電荷蓄積部相同種類之膜之絕緣膜。
  12. 如請求項1之半導體裝置，其中於抹除動作時，上述半導體主體中之與上述閘極層對向之部分產生GIDL(gate induced drain leakage)之電位施加至上述閘極層。
  13. 如請求項1之半導體裝置，其中上述半導體層具有：第1半導體層；第2半導體層，其設置於上述第1半導體層與上述閘極層之間；及第3半導體層，其係沿著上述第1半導體層之上表面、上述第2半導體層之下表面、及上述半導體主體之上述側壁部而設置；且在設置於上述第1半導體層之上述上表面之上述第3半導體層與設置於上述第2半導體層之上述下表面之上述第3半導體層之間形成有空腔。
  14. 一種半導體裝置之製造方法，其具備以下步驟：於第1半導體層上形成犧牲層；於上述犧牲層上形成第2半導體層；於上述第2半導體層上形成絕緣層；於上述絕緣層上形成較上述第2半導體層厚之閘極層；於上述閘極層上形成具有包含被交替積層之第1層及第2層之複數個第1層及複數個第2層的積層體；於貫通上述積層體、上述閘極層、上述絕緣層、上述第2半導體層、及上述犧牲層之孔內形成半導體主體；於形成上述半導體主體之後，形成貫通上述積層體、上述閘極層、上述絕緣層、及上述第2半導體層並到達上述犧牲層之狹縫；通過上述狹縫將上述犧牲層去除，於上述第1半導體層與上述第2半導體層之間形成空腔；使上述半導體主體之一部分於上述空腔露出；及於上述空腔內形成包含雜質且與上述半導體主體之上述一部分相接之第3半導體層。
  15. 如請求項14之半導體裝置之製造方法，其中上述第1半導體層、上述第2半導體層、上述犧牲層、及上述閘極層為矽層；於上述第1半導體層與上述犧牲層之間、及上述犧牲層與上述第2半導體層之間，形成材料與上述矽層不同之保護膜；於由材料與上述矽層不同之襯膜覆蓋上述狹縫之側面之狀態下去除上述犧牲層。
  16. 如請求項14之半導體裝置之製造方法，其中上述第1半導體層、上述第2半導體層、及上述閘極層為矽層；且上述犧牲層為氮化矽層。
  17. 如請求項14之半導體裝置之製造方法，其中於形成上述半導體主體之前，於上述孔之側面形成絕緣膜；且於去除上述犧牲層之後，將於上述空腔露出之上述絕緣膜之一部分去除，使上述半導體主體之上述一部分於上述空腔露出。
  18. 如請求項14之半導體裝置之製造方法，其中形成上述第3半導體層時，或形成上述第3半導體層之後，使上述雜質向上述半導體主體之上述一部分、及上述半導體主體中之與上述絕緣層對向之部分熱擴散。
  19. 如請求項18之半導體裝置之製造方法，其中上述雜質亦向上述半導體主體中之與上述閘極層對向之部分擴散。
  20. 如請求項14之半導體裝置之製造方法，其進而具備通過上述狹縫將上述第1層替換為構成記憶胞之閘極層之步驟。
TW106124066A 2017-02-28 2017-07-19 半導體裝置及其製造方法 TWI663714B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017036973A JP2018142654A (ja) 2017-02-28 2017-02-28 半導体装置及びその製造方法
JP??2017-036973 2017-02-28

Publications (2)

Publication Number Publication Date
TW201834218A TW201834218A (zh) 2018-09-16
TWI663714B true TWI663714B (zh) 2019-06-21

Family

ID=63373347

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106124066A TWI663714B (zh) 2017-02-28 2017-07-19 半導體裝置及其製造方法

Country Status (3)

Country Link
JP (1) JP2018142654A (zh)
CN (4) CN108511511B (zh)
TW (1) TWI663714B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043189A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 半導体記憶装置
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
JP7234369B2 (ja) * 2019-01-08 2023-03-07 長江存儲科技有限責任公司 三次元メモリ装置およびその製造方法
JP2020141008A (ja) * 2019-02-27 2020-09-03 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2020150199A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US10985252B2 (en) * 2019-08-26 2021-04-20 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
JP2021136346A (ja) * 2020-02-27 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2021136412A (ja) * 2020-02-28 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2021145053A (ja) 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
CN111370413B (zh) * 2020-03-19 2022-11-04 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
WO2022091189A1 (ja) * 2020-10-26 2022-05-05 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150155038A1 (en) * 2010-09-22 2015-06-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
TW201606388A (zh) * 2014-07-11 2016-02-16 英特爾公司 用於三維電路裝置之供導電通道用的氧化鋁著陸層
US20160079267A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9437601B1 (en) * 2015-07-08 2016-09-06 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4325972B2 (ja) * 2001-01-30 2009-09-02 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP2007184466A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 半導体装置およびその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
TWI429028B (zh) * 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
JP5283960B2 (ja) * 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5398378B2 (ja) * 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP5462027B2 (ja) * 2010-02-22 2014-04-02 株式会社東芝 不揮発性半導体記憶装置
US8513722B2 (en) * 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
JP2011198963A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5504053B2 (ja) * 2010-05-27 2014-05-28 株式会社東芝 半導体装置及びその製造方法
KR20120002832A (ko) * 2010-07-01 2012-01-09 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
JP2013187421A (ja) * 2012-03-08 2013-09-19 Toshiba Corp 半導体記憶装置
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
KR20130141876A (ko) * 2012-06-18 2013-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP5752660B2 (ja) * 2012-09-21 2015-07-22 株式会社東芝 半導体装置およびその製造方法
JP2014143410A (ja) * 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN104752433A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 非易失性存储单元及其形成方法
US9559113B2 (en) * 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10199386B2 (en) * 2015-07-23 2019-02-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150155038A1 (en) * 2010-09-22 2015-06-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
TW201606388A (zh) * 2014-07-11 2016-02-16 英特爾公司 用於三維電路裝置之供導電通道用的氧化鋁著陸層
US20160079267A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9437601B1 (en) * 2015-07-08 2016-09-06 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
CN113380815A (zh) 2021-09-10
CN113394225B (zh) 2023-11-21
CN113380814A (zh) 2021-09-10
CN108511511B (zh) 2021-06-29
CN113394225A (zh) 2021-09-14
CN113380815B (zh) 2024-04-16
JP2018142654A (ja) 2018-09-13
CN113380814B (zh) 2024-04-12
TW201834218A (zh) 2018-09-16
CN108511511A (zh) 2018-09-07

Similar Documents

Publication Publication Date Title
TWI663714B (zh) 半導體裝置及其製造方法
US11910608B2 (en) Semiconductor device and method for manufacturing same
CN109449160B (zh) 半导体装置
JP6842386B2 (ja) 半導体装置
US8923072B2 (en) Non-volatile memory device and method of fabricating the same
KR100876957B1 (ko) 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법
TWI613796B (zh) 形成記憶體陣列及邏輯裝置的方法
KR20120131688A (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP2014011389A (ja) 半導体装置の製造方法及び半導体装置
JP5559120B2 (ja) 不揮発性半導体記憶装置
TWI779322B (zh) 半導體記憶裝置
JP2010135561A (ja) 不揮発性半導体記憶装置
US9006812B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
JP2011151072A (ja) 不揮発性半導体記憶装置
US11903197B2 (en) Semiconductor device
US20130248978A1 (en) Semiconductor device and method of manufacturing the same
US20090218615A1 (en) Semiconductor device and method of manufacturing the same
JP2012119598A (ja) 半導体記憶装置
JP2014236015A (ja) 半導体装置および半導体装置の製造方法