JP5559120B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
(第1実施形態)
まず、実施形態の不揮発性半導体記憶装置の製造方法を説明する前に、この製造方法で形成される不揮発性半導体記憶装置について斜視模式図を用いて説明する。
図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面模式図である図6(b)を用いて説明する。
図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。
図3〜図6は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下に示す断面模式図は、図1のY方向に対して平行に、メモリホールMHの中心を切断したときの断面図である。
図4(a)に示すように、フィトリソグラフィプロセスによって、積層体53Bの表面から絶縁層50にまで達するスリット60を形成する。スリット60は、X方向に延在する。この段階で、積層体53Bがスリット60によってY方向に分断される。この際、絶縁層50は、エッチングストップ層として機能する。すなわち、絶縁層50の存在によって、オーバーエッチングが抑制されて、スリット60の下端が無添加シリコン犠牲膜15にまで達することはない。
図7は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
参考例では、電極層WLが直接的に絶縁膜30Bに接している。
図11は、第2実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
10 基板
11 半導体層
12 下地層
13 溝
15 無添加シリコン犠牲膜
20 チャネルボディ層
30A メモリ膜
30B、31、33、37 絶縁膜
30C、50、62 絶縁層
32 電荷蓄積膜
40 拡散抑制層
52 被エッチング層
53A、53B、54 積層体
60 スリット
65 層間絶縁膜
70 ホール
71 空間部
BG バックゲート
BGT バックゲートトランジスタ
BL ビット線
BL 各ビット線
CL 柱状部
E1、E11、E12、E3 電界
E2 フリンジ電界
JP 連結部
GD ゲート絶縁膜
MC メモリセル
MH メモリホール
MS メモリストリング
SG 選択ゲート
SGD ドレイン側選択ゲート
SGS ソース側選択ゲート
SL ソース線
STD ドレイン側選択トランジスタ
STS ソース側選択トランジスタ
WL 電極層
WL1D〜WL4D 電極層
WL1S〜WL4S 電極層
Claims (6)
- 下地層と、
前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層のそれぞれの上下に設けられ前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、
前記積層体を積層方向に貫通するホールの側壁に設けられ、前記複数の電極層のそれぞれと、前記複数の電極層のそれぞれの上下に設けられた前記拡散抑制層と、に接するメモリ膜と、
前記メモリ膜の内側に設けられたチャネルボディ層と、
を備え、
前記複数の電極層のそれぞれは、第1の不純物元素を含む第1の半導体層であり、
前記拡散抑制層は、前記第1の不純物元素とは異なる第2の不純物元素を含む第2の半導体層であり、
前記拡散抑制層は、前記第1の不純物元素の拡散を抑制する効果を有する膜である不揮発性半導体記憶装置。 - 前記第1の半導体層の深さ方向の前記第1の不純物元素の濃度は、前記第1の半導体層の上面の側および下面の側よりも、前記上面と前記下面との間の前記第1の半導体層の中央部のほうが相対的に高い請求項1記載の不揮発性半導体記憶装置。
- 前記複数の電極層のそれぞれは、前記チャネルボディ層に前記メモリ膜を介して対向するゲート電極である請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第1の不純物元素は、第13族元素もしくは第15族元素である請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第2の不純物元素は、炭素である請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記第1の半導体層の主成分および前記第2の半導体層の主成分は、シリコンである請求項1〜5のいずれか1つに記載の不揮発性半導体記憶装置。
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