JP2013055204A - 半導体記憶装置 - Google Patents
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Abstract
【課題】十分な消去速度が得られる半導体記憶装置を提供することである。
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体と、前記第１の積層体上に設けられ、選択ゲートとその上に設けられた第２の絶縁層とを有する第２の積層体と、前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられたメモリ膜と、前記第１のホールと連通し、前記第２の積層体を積層方向に貫通して形成された第２のホールの側壁に設けられたゲート絶縁膜と、前記メモリ膜の内側および前記ゲート絶縁膜の内側に設けられたチャネルボディと、を備えている。そして、前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成され、前記チャネルボディの前記選択ゲートの上端近傍に位置する領域は、シリサイド化されている。
【選択図】図４
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体と、前記第１の積層体上に設けられ、選択ゲートとその上に設けられた第２の絶縁層とを有する第２の積層体と、前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられたメモリ膜と、前記第１のホールと連通し、前記第２の積層体を積層方向に貫通して形成された第２のホールの側壁に設けられたゲート絶縁膜と、前記メモリ膜の内側および前記ゲート絶縁膜の内側に設けられたチャネルボディと、を備えている。そして、前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成され、前記チャネルボディの前記選択ゲートの上端近傍に位置する領域は、シリサイド化されている。
【選択図】図４
Description
後述する実施形態は、概ね、半導体記憶装置に関する。
半導体記憶装置の分野においては、リソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。この様な３次元積層メモリとしては、例えば、柱状のチャネルボディと、チャネルボディの側面を覆うように積層されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層と、チャネルボディと交差し積層方向に所定の間隔をおいて設けられた複数の平板形状の電極と、を有するメモリストリングスが２次元的にマトリックス状に配置されたものがある。
このような３次元積層メモリにおいては、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してデータの消去を行うようにしている。そして、この消去方法を用いるために、チャネルボディの上端部分に高濃度の不純物を含む拡散領域を設けた半導体記憶装置がある。しかしながら、微細化が進むにつれ拡散領域における不純物濃度を高くすることが困難となるため、十分な消去速度が得られなくなるおそれがある。
本発明が解決しようとする課題は、十分な消去速度が得られる半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体と、前記第１の積層体上に設けられ、選択ゲートとその上に設けられた第２の絶縁層とを有する第２の積層体と、前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられたメモリ膜と、前記第１のホールと連通し、前記第２の積層体を積層方向に貫通して形成された第２のホールの側壁に設けられたゲート絶縁膜と、前記メモリ膜の内側および前記ゲート絶縁膜の内側に設けられたチャネルボディと、を備えている。そして、前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成され、前記チャネルボディの前記選択ゲートの上端近傍に位置する領域は、シリサイド化されている。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
半導体記憶装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
[第１の実施形態]
半導体記憶装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
図１は、第１の実施形態に係る半導体記憶装置の模式斜視図である。なお、図１においては、煩雑となるのを避けるために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図２は、図１におけるメモリセルが設けられた部分の模式拡大断面図である。
また、図１においては、ＸＹＺ直交座標系を導入している。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向としている。
図２は、図１におけるメモリセルが設けられた部分の模式拡大断面図である。
また、図１においては、ＸＹＺ直交座標系を導入している。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向としている。
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。バックゲートＢＧ上には、図２に示す複数の絶縁層４２（第１の絶縁層の一例に相当する）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。すなわち、基板１０上にそれぞれ交互に積層された複数の電極層と複数の絶縁層４２とを有する第１の積層体ＭＬ１が形成されている。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。 電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、絶縁物が埋め込まれた分離溝Ｔが設けられている。
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
電極層の層数は任意であり、図１に例示する４層に限られない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
電極層の層数は任意であり、図１に例示する４層に限られない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
電極層ＷＬは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。絶縁層４２は、例えば、シリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層とすることができる。
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。
すなわち、第１の積層体ＭＬ１上に設けられ、選択ゲート（ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ）とその上に設けられた絶縁層４７（第２の絶縁層の一例に相当する）とを有する第２の積層体ＭＬ２が形成されている。なお、絶縁層４７については図３、図４などにおいて例示する。
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物がドープされ導電性を有するシリコン層とすることができる。
すなわち、第１の積層体ＭＬ１上に設けられ、選択ゲート（ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ）とその上に設けられた絶縁層４７（第２の絶縁層の一例に相当する）とを有する第２の積層体ＭＬ２が形成されている。なお、絶縁層４７については図３、図４などにおいて例示する。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば、金属層とすることができる。
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば、金属層とすることができる。
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部８１を介してつなげられ、Ｕ字状のメモリホールＭＨが形成されている。
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０、５１が設けられている。チャネルボディ２０、５１は、例えば、シリコン膜とすることができる。チャネルボディ２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
ドレイン側選択ゲートＳＧＤとチャネルボディ５１との間、およびソース側選択ゲートＳＧＳとチャネルボディ５１との間には、ゲート絶縁膜ＧＤが設けられている。
すなわち、第１の積層体ＭＬ１を積層方向（Ｚ方向）に貫通して形成された第１のホールの側壁にはメモリ膜３０が設けられている。また、第１のホールと連通し、第２の積層体ＭＬ２を積層方向に貫通して形成された第２のホールの側壁にはゲート絶縁膜ＧＤが設けられている。そして、メモリ膜３０の内側およびゲート絶縁膜ＧＤの内側にはチャネルボディ２０、５１が設けられている。
この場合、ゲート絶縁膜ＧＤは、メモリ膜３０と同じ構成をした積層膜とすることができる。
ドレイン側選択ゲートＳＧＤとチャネルボディ５１との間、およびソース側選択ゲートＳＧＳとチャネルボディ５１との間には、ゲート絶縁膜ＧＤが設けられている。
すなわち、第１の積層体ＭＬ１を積層方向（Ｚ方向）に貫通して形成された第１のホールの側壁にはメモリ膜３０が設けられている。また、第１のホールと連通し、第２の積層体ＭＬ２を積層方向に貫通して形成された第２のホールの側壁にはゲート絶縁膜ＧＤが設けられている。そして、メモリ膜３０の内側およびゲート絶縁膜ＧＤの内側にはチャネルボディ２０、５１が設けられている。
この場合、ゲート絶縁膜ＧＤは、メモリ膜３０と同じ構成をした積層膜とすることができる。
なお、図１に例示をしたようなメモリホールＭＨ内のすべてをチャネルボディで埋める構造に限られず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディを形成してもよい。あるいは、そのチャネルボディ内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ２０との間には、図２に示すように、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間には電荷蓄積膜３２が設けられている。
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ２０との間には、図２に示すように、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間には電荷蓄積膜３２が設けられている。
チャネルボディ２０は、メモリセルトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜とすることができる。 トンネル膜３３は、例えば、シリコン酸化膜とすることができ、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えば、シリコン酸化膜とすることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
メモリセルは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜とすることができる。 トンネル膜３３は、例えば、シリコン酸化膜とすることができ、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えば、シリコン酸化膜とすることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
ドレイン側選択ゲートＳＧＤ、チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤにおけるチャネルボディ５１は、ビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳ、チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおけるチャネルボディ５１は、ソース線ＳＬと接続されている。
ソース側選択ゲートＳＧＳ、チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおけるチャネルボディ５１は、ソース線ＳＬと接続されている。
なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別することなく単に選択トランジスタＳＴと表すこともある。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０、５１を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
複数のメモリストリングＭＳは、基板１０におけるメモリ領域に設けられている。
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
複数のメモリストリングＭＳは、基板１０におけるメモリ領域に設けられている。
半導体記憶装置１において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔の注入を行う動作である。電極層ＷＬをコントロールゲートとしてメモリセルＭＣを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。この場合、消去動作は、メモリセルＭＣのしきい値電圧を低い側の状態に設定する動作である。
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、本実施形態のような３次元構造の半導体記憶装置１では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が用いられている。
例えば、チャネルボディ５１の上端部分に高濃度の不純物がドープされた拡散領域を設け、この拡散領域に高電圧を印加することで、選択ゲートＳＧと拡散領域との間に形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ５１、２０に供給することでチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
このような消去動作の高速化には、選択ゲートＳＧ上端近傍のチャネルボディ５１に高濃度の不純物を含む拡散領域を形成する必要がある。
ところが、本発明者の得た知見によれば、半導体記憶装置１における微細化が進むにつれ、この拡散領域における不純物濃度を高くすることが困難となることが判明した。そのため、半導体記憶装置における微細化が進むにつれ、十分な消去速度が得られなくなるおそれがある。
そこで、半導体記憶装置１においては、チャネルボディ５１の選択ゲートＧＤの上端近傍に位置する領域をシリサイド化することで、半導体記憶装置における微細化が進んだとしても十分な消去速度が得られるようにしている。
ところが、本発明者の得た知見によれば、半導体記憶装置１における微細化が進むにつれ、この拡散領域における不純物濃度を高くすることが困難となることが判明した。そのため、半導体記憶装置における微細化が進むにつれ、十分な消去速度が得られなくなるおそれがある。
そこで、半導体記憶装置１においては、チャネルボディ５１の選択ゲートＧＤの上端近傍に位置する領域をシリサイド化することで、半導体記憶装置における微細化が進んだとしても十分な消去速度が得られるようにしている。
図３は、選択ゲート上端近傍の模式拡大断面図である。
図３（ａ）に示すように、選択ゲートＳＧ上には絶縁層４７が形成されている。また、選択ゲートＳＧを貫通するホールｈ２（第２のホールの一例に相当する）の内部には中空状のチャネルボディ５１が形成されている。チャネルボディ５１とホールｈ２の内壁との間にはゲート絶縁膜ＧＤが形成されている。中空状のチャネルボディ５１の内部には絶縁部６０が形成されている。絶縁部６０の上端は、選択ゲートＳＧの上端近傍に設けられている。絶縁部６０は、例えば、シリコン酸化物やシリコン窒化物などを用いて形成されたものとすることができる。中空状のチャネルボディ５１の内側であって、選択ゲートＧＤの上方には配線電極部５３が形成されている。配線電極部５３は、例えば、不純物がドープされた半導体やタングステンなどの金属などを用いて形成されたものとすることができる。
図３（ａ）に示すように、選択ゲートＳＧ上には絶縁層４７が形成されている。また、選択ゲートＳＧを貫通するホールｈ２（第２のホールの一例に相当する）の内部には中空状のチャネルボディ５１が形成されている。チャネルボディ５１とホールｈ２の内壁との間にはゲート絶縁膜ＧＤが形成されている。中空状のチャネルボディ５１の内部には絶縁部６０が形成されている。絶縁部６０の上端は、選択ゲートＳＧの上端近傍に設けられている。絶縁部６０は、例えば、シリコン酸化物やシリコン窒化物などを用いて形成されたものとすることができる。中空状のチャネルボディ５１の内側であって、選択ゲートＧＤの上方には配線電極部５３が形成されている。配線電極部５３は、例えば、不純物がドープされた半導体やタングステンなどの金属などを用いて形成されたものとすることができる。
チャネルボディ５１の選択ゲートＧＤの上端近傍に位置する領域１５１は、シリサイド化されている。
この場合、シリサイド化されている領域１５１の下端は、選択ゲートＧＤの上端より下方に設けられている。すなわち、シリサイド化されている領域１５１の下端が選択ゲートＳＧの上端と同じ位置、または、シリサイド化されている領域１５１の下端が選択ゲートＳＧの上端を超えて下方の位置となっている。
シリサイド化されている領域１５１は、例えば、シリコンと金属とを主成分としたものとすることができる。また、ゲルマニウムなどの異種元素を含む半導体と金属とを主成分としたものとすることもできる。この場合、金属は、例えば、タングステン、ニッケル、コバルト、白金、ジルコニウム、ハフニウム、ホルミウム、イットリウムなどとすることができる。シリサイド化されている領域１５１のＺ方向における寸法（厚み寸法）は、１ｎｍ〜２０ｎｍ程度である。
この場合、シリサイド化されている領域１５１の下端は、選択ゲートＧＤの上端より下方に設けられている。すなわち、シリサイド化されている領域１５１の下端が選択ゲートＳＧの上端と同じ位置、または、シリサイド化されている領域１５１の下端が選択ゲートＳＧの上端を超えて下方の位置となっている。
シリサイド化されている領域１５１は、例えば、シリコンと金属とを主成分としたものとすることができる。また、ゲルマニウムなどの異種元素を含む半導体と金属とを主成分としたものとすることもできる。この場合、金属は、例えば、タングステン、ニッケル、コバルト、白金、ジルコニウム、ハフニウム、ホルミウム、イットリウムなどとすることができる。シリサイド化されている領域１５１のＺ方向における寸法（厚み寸法）は、１ｎｍ〜２０ｎｍ程度である。
本実施の形態によれば、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１が形成されているので、この部分におけるキャリヤ濃度を高くすることができる。そのため、消去時においてPass電圧印加時の逆バイアスが印加されたｐｎ接合が高電界となる。その結果、低電圧でＢＴＢＴ電流（Band-to-Band-Tunnel電流）を発生させることができるので消去速度を速くすることができ、十分な消去速度を得ることが可能となる。
また、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１を形成することで、コンタクト抵抗を減少させることができる。そのため、読み出し電圧、書込み電圧、消去電圧を低減させることができるので、読み出し時間を短縮することもできる。
また、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１を形成することで、コンタクト抵抗を減少させることができる。そのため、読み出し電圧、書込み電圧、消去電圧を低減させることができるので、読み出し時間を短縮することもできる。
図３（ｂ）は、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。
図３（ｂ）は、図３（ａ）に例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。
図３（ｂ）に示すように、シリサイド化されている領域１５１とチャネルボディ５１のシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部１５２ａが形成されている。また、シリサイド化されている領域１５１とゲート絶縁膜ＧＤとの境界近傍には不純物が偏析した偏析部１５２ｂが形成されている。なお、少なくとも偏析部１５２ａが形成されているようにすることができる。
図３（ｂ）は、図３（ａ）に例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。
図３（ｂ）に示すように、シリサイド化されている領域１５１とチャネルボディ５１のシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部１５２ａが形成されている。また、シリサイド化されている領域１５１とゲート絶縁膜ＧＤとの境界近傍には不純物が偏析した偏析部１５２ｂが形成されている。なお、少なくとも偏析部１５２ａが形成されているようにすることができる。
また、偏析部１５２ａの下端は、選択ゲートＧＤの上端より下方に設けられている。すなわち、偏析部１５２ａの下端が選択ゲートＳＧの上端と同じ位置、または、偏析部１５２ａの下端が選択ゲートＳＧの上端を超えて下方の位置となっている。この場合、シリサイド化されている領域１５１の下端は、偏析部１５２ａの下端よりも上方であってもよい。
偏析部１５２ａ、１５２ｂは、例えば、ヒ素などの不純物が偏析することで形成されたものとすることができる。
偏析部１５２ａ、１５２ｂは、例えば、ヒ素などの不純物が偏析することで形成されたものとすることができる。
本実施の形態によれば、ヒ素などの不純物が偏析した偏析部１５２ａが形成されることで、領域１５１とチャネルボディ５１との境界近傍に高濃度なｎ+層が形成されることになる。そのため、急峻な階段ｐｎ接合が形成され、消去時においてPass電圧印加時の逆バイアスが印加されたｐｎ接合がさらに高電界となる。その結果、さらに低電圧でＢＴＢＴ電流（Band-to-Band-Tunnel電流）を発生させることができるので消去速度を速くすることができ、さらに十分な消去速度を得ることが可能となる。
また、ヒ素などの不純物が偏析した偏析部１５２ｂが形成されることで、ゲート絶縁膜ＧＤの固定電荷による電界の影響を抑制することができる。また、空乏化の抑制や、ＯＮ抵抗、読み出し電圧、書込み電圧、消去電圧などの低減を図ることができるので、読み出し時間をさらに短縮することができる。
なお、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１を形成することの効果は図３（ａ）において例示をした場合と同様である。
また、ヒ素などの不純物が偏析した偏析部１５２ｂが形成されることで、ゲート絶縁膜ＧＤの固定電荷による電界の影響を抑制することができる。また、空乏化の抑制や、ＯＮ抵抗、読み出し電圧、書込み電圧、消去電圧などの低減を図ることができるので、読み出し時間をさらに短縮することができる。
なお、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１を形成することの効果は図３（ａ）において例示をした場合と同様である。
図３（ｃ）も、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。
図３（ｃ）は、図３（ａ）に例示をした構成に加えて、シリサイド化されている領域１５１ａの配線電極部５３側の表面に凹凸部１５１ａ１が形成されている場合である。
シリサイド化されている領域１５１ａに凹凸部１５１ａ１が形成されていること以外は前述したシリサイド化されている領域１５１の場合と同様とすることができる。例えば、シリサイド化されている領域１５１ａの主成分、シリサイド化されている領域１５１ａの下端と選択ゲートＳＧの上端との位置関係などは、前述したシリサイド化されている領域１５１の場合と同様とすることができる。
図３（ｃ）は、図３（ａ）に例示をした構成に加えて、シリサイド化されている領域１５１ａの配線電極部５３側の表面に凹凸部１５１ａ１が形成されている場合である。
シリサイド化されている領域１５１ａに凹凸部１５１ａ１が形成されていること以外は前述したシリサイド化されている領域１５１の場合と同様とすることができる。例えば、シリサイド化されている領域１５１ａの主成分、シリサイド化されている領域１５１ａの下端と選択ゲートＳＧの上端との位置関係などは、前述したシリサイド化されている領域１５１の場合と同様とすることができる。
本実施の形態によれば、シリサイド化されている領域１５１ａの配線電極部５３側の表面に凹凸部１５１ａ１が形成されているので、配線電極部５３との接触表面積を大きくすることができる。そのため、コンタクト抵抗を低減することができるので、読み出し電圧、書込み電圧、消去電圧を低減させることができ、読み出し時間を短縮することができる。
なお、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１ａを形成することの効果は図３（ａ）において例示をした場合と同様である。
なお、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１ａを形成することの効果は図３（ａ）において例示をした場合と同様である。
図３（ｄ）も、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。
図３（ｄ）は、図３（ｃ）に例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。
すなわち、シリサイド化されている領域１５１ａとチャネルボディ５１のシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部１５２ａが形成されている。また、シリサイド化されている領域１５１ａとゲート絶縁膜ＧＤとの境界近傍には不純物が偏析した偏析部１５２ｂが形成されている。なお、少なくとも偏析部１５２ａが形成されているようにすることができる。
この場合、偏析部１５２ａ、１５２ｂの主成分や位置関係などは図３（ｂ）において例示をしたものと同様とすることができる。
図３（ｄ）は、図３（ｃ）に例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。
すなわち、シリサイド化されている領域１５１ａとチャネルボディ５１のシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部１５２ａが形成されている。また、シリサイド化されている領域１５１ａとゲート絶縁膜ＧＤとの境界近傍には不純物が偏析した偏析部１５２ｂが形成されている。なお、少なくとも偏析部１５２ａが形成されているようにすることができる。
この場合、偏析部１５２ａ、１５２ｂの主成分や位置関係などは図３（ｂ）において例示をしたものと同様とすることができる。
本実施の形態によれば、図３（ｃ）において例示をした凹凸部１５１ａ１が形成されていることの効果と、図３（ｂ）において例示をした偏析部１５２ａ、１５２ｂが形成されていることの効果と、図３（ａ）において例示をしたシリサイド化されている領域が形成されていることの効果と、を併せて享受することができる。
図３（ｅ）も、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。
図３（ｅ）は、図３（ｃ）に例示をした構成においてシリサイド化されている領域１５１ｂを拡張して、領域１５１ｂと配線電極部とを一体化した場合である。すなわち、本実施の形態においては、選択ゲートＳＧの上端近傍であって、ゲート絶縁膜ＧＤの内側に配線電極部の機能をも有するシリサイド化されている領域１５１ｂが形成されている。また、シリサイド化されている領域１５１ｂの内部には、空隙１５３が形成されている。なお、シリサイド化されている領域１５１ｂの主成分、シリサイド化されている領域１５１ｂの下端と選択ゲートＳＧの上端との位置関係などは、前述したシリサイド化されている領域１５１の場合と同様とすることができる。
なお、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１ｂを形成することの効果は図３（ａ）において例示をした場合と同様である。
図３（ｅ）は、図３（ｃ）に例示をした構成においてシリサイド化されている領域１５１ｂを拡張して、領域１５１ｂと配線電極部とを一体化した場合である。すなわち、本実施の形態においては、選択ゲートＳＧの上端近傍であって、ゲート絶縁膜ＧＤの内側に配線電極部の機能をも有するシリサイド化されている領域１５１ｂが形成されている。また、シリサイド化されている領域１５１ｂの内部には、空隙１５３が形成されている。なお、シリサイド化されている領域１５１ｂの主成分、シリサイド化されている領域１５１ｂの下端と選択ゲートＳＧの上端との位置関係などは、前述したシリサイド化されている領域１５１の場合と同様とすることができる。
なお、選択ゲートＳＧの上端近傍にシリサイド化されている領域１５１ｂを形成することの効果は図３（ａ）において例示をした場合と同様である。
図３（ｆ）も、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。
図３（ｆ）は、図３（ｅ）に例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。
すなわち、シリサイド化されている領域１５１ｂにおいて、チャネルボディ５１のシリサイド化されていない領域との境界側には不純物が偏析した偏析部１５２ｃが形成されている。また、シリサイド化されている領域１５１ｂにおいて、領域１５１ｂとゲート絶縁膜ＧＤとの境界近傍には不純物が偏析した偏析部１５２ｂが形成されている。なお、少なくとも偏析部１５２ｃが形成されているようにすることができる。
この場合、偏析部１５２ｃ、１５２ｂの主成分や位置関係などは図３（ｂ）において例示をしたものと同様とすることができる。
図３（ｆ）は、図３（ｅ）に例示をした構成に加えて偏析部がさらに形成された場合を例示するものである。
すなわち、シリサイド化されている領域１５１ｂにおいて、チャネルボディ５１のシリサイド化されていない領域との境界側には不純物が偏析した偏析部１５２ｃが形成されている。また、シリサイド化されている領域１５１ｂにおいて、領域１５１ｂとゲート絶縁膜ＧＤとの境界近傍には不純物が偏析した偏析部１５２ｂが形成されている。なお、少なくとも偏析部１５２ｃが形成されているようにすることができる。
この場合、偏析部１５２ｃ、１５２ｂの主成分や位置関係などは図３（ｂ）において例示をしたものと同様とすることができる。
本実施の形態によれば、図３（ｅ）において例示をしたシリサイド化されている領域１５１ｂを拡張した効果や空隙１５３が形成されていることの効果と、図３（ｂ）において例示をした偏析部１５２ａ、１５２ｂが形成されていることの効果と、図３（ａ）において例示をしたシリサイド化されている領域が形成されていることの効果と、を併せて享受することができる。
図４も、他の実施形態に係る選択ゲート上端近傍の模式拡大断面図である。
図３に例示をしたものの場合は段差のないメモリホールが形成された場合であるが、図４に例示をするものの場合は選択ゲートＳＧの側面と絶縁層４７との間に段差部５０が形成された場合である。
図３に例示をしたものの場合は段差のないメモリホールが形成された場合であるが、図４に例示をするものの場合は選択ゲートＳＧの側面と絶縁層４７との間に段差部５０が形成された場合である。
図４（ａ）は、図３（ａ）に例示をしたものに段差部５０を設けることでホールｈ２の中心軸側に出っ張る体積膨張部５１ａ１を形成した場合である。
図４（ａ）に示すように、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層４２とを有する積層体ＭＬ１が形成されている。積層体ＭＬ１を積層方向に貫通して形成されたホールｈ（第１のホールの一例に相当する）側壁にメモリ膜３０が設けられている。ホールｈ内におけるメモリ膜３０の内側にはチャネルボディ２０が設けられている。チャネルボディ２０の内側は空隙６０ａとなっている。また、積層体ＭＬ１上に設けられ、選択ゲートＳＧとその上に設けられた絶縁層４７とを有する積層体ＭＬ２が設けられている。ホールｈと連通し、積層体ＭＬ２を積層方向に貫通して形成されたホールｈ２の側壁にはゲート絶縁膜ＧＤ１が設けられている。ホールｈ２内におけるゲート絶縁膜ＧＤ１の内側に設けられ、チャネルボディ２０とつながったチャネルボディ５１ａが設けられている。すなわち、メモリ膜３０の内側およびゲート絶縁膜ＧＤ１の内側にはチャネルボディ２０、５１ａが設けられている。そして、選択ゲートＳＧの側面と絶縁層４７との間に段差部５０が形成されている。
図４（ａ）に示すように、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層４２とを有する積層体ＭＬ１が形成されている。積層体ＭＬ１を積層方向に貫通して形成されたホールｈ（第１のホールの一例に相当する）側壁にメモリ膜３０が設けられている。ホールｈ内におけるメモリ膜３０の内側にはチャネルボディ２０が設けられている。チャネルボディ２０の内側は空隙６０ａとなっている。また、積層体ＭＬ１上に設けられ、選択ゲートＳＧとその上に設けられた絶縁層４７とを有する積層体ＭＬ２が設けられている。ホールｈと連通し、積層体ＭＬ２を積層方向に貫通して形成されたホールｈ２の側壁にはゲート絶縁膜ＧＤ１が設けられている。ホールｈ２内におけるゲート絶縁膜ＧＤ１の内側に設けられ、チャネルボディ２０とつながったチャネルボディ５１ａが設けられている。すなわち、メモリ膜３０の内側およびゲート絶縁膜ＧＤ１の内側にはチャネルボディ２０、５１ａが設けられている。そして、選択ゲートＳＧの側面と絶縁層４７との間に段差部５０が形成されている。
また、チャネルボディ５１ａにおいて、段差部５０を被覆する部分（体積膨張部）５１ａ１の膜厚は、絶縁層４７間に設けられた部分の膜厚よりも厚くなる。チャネルボディ５１ａの体積膨張部５１ａ１は、段差部５０近傍で空隙６０ａの開口部を狭くする。なお、体積膨張部５１ａ１により空隙６０ａの開口部が塞がれるようにすることもできる。
また、チャネルボディ５１ａの選択ゲートＧＤの上端近傍に位置する領域１５１は、シリサイド化されている。この場合、シリサイド化されている領域１５１の下端は、選択ゲートＧＤの上端より下方に設けられている。すなわち、シリサイド化されている領域１５１の下端が選択ゲートＳＧの上端と同じ位置、または、シリサイド化されている領域１５１の下端が選択ゲートＳＧの上端を超えて下方の位置となっている。なお、シリサイド化されている領域１５１の主成分などは図３（ａ）に例示をしたものと同様である。
この場合、シリサイド化されている領域１５１が形成されていることの効果は、図３（ａ）に例示をしたものと同様である。
またさらに、本実施の形態においては以下の効果をも奏する。
本実施の形態においては、段差部５０を設けることでホールｈ２の中心軸側に出っ張る体積膨張部５１ａ１が形成されている。そのため、絶縁層４７間のホールｈ２の側壁に形成されたチャネルボディ５１ａの側面よりも、段差部５０を被覆する部分に対するスパッタされた金属の付着効率が高くなる。したがって、チャネルボディ５１ａにおける段差部５０を被覆する部分の近傍に他の部分よりも高濃度の金属を含ませることができる。
またさらに、本実施の形態においては以下の効果をも奏する。
本実施の形態においては、段差部５０を設けることでホールｈ２の中心軸側に出っ張る体積膨張部５１ａ１が形成されている。そのため、絶縁層４７間のホールｈ２の側壁に形成されたチャネルボディ５１ａの側面よりも、段差部５０を被覆する部分に対するスパッタされた金属の付着効率が高くなる。したがって、チャネルボディ５１ａにおける段差部５０を被覆する部分の近傍に他の部分よりも高濃度の金属を含ませることができる。
また、体積膨張部５１ａ１が形成されるので、領域１５１をシリサイド化するためにスパッタされた金属が選択ゲートＳＧ間のチャネルボディ５１ａ側に侵入することを抑制できる。これにより、選択トランジスタのカットオフ特性を高めてオフリーク電流Ｉoffを抑えることができる。
図４（ｂ）〜図４（ｆ）は、図３（ｂ）〜図３（ｆ）に例示をしたものに段差部５０を設けることでホールｈ２の中心軸側に出っ張る体積膨張部５１ａ１を形成した場合である。 この場合、それぞれの場合におけるシリサイド化されている領域、偏析部、凹凸部、空隙などに関する説明は図３（ｂ）〜図３（ｆ）において例示をしたものと同様のため詳細な説明は省略する。また、段差部５０、体積膨張部５１ａ１に関する説明は、図４（ａ）において例示をしたものと同様のため詳細な説明は省略する。
[第２の実施形態]
次に、第２の実施形態に係る半導体記憶装置の製造方法について例示する。
なお、以下の説明では、主にメモリセルアレイの形成方法について説明することにする。 図５〜図９は、第２の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。
次に、第２の実施形態に係る半導体記憶装置の製造方法について例示する。
なお、以下の説明では、主にメモリセルアレイの形成方法について説明することにする。 図５〜図９は、第２の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられる。バックゲートＢＧは、例えば、ホウ素等の不純物がドープされたシリコン層である。
そして、図５（ａ）に示すように、バックゲートＢＧ上に、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
次に、図５（ｂ）に示すように、レジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、バックゲートＢＧに凹部８１が形成される。 次に、図５（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。
その後、図５（ｄ）に示すように、犠牲膜８２を全面エッチングして、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
そして、図５（ａ）に示すように、バックゲートＢＧ上に、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
次に、図５（ｂ）に示すように、レジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、バックゲートＢＧに凹部８１が形成される。 次に、図５（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。
その後、図５（ｄ）に示すように、犠牲膜８２を全面エッチングして、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
次に、図６（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を形成した後、その上に、複数の電極層ＷＬ及び複数の絶縁層４２を含む積層体ＭＬ１を形成する。すなわち、基板１０上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層４２とを有する積層体ＭＬ１を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在される。最上層の電極層ＷＬ上には、絶縁膜４３が形成される。
次に、図６（ｂ）に示すように、フォトリソグラフィ法とエッチング法とにより、積層体ＭＬ１を分断し、絶縁膜４１に達する溝を形成した後、その溝を、絶縁膜４５で埋め込む。溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。
次に、図６（ｃ）に示すように、絶縁膜４３上に絶縁膜４６が形成される。さらに、絶縁膜４６上には、選択ゲートＳＧ及び絶縁層４７を含む積層体ＭＬ２が形成される。すなわち、積層体ＭＬ１上に、選択ゲートＳＧ、絶縁層４７の順に形成し積層体ＭＬ２を形成する。この場合、絶縁膜４６上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層４７が形成される。
次に、図６（ｂ）に示すように、フォトリソグラフィ法とエッチング法とにより、積層体ＭＬ１を分断し、絶縁膜４１に達する溝を形成した後、その溝を、絶縁膜４５で埋め込む。溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。
次に、図６（ｃ）に示すように、絶縁膜４３上に絶縁膜４６が形成される。さらに、絶縁膜４６上には、選択ゲートＳＧ及び絶縁層４７を含む積層体ＭＬ２が形成される。すなわち、積層体ＭＬ１上に、選択ゲートＳＧ、絶縁層４７の順に形成し積層体ＭＬ２を形成する。この場合、絶縁膜４６上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層４７が形成される。
次に、図７（ａ）に示すように、バックゲートＢＧ上の積層体ＭＬ１及び積層体ＭＬ２に、ホールｈを形成する。ホールｈは、図示しないマスクを用いて、例えば、ＲＩＥ（Reactive Ion Etching）法により形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
次に、犠牲膜８２を例えばウェットエッチング法によりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いることができる。
次に、犠牲膜８２を例えばウェットエッチング法によりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いることができる。
これにより、図７（ｂ）に示すように、犠牲膜８２が除去される。犠牲膜８２の除去により、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
この後、複数の電極層ＷＬを含む積層体ＭＬ１におけるメモリホールＭＨの内壁に、図２に示すメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０としてシリコン膜を形成する。
この後、複数の電極層ＷＬを含む積層体ＭＬ１におけるメモリホールＭＨの内壁に、図２に示すメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０としてシリコン膜を形成する。
一方、選択ゲートＳＧを含む積層体ＭＬ２に対しては、以下の工程が実施される。
以下に例示する工程は、図７（ｂ）に示すメモリホールＭＨを形成した後に行われる。なお、メモリホールＭＨにおいて、特に、選択ゲートＳＧ及び絶縁層４７を含む積層体ＭＬ２を貫通する部分をホールｈ２とする。
以下に例示する工程は、図７（ｂ）に示すメモリホールＭＨを形成した後に行われる。なお、メモリホールＭＨにおいて、特に、選択ゲートＳＧ及び絶縁層４７を含む積層体ＭＬ２を貫通する部分をホールｈ２とする。
図８（ａ）は、積層体ＭＬ２にホールｈ２が形成された状態を表す。
そして、図４に例示をしたものの場合には、さらに段差部５０が形成される。
まず、図８（ａ）に示すホールｈ２の形成後、例えば希フッ酸を用いた処理が行われる。この処理により、シリコン酸化物系の絶縁層４７はエッチングされる。また、この希フッ酸処理は、ホールｈ２形成時のＲＩＥ法による堆積物除去と、ゲート絶縁膜ＧＤの成膜前処理も兼ねている。
図８（ｂ）に示すように、このエッチング処理により、絶縁層４７のホールｈ２に露出する側壁がホールｈ２の中心軸から離間する方向に後退する。例えば、絶縁層４７の側壁の後退量は５ｎｍほどである。したがって、ホールｈ２における絶縁層４７間の孔径は、選択ゲートＳＧ間の孔径よりも大きくなる。このため、選択ゲートＳＧの側面と絶縁層４７との間に段差部５０が形成される。
そして、図４に例示をしたものの場合には、さらに段差部５０が形成される。
まず、図８（ａ）に示すホールｈ２の形成後、例えば希フッ酸を用いた処理が行われる。この処理により、シリコン酸化物系の絶縁層４７はエッチングされる。また、この希フッ酸処理は、ホールｈ２形成時のＲＩＥ法による堆積物除去と、ゲート絶縁膜ＧＤの成膜前処理も兼ねている。
図８（ｂ）に示すように、このエッチング処理により、絶縁層４７のホールｈ２に露出する側壁がホールｈ２の中心軸から離間する方向に後退する。例えば、絶縁層４７の側壁の後退量は５ｎｍほどである。したがって、ホールｈ２における絶縁層４７間の孔径は、選択ゲートＳＧ間の孔径よりも大きくなる。このため、選択ゲートＳＧの側面と絶縁層４７との間に段差部５０が形成される。
以下においては、図４に例示をしたものが形成される場合について例示をする。
まず、図８（ｃ）に示すように、ホールｈ２の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って段差部５０を被覆し、ゲート絶縁膜ＧＤにも段差部が形成される。ゲート絶縁膜ＧＤは、例えば、ＣＶＤ（chemical vapor deposition）法によって形成されるシリコン酸化膜、あるいはシリコン窒化膜である。
まず、図８（ｃ）に示すように、ホールｈ２の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って段差部５０を被覆し、ゲート絶縁膜ＧＤにも段差部が形成される。ゲート絶縁膜ＧＤは、例えば、ＣＶＤ（chemical vapor deposition）法によって形成されるシリコン酸化膜、あるいはシリコン窒化膜である。
次に、ホールｈ２内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ５１ａとなるポリシリコン膜を例えばＣＶＤ法で形成する。
チャネルボディ５１ａは、メモリセルにおけるチャネルボディ２０とつながっている。チャネルボディ５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆し、チャネルボディ５１ａにも段差部が形成される。
チャネルボディ５１ａは、メモリセルにおけるチャネルボディ２０とつながっている。チャネルボディ５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆し、チャネルボディ５１ａにも段差部が形成される。
次に、偏析部を形成する場合には、イオン注入法を用いてチャネルボディ５１ａのシリサイド化される領域に不純物を注入する。例えば、チャネルボディ５１ａのシリサイド化される領域にｎ形不純物であるヒ素（Ａｓ）が、１０ｋｅＶの加速電圧で５×１０１５／ｃｍ２のドーズ量で注入されるようにすることができる。そして、例えば、１０００℃で１０秒間加熱する活性化アニールを行うことでチャネルボディ５１ａのシリサイド化される領域に不純物を拡散させる。
次に、チャネルボディ５１ａの選択ゲートＳＧの上端近傍に位置する領域をシリサイド化する。
まず、スパッタリング法を用いてチャネルボディ５１ａに金属を付着させる。この場合、付着させる金属は、例えば、タングステン、ニッケル、コバルト、白金、ジルコニウム、ハフニウム、ホルミウム、イットリウムなどとすることができる。
そして、３００℃〜６００℃程度に加熱するシリサイドアニールを行う。
次に、チャネルボディ５１ａの選択ゲートＳＧの上端近傍に位置する領域をシリサイド化する。
まず、スパッタリング法を用いてチャネルボディ５１ａに金属を付着させる。この場合、付着させる金属は、例えば、タングステン、ニッケル、コバルト、白金、ジルコニウム、ハフニウム、ホルミウム、イットリウムなどとすることができる。
そして、３００℃〜６００℃程度に加熱するシリサイドアニールを行う。
この場合、加熱温度を適宜設定することで凹凸部１５１ａを形成することができる。例えば、６００℃以上に加熱することで凹凸部１５１ａを形成するようにすることができる。
また、ゲート絶縁膜ＧＤの内側に形成するチャネルボディ５１ａの厚みを適宜設定することで、シリサイド化されている領域１５１ｂを拡張し、また、空隙１５３を形成するようにすることができる。
また、ゲート絶縁膜ＧＤの内側に形成するチャネルボディ５１ａの厚みを適宜設定することで、シリサイド化されている領域１５１ｂを拡張し、また、空隙１５３を形成するようにすることができる。
また、偏析部を形成するために不純物を注入、拡散させている場合には、シリサイドアニールを行うことでシリサイド化されている領域における境界近傍に不純物を偏析させる。例えば、図３（ｂ）、図３（ｄ）、図３（ｆ）、図４（ｂ）、図４（ｄ）、図４（ｆ）に例示をしたように、シリサイド化されている領域とチャネルボディのシリサイド化されていない領域との境界近傍や、シリサイド化されている領域とゲート絶縁膜ＧＤとの境界近傍に不純物を偏析させることができる。
ここで、チャネルボディ５１ａにおいて、選択ゲートＳＧの側面と絶縁層４７との間の段差部５０を被覆する部分は、段差部５０に沿うように形成され、ホールｈ２の中心軸側に出っ張っている。そのため、絶縁層４７間のホールｈ２の側壁に形成されたチャネルボディ５１ａの側面よりも、段差部５０を被覆する部分に対する金属の付着効率や不純物の注入効率が高くなる。したがって、チャネルボディ５１ａにおける段差部５０を被覆する部分は他の部分よりも高濃度に金属や不純物を含むことになる。そのため、前述したシリサイド化されている領域を形成する効果や、偏析部を形成する効果をさらに向上させることができる。
また、チャネルボディ５１ａにおける段差部５０を被覆する部分は、他の部分よりも金属や不純物の濃度が高くなるため体積が膨張し、その後シリサイドアニールを行うことでさらに体積の膨張が生じる。例えば、シリサイドアニール後のチャネルボディ５１ａは、２．３倍ほど体積が膨張する。
そのため、図９（ａ）に示すように、チャネルボディ５１において、段差部５０を被覆する部分（体積膨張部）５１ａ１の膜厚は、絶縁層４７間に設けられた部分の膜厚よりも厚くなる。
そのため、図９（ａ）に示すように、チャネルボディ５１において、段差部５０を被覆する部分（体積膨張部）５１ａ１の膜厚は、絶縁層４７間に設けられた部分の膜厚よりも厚くなる。
この場合、チャネルボディ５１の体積膨張部５１ａ１によりホールｈ２の開口部を閉塞するようにすることもできる。
なお、体積膨張によりホールｈ２の開口部を閉塞するためには、ホールｈ２の孔径及びゲート絶縁膜ＧＤの膜厚に応じてチャネルボディ５１ａの膜厚を適宜設定すればよい。この場合、ホールｈ２の孔径が小さいほど、体積膨張によりホールｈ２の開口部を閉塞させることが可能となるチャネルボディ５１ａの膜厚は薄くなる。また、ゲート絶縁膜ＧＤの膜厚が厚いほど、体積膨張によりホールｈ２の開口部を閉塞させることが可能となるチャネルボディ５１ａの膜厚は薄くなる。
なお、体積膨張によりホールｈ２の開口部を閉塞するためには、ホールｈ２の孔径及びゲート絶縁膜ＧＤの膜厚に応じてチャネルボディ５１ａの膜厚を適宜設定すればよい。この場合、ホールｈ２の孔径が小さいほど、体積膨張によりホールｈ２の開口部を閉塞させることが可能となるチャネルボディ５１ａの膜厚は薄くなる。また、ゲート絶縁膜ＧＤの膜厚が厚いほど、体積膨張によりホールｈ２の開口部を閉塞させることが可能となるチャネルボディ５１ａの膜厚は薄くなる。
なお、体積膨張部５１ａ１によりホールｈ２の開口部を閉塞させなくてもよい。ホールｈ２の開口部を閉塞させない場合には、図３、図４に示すように、チャネルボディ５１、５１ａの内部に、例えば、シリコン酸化物やシリコン窒化物などを埋め込み、エッチバックすることで絶縁部６０、６０ａを形成する。
次に、図９（ｂ）に示すように、選択ゲートＳＧより上のホールｈ２内に配線電極部５３を形成する。例えば、体積膨張部５１ａ１によりホールｈ２の開口部が閉塞されている場合には、体積膨張部５１ａ１により閉塞された部分より上のチャネルボディ５１ａの内側に配線電極部５３を形成する。体積膨張部５１ａ１によりホールｈ２の開口部が閉塞されていない場合には、絶縁部６０、６０ａが形成された部分より上のチャネルボディ５１ａの内側に配線電極部５３を形成する。
例えば、成膜中に１×１０２０／ｃｍ２以上のドーズ量でリンがドープされたアモルファスシリコンを、体積膨張部５１ａ１より上のホールｈ２内に埋め込む。
また、例えば、タングステンなどの金属を、体積膨張部５１ａ１より上のホールｈ２内に埋め込むようにすることもできる。
また、例えば、タングステンなどの金属を、体積膨張部５１ａ１より上のホールｈ２内に埋め込むようにすることもできる。
その後、ＲＩＥ（Reactive Ion Etching）法を用いて、絶縁層４７の上面上のゲート絶縁膜ＧＤ、チャネルボディ５１ａおよび配線電極部５３を除去する。そして、リンなどがドープされたアモルファスシリコンが埋め込まれた場合には、熱処理を行うことで多結晶シリコンにする。この場合、配線電極部５３は、不純物としてリンなどがドープされた多結晶シリコンから形成されたものとなる。
続いて、図９（ｃ）に示すように、絶縁層４７の上にビット線ＢＬまたはソース線ＳＬとなる配線ＷＲを形成する。チャネルボディ５１ａ及び配線電極部５３は、配線ＷＲと電気的に接続される。
すなわち、本実施の形態に係る半導体記憶装置の製造方法は以下の工程を備えたものとすることができる。
基板１０上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層４２とを有する積層体ＭＬ１を形成する工程、積層体ＭＬ１上に、選択ゲートＳＧ、絶縁層４７の順に形成し積層体ＭＬ２を形成する工程、積層体ＭＬ１を積層方向に貫通するホールｈ及び積層体ＭＬ２を積層方向に貫通し、ホールｈと連通するホールｈ２を形成する工程、絶縁層４７間のホールｈ２の孔径を、選択ゲートＳＧ間のホールｈ２の孔径よりも大きくし、選択ゲートＳＧの側面と絶縁層４７との間に段差部５０を形成する工程、ホールｈの側壁にメモリ膜３０を形成する工程、ホールｈ２の側壁にゲート絶縁膜ＧＤを形成する工程、メモリ膜３０の内側およびゲート絶縁膜ＧＤの内側にチャネルボディを形成する工程、チャネルボディの選択ゲートＧＤの上端近傍に位置する領域をシリサイド化する工程。
また、前述した偏析部、凹凸部などを形成する工程をさらに備えることもできる。
例えば、チャネルボディの選択ゲートＳＧの上端近傍に位置する領域に不純物を注入する工程をさらに備え、前記シリサイド化する工程において、シリサイド化されている領域とチャネルボディのシリサイド化されていない領域との境界近傍に注入された不純物を偏析させるようにすることができる。
基板１０上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層４２とを有する積層体ＭＬ１を形成する工程、積層体ＭＬ１上に、選択ゲートＳＧ、絶縁層４７の順に形成し積層体ＭＬ２を形成する工程、積層体ＭＬ１を積層方向に貫通するホールｈ及び積層体ＭＬ２を積層方向に貫通し、ホールｈと連通するホールｈ２を形成する工程、絶縁層４７間のホールｈ２の孔径を、選択ゲートＳＧ間のホールｈ２の孔径よりも大きくし、選択ゲートＳＧの側面と絶縁層４７との間に段差部５０を形成する工程、ホールｈの側壁にメモリ膜３０を形成する工程、ホールｈ２の側壁にゲート絶縁膜ＧＤを形成する工程、メモリ膜３０の内側およびゲート絶縁膜ＧＤの内側にチャネルボディを形成する工程、チャネルボディの選択ゲートＧＤの上端近傍に位置する領域をシリサイド化する工程。
また、前述した偏析部、凹凸部などを形成する工程をさらに備えることもできる。
例えば、チャネルボディの選択ゲートＳＧの上端近傍に位置する領域に不純物を注入する工程をさらに備え、前記シリサイド化する工程において、シリサイド化されている領域とチャネルボディのシリサイド化されていない領域との境界近傍に注入された不純物を偏析させるようにすることができる。
なお、以上に例示をしたものはＵ字状のメモリストリングＭＳを有した半導体記憶装置１の場合であるがこれに限定されるわけではない。例えば、図１０に示すようなＩ字状のメモリストリングを有した半導体記憶装置であってもよい。なお、図１０は導電部分のみを示し、絶縁部分の図示は省略している。
図１０に例示をした構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられる。
この様なＩ字状のメモリストリングを有した半導体記憶装置の場合であっても、メモリストリングの上端部に設けられたドレイン側選択トランジスタＳＴＤに対して図３、図４に例示をしたような構成を適用することができる。また、図８、図９に例示をした製造方法を適用することができる。
図１０に例示をした構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられる。
この様なＩ字状のメモリストリングを有した半導体記憶装置の場合であっても、メモリストリングの上端部に設けられたドレイン側選択トランジスタＳＴＤに対して図３、図４に例示をしたような構成を適用することができる。また、図８、図９に例示をした製造方法を適用することができる。
以上に例示をした実施形態によれば、十分な消去速度が得られる半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ 半導体記憶装置、３０ メモリ膜、４２ 絶縁層、４７ 絶縁層、５０ 段差部、５１ チャネルボディ、５１ａ チャネルボディ、５１ａ１ 体積膨張部、５３ 配線電極部、６０ 絶縁部、６０ａ 空隙、１５１ 領域、１５１ａ 領域、１５１ｂ 領域、１５１ａ１ 凹凸部、１５２ａ 偏析部、１５２ｂ 偏析部、１５３ 空隙、ＧＤ ゲート絶縁膜、ｈ ホール、ｈ２ ホール、ＭＬ１ 第１の積層体、ＭＬ２ 第２の積層体、ＳＧ 選択ゲート、ＷＬ 電極層
Claims (6)
- 基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体と、
前記第１の積層体上に設けられ、選択ゲートとその上に設けられた第２の絶縁層とを有する第２の積層体と、
前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられたメモリ膜と、
前記第１のホールと連通し、前記第２の積層体を積層方向に貫通して形成された第２のホールの側壁に設けられたゲート絶縁膜と、
前記メモリ膜の内側および前記ゲート絶縁膜の内側に設けられたチャネルボディと、
を備え、
前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成され、
前記チャネルボディの前記選択ゲートの上端近傍に位置する領域は、シリサイド化されていることを特徴とする半導体記憶装置。 - 前記シリサイド化されている領域の下端は、前記選択ゲートの上端より下方に設けられていることを特徴とする請求項１記載の半導体記憶装置。
- 前記シリサイド化されている領域と前記チャネルボディのシリサイド化されていない領域との境界近傍には不純物が偏析した偏析部が形成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
- 前記シリサイド化されている領域と前記ゲート絶縁膜との境界近傍には不純物が偏析した偏析部が形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
- 前記チャネルボディの内側であって、前記選択ゲートの上方に設けられた配線電極部を備え、
前記シリサイド化されている領域の前記配線電極部側の表面には凹凸部が形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。 - 前記シリサイド化されている領域の内部には空隙が形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011192011A JP2013055204A (ja) | 2011-09-02 | 2011-09-02 | 半導体記憶装置 |
| US13/415,057 US8772859B2 (en) | 2011-09-02 | 2012-03-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011192011A JP2013055204A (ja) | 2011-09-02 | 2011-09-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013055204A true JP2013055204A (ja) | 2013-03-21 |
Family
ID=47752456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011192011A Withdrawn JP2013055204A (ja) | 2011-09-02 | 2011-09-02 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8772859B2 (ja) |
| JP (1) | JP2013055204A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5559120B2 (ja) * | 2011-09-22 | 2014-07-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5543950B2 (ja) * | 2011-09-22 | 2014-07-09 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
| JP2014183304A (ja) * | 2013-03-19 | 2014-09-29 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2014187329A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 半導体記憶装置の製造方法及び半導体記憶装置 |
| US9001580B1 (en) * | 2013-12-04 | 2015-04-07 | Synopsys, Inc. | Asymmetric dense floating gate nonvolatile memory with decoupled capacitor |
| US10453535B2 (en) * | 2015-10-26 | 2019-10-22 | Intel Corporation | Segmented erase in memory |
| US9847345B2 (en) | 2016-03-18 | 2017-12-19 | Toshiba Memory Corporation | Semiconductor memory device and method of manufacturing the same |
| KR102395987B1 (ko) * | 2017-04-05 | 2022-05-10 | 삼성전자주식회사 | 수직 적층 메모리 소자 |
| KR20190019672A (ko) * | 2017-08-18 | 2019-02-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| CN109473441B (zh) * | 2017-08-31 | 2021-08-31 | 长江存储科技有限责任公司 | 一种3d nand存储器存储单元结构 |
| KR20200137806A (ko) | 2019-05-31 | 2020-12-09 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조방법 |
| JP2021034696A (ja) * | 2019-08-29 | 2021-03-01 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164485A (ja) | 2008-01-09 | 2009-07-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5330027B2 (ja) | 2009-02-25 | 2013-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP4897009B2 (ja) | 2009-03-24 | 2012-03-14 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
-
2011
- 2011-09-02 JP JP2011192011A patent/JP2013055204A/ja not_active Withdrawn
-
2012
- 2012-03-08 US US13/415,057 patent/US8772859B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20130056814A1 (en) | 2013-03-07 |
| US8772859B2 (en) | 2014-07-08 |
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