JP2021034696A - 半導体記憶装置 - Google Patents

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Abstract

【課題】消去動作の速度向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、複数の導電層及び複数の絶縁層を有し、導電層と絶縁層とが第１方向に交互に積層された積層体と、前記積層体内において前記第１方向に延び、半導体ボディと、前記複数の導電層の少なくとも一つと前記半導体ボディとの間に設けられた電荷蓄積膜と、を含む柱状体と、を備え、前記複数の導電層のうちの第１導電層は、前記半導体ボディと接続され、前記半導体ボディは、前記第１導電層との接続箇所から前記第１方向において近い順に、ｎ型不純物の濃度がｐ型不純物の濃度より高い第１領域と、ｐ型不純物の濃度がｎ型不純物の濃度より高い第２領域と、を有する。【選択図】図８

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９５２０４０７号明細書
本発明が解決しようとする課題は、消去動作の速度向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、積層体と柱状体とを備える。前記積層体は、複数の導電層及び複数の絶縁層を有し、導電層と絶縁層とが第１方向に交互に積層されている。前記柱状体は、前記積層体内において前記第１方向に延びる。前記柱状体は、半導体ボディと電荷蓄積膜とを含む。前記電荷蓄積膜は、前記複数の導電層の少なくとも一つと前記半導体ボディとの間に設けられる。前記複数の導電層のうちの第１導電層は、前記半導体ボディと接続される。前記半導体ボディは、第１領域と第２領域とを有する。前記第１領域は、前記第１方向において、前記第２領域より前記第１導電層と前記半導体ボディとの境界の近くにある。前記第１領域は、ｎ型不純物の濃度がｐ型不純物の濃度より高い。前記第２領域は、ｐ型不純物の濃度がｎ型不純物の濃度より高い。
第１実施形態にかかる半導体記憶装置の回路構成を示すブロック図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの回路図。 第１実施形態にかかる半導体記憶装置のレイアウト図。 第１実施形態にかかるセルアレイ領域の近傍の平面図。 図４におけるＡ−Ａ’面に沿った断面図。 第１実施形態にかかる半導体記憶装置のメモリピラーの近傍を拡大した断面図。 第１実施形態にかかる半導体記憶装置のメモリピラーの近傍を拡大し、導電層に沿って切断した断面図。 第１実施形態にかかる半導体記憶装置の特徴部分を拡大した断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 第１実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。 比較例にかかるメモリセルアレイにおける半導体ボディのバンド構造を模式的に示した図である。 本実施形態にかかるメモリセルアレイにおける半導体ボディのバンド構造を模式的に示した図である。 第１変形例にかかる半導体記憶装置の特徴部分を拡大した断面図。 第２変形例にかかる半導体記憶装置の特徴部分を拡大した断面図。 第３変形例にかかる半導体記憶装置の特徴部分を拡大した断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。
また先に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基板の表面と略平行な方向である（図１参照）。Ｘ方向は、後述するスリットが延びている方向である。Ｙ方向は、Ｘ方向と交差する（例えば略直交する）方向である。Ｚ方向は、Ｘ方向及びＹ方向と交差（例えば略直交する）し、基板３０から離れる方向である。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、Ｚ方向は、「第１方向」の一例である。
（第１実施形態）
図１は、半導体メモリ１のシステム構成を示すブロック図である。半導体メモリ１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに接続されている。メモリセルアレイ１０の詳細な構成については後述する。
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。
以上で説明した半導体メモリ１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０〜ＳＵ３を含む。
各ストリングユニットＳＵ０〜ＳＵ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ０〜ＢＬｍ（ｍは１以上の整数）のいずれかに接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数（例えば１８つ）のメモリセルトランジスタＭＴ０〜ＭＴ１７、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
複数のメモリセルトランジスタＭＴ０〜ＭＴ１７は、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０〜ＷＬ１７のいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０〜ＭＴ１７と、いずれかのビットラインＢＬ０〜ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０〜ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴ１７に接続されている。各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０〜ＳＧＤ３に接続されている。第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０〜ＳＧＤ３のいずれかに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
各ＮＡＮＤストリングスＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０〜ＭＴ１７と、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
次に、メモリセルアレイ１０の構造について説明する。図３は、第１実施形態にかかる半導体記憶装置のメモリセルアレイのレイアウト図である。メモリセルアレイ１０は、セルアレイ領域ＣＡとビットラインフックアップ領域ＢＨＵとワードラインフックアップ領域ＷＨＵとコンタクト領域ＣＲＩとコンタクト領域ＣＲＥとを有する。
セルアレイ領域ＣＡは複数あり、それぞれのセルアレイ領域ＣＡはＸ方向及びＹ方向に行列状に配列される。ビットラインフックアップ領域ＢＨＵは、Ｙ方向に隣接するセルアレイ領域ＣＡの間に配置される。ワードラインフックアップ領域ＷＨＵは、Ｙ方向に延び、Ｘ方向においてセルアレイ領域ＣＡの端部に配置される。コンタクト領域ＣＲＥは、Ｙ方向に延び、ワードラインフックアップ領域ＷＨＵを基準にセルアレイ領域ＣＡと反対側に配置される。コンタクト領域ＣＲＩは、Ｙ方向に延び、Ｘ方向に隣接するセルアレイ領域ＣＡ及びビットラインフックアップ領域ＢＨＵの間に配置される。
ビットラインフックアップ領域ＢＨＵ上及びセルアレイ領域ＣＡ上には、Ｙ方向に延伸するビットラインＢＬがＸ方向に複数配列される。さらに、ワードラインフックアップ領域ＷＨＵ上には、Ｘ方向に延びるワードラインＷＬがＹ方向に複数配列される。
次に、メモリセルアレイ１０の特徴部分の平面構造について説明する。図４は、セルアレイ領域ＣＡの近傍の平面図である。図４は、Ｙ方向にビットラインフックアップ領域ＢＨＵを挟む２つのセルアレイ領域ＣＡの近傍を拡大した平面図である。
ビットラインフックアップ領域ＢＨＵとそれぞれのセルアレイ領域ＣＡとの間には、スリットＳＴ１がある。スリットＳＴ１は、セルアレイ領域ＣＡとビットラインフックアップ領域ＢＨＵとを電気的に分離する。スリットＳＴ１は、Ｘ方向及びＺ方向に広がる。スリットＳＴ１は、メモリセルアレイ１０を複数のブロックＢＬＫ０〜ＢＬＫｎに区分する。
それぞれのセルアレイ領域ＣＡには、複数のメモリピラーＭＰとスリットＳＬＴとがある。本実施形態では、メモリピラーＭＰは「柱状体」の一例である。メモリピラーＭＰは、セルアレイ領域ＣＡ内に点在する。複数のメモリピラーＭＰは、例えば、千鳥配置で配置される。スリットＳＬＴは、Ｘ方向及びＺ方向に広がる。スリットＳＬＴは、セルアレイ領域ＣＡ内の複数のメモリピラーＭＰをＹ方向に区分する。
ワードラインフックアップ領域ＷＨＵには、複数のコンタクトプラグＣＣがある。それぞれのコンタクトプラグＣＣは、コンタクトプラグＣＣの上方に配置される複数のワードラインＷＬとそれぞれ電気的に接続される。
ビットラインフックアップ領域ＢＨＵには、複数のコンタクトプラグＣＰ１がある。複数のコンタクトプラグＣＰ１は、ビットラインフックアップ領域ＢＨＵ内に点在する。それぞれのコンタクトプラグＣＰ１は、複数のビットラインＢＬとそれぞれ電気的に接続される。それぞれのビットラインＢＬは、いずれかのメモリピラーＭＰ及びコンタクトプラグＣＰ１と電気的に接続される。
コンタクト領域ＣＲＥには複数のコンタクトプラグＣＰ２がある。コンタクトプラグＣＰ２は、他層の配線層（図示略）と電気的に接続される。
次に、メモリセルアレイ１０の特徴部分の断面構造について説明する。図５は、図４におけるＡ−Ａ’面に沿った断面図である。
図５に示すメモリセルアレイ１０は、基板３０と回路層ＰＥと積層体４０とカバー絶縁層５０とビットラインＢＬとメモリピラーＭＰとコンタクトプラグＣＰ１とスリットＳＴ１，ＳＬＴとビアＶ１，Ｖ２とを有する。
基板３０は、例えば、シリコン基板である。基板３０の表面領域には、複数の素子分離領域３０Ａがある。素子分離領域３０Ａは、例えば、シリコン酸化物を含む。隣接する素子分離領域３０Ａの間には、トランジスタＴｒのソース領域及びドレイン領域がある。
回路層ＰＥは、基板３０上にある。回路層ＰＥは、半導体メモリ１のロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を含む。回路層ＰＥは、例えば、複数のトランジスタＴｒと複数の配線層Ｄ０，Ｄ１と複数のビアＣ１，Ｃ２を含む。複数のトランジスタＴｒ、複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２は、絶縁層Ｅ１内にある。絶縁層Ｅ１は、例えば、シリコン酸化物を含む。ビアＣ１は、トランジスタＴｒのソース領域又はドレイン領域と配線層Ｄ０とを接続する。ビアＣ２は、トランジスタＴｒのゲート領域と配線層Ｄ１とを接続する。それぞれの配線層Ｄ０及び配線層Ｄ１は、Ｘ方向及びＹ方向に広がる。配線層Ｄ１は、コンタクトプラグＣＰ１に接続される。ビアＣ１，Ｃ２及び配線層Ｄ０，Ｄ１は、例えば、タングステンを含む。
積層体４０は、Ｚ方向に複数の導電層４１，４３，４５と複数の絶縁層４２，４４とを有する。導電層４１、４３、４５と絶縁層４２、４４とは交互に積層されている。複数の導電層４１，４３，４５は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁層４２，４４は、それぞれＸ方向及びＹ方向に広がる。
導電層４１は、複数の導電層のうち最も回路層ＰＥの近くにある。導電層４１は、第１導電層の一例である。導電層４１は、半導体層４１Ａ，４１Ｂ，４１Ｃを含む。半導体層４１Ａは、回路層ＰＥ上にある。半導体層４１Ｂは、半導体層４１Ａ上にある。半導体層４１Ｃは、半導体層４１Ｂ上にある。半導体層４１Ａ，４１Ｂ，４１Ｃの詳細は後述する。
導電層４３は、複数の導電層のうち導電層４１の次に回路層ＰＥの近くにある。導電層４３は、例えば金属又は半導体である。導電層４３に用いられる金属は、例えば、タングステンである。導電層４３に用いられる半導体は、例えば、リンがドープされたシリコンである。導電層４３は、メモリピラーＭＰに電圧を印加し、半導体ボディ内に正孔を発生させる。導電層４３は、第２選択トランジスタＳ２として機能する。
複数の導電層４５は、複数の導電層のうち導電層４１，４３を除いたものである。複数の導電層４５は、導電層４３より上方にある。それぞれの導電層４５は、絶縁層４４に挟まれる。導電層４５は、例えば、導電性金属を含む。導電性金属は、例えば、タングステンである。導電層４５は、例えば、不純物がドープされたポリシリコンでもよい。複数の導電層４５はそれぞれ、コンタクトプラグＣＣを介して複数のワードラインＷＬのそれぞれと接続される。複数の導電層４５はそれぞれ、メモリセルトランジスタＭＴのゲート電極として機能する。複数の導電層４５のうち下方に位置する導電層４５（例えば、下から数層の導電層）は、第２選択トランジスタＳ２として機能してもよい。導電層４５の数は、任意である。
絶縁層４２は、導電層４１と導電層４３との間にある。複数の絶縁層４４は、Ｚ方向に隣り合う導電層４３，４５の間にある。絶縁層４２，４４は、例えばシリコン酸化物を含む。絶縁層４２、４４は、隣接する導電層４１、４３、４５の間を絶縁する。絶縁層４４の数は、導電層４５の数によって決まる。
カバー絶縁層５０は、積層体４０の最上層の絶縁層４４上にある。カバー絶縁層５０は、積層体４０とビットラインＢＬとの間を絶縁する。カバー絶縁層５０は、例えば、第１層５１と第２層５２とを有する。カバー絶縁層５０は、例えば、シリコン酸化物を含む。
ビットラインＢＬは、カバー絶縁層５０上に複数ある。またビットラインＢＬは、図４に示すように、いずれかのメモリピラーＭＰ及びコンタクトプラグＣＰ１と電気的に接続される。図５において、ビットラインＢＬは、ビアＶ１，Ｖ２を介してメモリピラーＭＰと接続される。ビアＶ１，Ｖ２は、例えば、タングステンを含む。ビアＶ１は、カバー絶縁層５０の第１層５１内にある。ビアＶ２は、カバー絶縁層５０の第２層５２内にある。
コンタクトプラグＣＰ１は、Ｚ方向に延びる。コンタクトプラグＣＰ１は、ビットラインＢＬと回路層ＰＥの配線層Ｄ１とを電気的に接続する。コンタクトプラグＣＰ１は、導電部７１と絶縁層７２，７３とを有する。絶縁層７２は、導電部７１の外側面を被覆する。絶縁層７３は、Ｚ方向に導電層４１，４３と重なる高さ位置において、絶縁層７２の外側面を被覆する。導電部７１は、例えば、タングステンを含む。絶縁層７２，７３は、例えば、シリコン酸化物を含む。
スリットＳＬＴ，ＳＴ１は、Ｚ方向に延びる。スリットＳＬＴ，ＳＴ１は、積層体４０の最上面から導電層４１に至る。スリットＳＬＴ，ＳＴ１の内部は、絶縁体である。絶縁体は、例えばシリコン酸化物を含む。
メモリピラーＭＰは、積層体４０内にある。メモリピラーＭＰは、Ｚ方向に延びる。メモリピラーＭＰは、積層体４０の最上面から導電層４１に至る。
図６は、第１実施形態にかかる半導体メモリ１のメモリピラーＭＰの近傍を拡大した断面図である。図７は、第１実施形態にかかる半導体メモリ１のメモリピラーＭＰの近傍を導電層４５に沿って切断した断面図である。図６は、メモリピラーＭＰをＹＺ面で切断した断面であり、図７は、メモリピラーＭＰをＸＹ面で切断した断面である。メモリピラーＭＰは、積層体４０に形成されたメモリホールＭＨ内にある。
メモリピラーＭＰはそれぞれ、コア６０、半導体ボディ６１、メモリ膜６２を有する。メモリホールＭＨ内には、内側から順に、コア６０、半導体ボディ６１、メモリ膜６２がある。メモリピラーＭＰは、Ｚ方向から見て、例えば、円又は楕円である。
コア６０は、Ｚ方向に延び、柱状である。コア６０は、例えば、シリコン酸化物を含む。コア６０は、半導体ボディ６１の内側にある。
半導体ボディ６１は、Ｚ方向に延びる。半導体ボディ６１は、底を有する筒状である。半導体ボディ６１は、コア６０の外側面を被覆する。半導体ボディ６１は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ６１は、第１選択トランジスタＳ１、メモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルである。チャネルは、ソース側とドレイン側との間におけるキャリアの流路である。
メモリ膜６２は、Ｚ方向に延びる。メモリ膜６２は、半導体ボディ６１の外側面を被覆する。メモリ膜６２は、メモリホールＭＨの内面と半導体ボディ６１の外側面との間にある。メモリ膜６２は、例えば、トンネル絶縁膜６３、電荷蓄積膜６４及びカバー絶縁膜６５を含む。トンネル絶縁膜６３、電荷蓄積膜６４、カバー絶縁膜６５の順に、半導体ボディ６１の近くにある。メモリ膜６２の一部は、半導体層４１Ｂと接続する位置で欠けている。半導体層４１Ｂと半導体ボディ６１との間にはメモリ膜６２は無い。半導体層４１Ｂと半導体ボディ６１とは、メモリ膜６２を介さずに接する。
トンネル絶縁膜６３は、電荷蓄積膜６４と半導体ボディ６１との間に位置する。トンネル絶縁膜６３は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜６３は、半導体ボディ６１と電荷蓄積膜６４との間の電位障壁である。
電荷蓄積膜６４は、それぞれの導電層４５及び絶縁層４４とトンネル絶縁膜６３との間に位置する。電荷蓄積膜６４は、例えばシリコン窒化物を含む。電荷蓄積膜６４と複数の導電層４５のそれぞれとが交差する部分は、それぞれトランジスタとして機能する。電荷蓄積膜６４が複数の導電層４５と交差する部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積部は、それぞれの導電層４５と半導体ボディ６１との間にあり、周りを絶縁材料で囲まれている。電荷蓄積部は、いわゆるフローティングゲート構造である。
カバー絶縁膜６５は、例えば、それぞれの絶縁層４４と電荷蓄積膜６４との間に位置する。カバー絶縁膜６５は、例えばシリコン酸化物を含む。カバー絶縁膜６５は、加工時に電荷蓄積膜６４をエッチングから保護する。カバー絶縁膜６５は、なくてもよいし、導電層４５と電荷蓄積膜６４との間に一部残して、ブロック絶縁膜として用いてもよい。
また図６及び図７に示すように、それぞれの導電層４５と絶縁層４４との間、及び、それぞれの導電層４５とメモリ膜６２との間には、ブロック絶縁膜４５ａ、バリア膜４５ｂを有してもよい。ブロック絶縁膜４５ａは、バックトンネリングを抑制する。バックトンネリングは、導電層４５からメモリ膜６２への電荷が戻る現象である。バリア膜４５ｂは、導電層４５とブロック絶縁膜４５ａとの間の密着性を向上させる。ブロック絶縁膜４５ａは、例えばシリコン酸化膜又は金属酸化物膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜４５ｂは、例えば導電層４５がタングステンの場合、一例として窒化チタンとチタンとの積層構造膜である。
図８は、第１実施形態にかかる半導体メモリ１の特徴部分を拡大した断面図である。半導体ボディ６１は、例えば、第１領域６１Ａ、第２領域６１Ｂ、第３領域６１Ｃを含む。第１領域６１Ａ、第２領域６１Ｂ、第３領域６１Ｃの順にＺ方向において半導体層４１Ｂの近くにある。
第１領域６１Ａは、半導体ボディ６１の下部にある。第１領域６１Ａは、例えば、半導体ボディ６１と半導体層４１Ｂとの境界６１ａからＺ方向に延びる。第１領域６１Ａは、ＸＹ方向において、例えば導電層４１、絶縁層４２及び導電層４３の一部に囲まれる。第１領域６１Ａと第２領域６１Ｂとの境界６１ｂの高さ位置は、例えば、Ｚ方向において、導電層４３の高さの範囲内である。導電層４３の高さの範囲は、導電層４３の上面と下面とに挟まれる高さの範囲である。
第１領域６１Ａは、ｎ型不純物とｐ型不純物とを両方含む。第１領域６１Ａにおいて、ｎ型不純物の濃度はｐ型不純物の濃度より高い。半導体ボディ６１と半導体層４１Ｂとの境界６１ａにおけるｎ型不純物の濃度は、第１領域６１Ａと第２領域６１Ｂとの境界６１ｂにおけるｎ型不純物の濃度より高い。半導体ボディ６１と半導体層４１Ｂとの境界６１ａにおけるｐ型不純物の濃度は、第１領域６１Ａと第２領域６１Ｂとの境界６１ｂにおけるｐ型不純物の濃度より高い。
第１領域６１Ａは、ｎ型半導体である。第１領域６１Ａは、例えば、ｎ＋型半導体とｎ−型半導体からなる。例えば、第１領域６１Ａの中で半導体層４１Ｂに近い部分がｎ＋型半導体であり、遠い部分がｎ−型半導体である。ｎ型不純物は、例えばリンである。ｐ型不純物は、例えば、ボロンである。第１領域６１Ａにおけるｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
第２領域６１Ｂは、第１領域６１Ａと第３領域６１Ｃとの間にある。第２領域６１Ｂは、Ｚ方向において、第１領域６１Ａより半導体層４１Ｂと半導体ボディ６１との境界６１ａから離れた位置にある。第２領域６１Ｂの少なくとも一部は、Ｚ方向において、導電層４３の高さの範囲内にある。第２領域６１Ｂは、例えば、Ｚ方向において、導電層４３の高さの範囲内にある。第２領域６１Ｂは、例えば、Ｘ方向又はＹ方向から見て、導電層４３と重なる。第２領域６１Ｂは、例えば、ＸＹ方向において、導電層４３に囲まれる。
第２領域６１Ｂは、ｐ型不純物を含む。第２領域６１Ｂは、例えば、ｎ型不純物とｐ型不純物を含む。第２領域６１Ｂは、例えば、第１領域６１Ａに近い領域と第１領域６１Ａから遠い領域とに区分でき、第１領域６１Ａに近い領域はｎ型不純物とｐ型不純物を両方含み、第１領域６１Ａに遠い領域はｐ型不純物のみを含む。第２領域６１Ｂは、ｐ型半導体である。第２領域６１Ｂにおけるｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下である。
第３領域６１Ｃは、第２領域６１Ｂを基準に、第１領域６１Ａと反対側にある。第３領域６１Ｃは、Ｚ方向において、第２領域６１Ｂより半導体層４１Ｂと半導体ボディ６１との境界６１ａから離れた位置にある。第３領域６１Ｃは、例えば、ＸＹ方向において、少なくとも一部が、いずれかの導電層４５に囲まれる。
第３領域６１Ｃは、第２領域６１Ｂと比べてｐ型不純物及びｎ型不純物の濃度が低い。第３領域６１Ｃは、例えば、不純物濃度が１×１０１８ｃｍ−３以下である。第３領域６１Ｃは、例えば、ｎ型不純物及びｐ型不純物をほとんど含まない真正半導体である。
半導体ボディ６１において、ｎ型不純物の濃度は、半導体層４１Ｂと半導体ボディ６１との境界６１ａからＺ方向に離れるに従い、低くなる。半導体ボディ６１において、ｐ型不純物の濃度は、半導体層４１Ｂと半導体ボディ６１との境界６１ａからＺ方向に離れるに従い、低くなる。
半導体ボディ６１におけるｎ型不純物の濃度及びｐ型不純物の濃度は、例えば、二次イオン質量分析法（ＳＩＭＳ）で測定できる。
導電層４１は、上述のように例えば、半導体層４１Ａ、半導体層４１Ｂ、半導体層４１Ｃを含む。半導体層４１Ａは、回路層ＰＥ上にある。半導体層４１Ａは、例えばｎ型の半導体である。半導体層４１Ａは、例えば、不純物がドープされたポリシリコンである。半導体層４１Ｂは、半導体層４１Ａ上にある。半導体層４１Ｂは、メモリピラーＭＰの半導体ボディ６１と接する。半導体層４１Ｂは、例えば不純物がドープされたエピタキシャル膜である。半導体層４１Ｃは、半導体層４１Ｂ上にある。半導体層４１Ｃは、例えばｎ型又はノンドープの半導体である。
半導体層４１Ｂは、例えば、第１層４１Ｂａと第２層４１Ｂｂとを含む。第１層４１Ｂａは、ＸＹ面内に広がる。第１層４１Ｂａは、ｎ型不純物を含む。第１層４１Ｂａは、例えば、リンを含む。第１層４１Ｂａは、ｎ型半導体である。第１層４１Ｂａは、第１部分の一例である。
第２層４１Ｂｂは、第１層４１Ｂａの少なくとも一部を被覆している。第２層４１Ｂｂは、ｐ型不純物を含む。第２層４２Ｂｂは、例えば、ボロンを含む。第２層４１Ｂｂは、例えば、ｐ型半導体、ｐ型不純物を含むｎ型半導体である。第２層４１Ｂｂは、第２部分の一例である。第２層４１Ｂｂの一部は、第１層４１Ｂａと半導体ボディ６１との間にある。第２層４１Ｂｂの厚みは、例えば、１ｎｍ以上１０ｎｍ以下である。
次いで、第１実施形態にかかる半導体メモリ１のセルアレイ領域ＣＡの部分の製造方法について説明する。以下の図９〜図１６は、セルアレイ領域ＣＡの製造方法の一例を説明するための断面図である。以下の図９〜図１６は、導電層４１より上の部分のみを図示する。
まず基板３０内に素子分離領域３０Ａを形成し、トランジスタＴｒを回路層ＰＥ内に形成する（図１参照）。トランジスタＴｒは、公知の方法で作製できる。また回路層ＰＥ内において、トランジスタＴｒと電気的に接続される複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２を絶縁層Ｅ１内に形成する。複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２は、公知の方法で作製できる。
次いで、図９に示すように、回路層ＰＥの上に、半導体層４１Ａ、中間膜８１ａ、犠牲膜８１ｂ、中間膜８１ｃ、半導体層４１Ｃ、絶縁層４２、導電層４３を順に積層する。中間膜８１ａ及び中間膜８１ｃは、例えば、シリコン酸化物を含む。犠牲膜８１ｂは、例えば、ｐ型のドープシリコン、ｎ型のドープシリコン又はノンドープシリコンである。半導体層４１Ａ、半導体層４１Ｃ、絶縁層４２、導電層４３は、上述のものと同様である。
次いで、図１０に示すように、導電層４３上に、絶縁層４４と犠牲膜８５とを交互に積層する。絶縁層４４は、上述のものであり、例えばシリコン酸化物を含む。犠牲膜８５は、例えばシリコン窒化物を含む。
次いで、図１１に示すように、積層体にメモリホールＭＨを形成する。メモリホールＭＨは、積層体の上面から半導体層４１Ａの途中まで至る。メモリホールＭＨは、エッチングにより作製する。例えば、積層体の上面から半導体層４１Ａまで異方性エッチングする。異方性エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）である。
次いで、図１２に示すように、メモリホールＭＨ内にメモリ膜６２、半導体ボディ６１、コア６０を順に形成する。メモリホールＭＨは、メモリ膜６２、半導体ボディ６１及びコア６０で埋められる。メモリホールＭＨ内にメモリピラーＭＰが形成される。
次いで、図１３に示すように、積層体にスリットＳＬＴを形成する。スリットＳＬＴは、積層体の上面から犠牲膜８１ｂの途中まで延びる。スリットＳＬＴは、異方性エッチングにより形成する。スリットＳＬＴの内壁には、ストッパ膜８６を形成する。ストッパ膜８６は、例えばシリコン窒化膜である。
次いで、図１４に示すように、スリットＳＬＴを介して犠牲膜８１ｂを等方性エッチングする。犠牲膜８１ｂは、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びシリコン窒化物と比較して、ｎ型のドープシリコン又はノンドープシリコンをより早くエッチングできるエッチャントを用いて行う。またエッチングによりメモリ膜６２の一部も除去される。メモリ膜６２は、犠牲膜８１ｂが除去され、露出した部分が除去される。メモリ膜６２のエッチングは、シリコン窒化物と比較して、シリコン酸化物をより早くエッチングできるエッチャントを用いて行う。メモリ膜６２と同時に、中間膜８１ａ、８１ｃが除去される。半導体層４１Ａと半導体層４１Ｃとの間には、空間Ｓｐが形成される。
次いで、図１５に示すように、スリットＳＬＴを介して、空間Ｓｐ内を半導体で埋め込む。まず空間Ｓｐ内に、第２層４１Ｂｂを形成する。第２層４１Ｂｂは、空間Ｓｐと半導体層４１Ａ又は半導体層４１Ｃとの境界に形成される。次いで、第２層４１Ｂｂの内側に、第１層４１Ｂａを形成する。第１層４１Ｂａ及び第２層４１Ｂｂの材料は、上述のものである。第１層４１Ｂａはｎ型不純物を含み、第２層４１Ｂｂはｐ型不純物を含む。
次いで、図１６に示すように、犠牲膜８５を導電層４５に置換する。まずスリットＳＬＴを介して、ストッパ膜８６及び犠牲膜８５を除去する。ストッパ膜８６及び犠牲膜８５は、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びポリシリコンと比較してシリコン窒化物をより早くエッチングできるエッチャントを用いる。その後、犠牲膜８５が除去された部分を導電材料で埋め込み、導電層４５を形成する。最後に、スリットＳＬＴ内を絶縁体で埋め込む。
以上の工程により、セルアレイ領域ＣＡが作製される。作製したセルアレイ領域ＣＡは、後工程で加熱される。第１層４１Ｂａのｎ型不純物及び第２層４１Ｂｂのｐ型不純物は、加熱により半導体ボディ６１に拡散する。第２層４１Ｂｂは第１層４１Ｂａより半導体ボディ６１の近くにあり、ｐ型不純物の拡散速度はｎ型不純物の拡散速度より早いため、ｐ型不純物はｎ型不純物より半導体層４１Ｂから離れた位置まで拡散する。半導体ボディ６１の第１領域６１Ａ及び第２領域６１Ｂは、例えば、加熱によるｎ型又はｐ型不純物の熱拡散により形成される。ここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
第１実施形態にかかる半導体メモリ１によれば、データの消去動作の速度向上を図ることができる。メモリセルアレイ１０は、電荷蓄積膜６４に蓄積された電荷によりデータを記憶する。電荷蓄積膜６４にホールが注入されるとデータが消去される。ホールは、半導体ボディ６１から電荷蓄積膜６４に供給される。
消去動作時、半導体ボディ６１は、ゲート誘導ドレインリーク（GIDL:Gate-Induced Drain Leakage）と呼ばれる現象によりホールを生成する。第１領域６１Ａがｎ型半導体の場合、導電層４１に対して導電層４３に負電圧を印可すると、第１領域６１Ａから第３領域６１Ｃに至る半導体ボディ６１に電界が発生し電子とホールの対が生成される。このホールが半導体ボディ６１に蓄積されることで半導体ボディ６１が充電される。半導体ボディ６１がホールで十分に充電されると、半導体ボディ６１と電荷蓄積膜６４の間に電界が発生し、電荷蓄積膜６４にホールが注入される。電荷蓄積膜６４にホールが注入されるとデータが消去される。ＧＩＤＬによるホールの生成量が少ないと、半導体ボディ６１の充電に時間がかかり、データの消去に時間がかかる。第１実施形態にかかるメモリセルアレイ１０は、半導体ボディ６１内にホールを生成しやすい。以下、その理由を説明する。
図１７は、比較例にかかるメモリセルアレイの導電層４３の近傍における半導体ボディのバンド構造を模式的に示した図である。比較例は、半導体ボディのｐ型不純物の濃度がｎ型不純物の濃度より高い領域を有さない。
図１７に示す半導体ボディは、第１領域９１Ａと第２領域９１Ｂとを有する。図１７において第１領域９１Ａはｎ型半導体であり、第２領域９１Ｂは真正半導体である。ｎ型不純物は、上述のメモリセルアレイ１０と同様に、半導体層４１ＢとメモリピラーＭＰとの接点から拡散する。第１領域９１Ａは第２領域９１Ｂより半導体層４１ＢとメモリピラーＭＰとの接点の近くに位置する。第１領域９１Ａは、半導体層４１ＢとメモリピラーＭＰとの接点に近い側がｎ＋半導体であり、遠い側がｎ−半導体である。
図１７の左は熱平衡状態におけるバンド構造であり、右は第２領域９１Ｂの電位を基準として導電層４１に正電圧、導電層４１に対して導電層４３に負電圧を印可した際におけるバンド構造である。図１７は、価電子帯上端Ｅｖと伝導体下端Ｅｃの近傍のバンド構造を示している。半導体ボディに電界が加わると、半導体ボディのバンド構造は変化する。バンド構造は、例えば、図１７の左の状態、すなわち熱平衡状態から右の状態、すなわち消去バイアス印加状態に変化する。第１領域９１Ａのｎ＋半導体領域におけるエネルギーレベルと第２領域９１Ｂの導電層４３の近傍におけるエネルギーレベルは異なり、これらの間のエネルギーレベルの違いによりバンドが傾き空乏層が形成される。空乏層においてバンド間トンネリングにより価電子帯の電子ｅが伝導帯に遷移すると、価電子帯にホールｈが生成される。ホールｈは、空乏層の電界に沿って、第２領域９１Ｂ側に流れ、半導体ボディを充電する。
図１８は、本実施形態にかかるメモリセルアレイ１０の導電層４３の近傍における半導体ボディ６１のバンド構造を模式的に示した図である。
図１８に示すように、本実施形態にかかる半導体ボディは、第１領域６１Ａと第２領域６１Ｂと第３領域６１Ｃとを有する。上述のように、第１領域６１Ａは、ｎ型不純物の濃度がｐ型不純物の濃度より高い領域である。図１８において、第１領域６１Ａは、半導体層４１ＢとメモリピラーＭＰとの接点に近い側がｎ＋半導体であり、遠い側がｎ−半導体である。第２領域６１Ｂは、ｐ型不純物の濃度がｎ型不純物の濃度より高い領域である。図１８において第２領域６１Ｂは、ｐ−半導体である。第３領域６１Ｃは、第２領域６１Ｂよりｐ型不純物及びｎ型不純物の濃度が低い領域である。図１８において、第３領域は、真正半導体である。
図１８の左は熱平衡状態におけるバンド構造である。図１８では、比較のため比較例における価電子帯上端Ｅｖ及び伝導帯下端Ｅｃを点線で示す。第２領域６１Ｂにおけるエネルギーレベルは、第２領域６１Ｂがｐ型不純物を有することで、第１領域６１Ａ及び第３領域６１Ｃにおけるエネルギーレベルより高い。また図１８に示すエネルギーレベルは、図１７に示す比較例のエネルギーレベルと異なる。図１８に示すエネルギーレベルは、第２領域６１Ｂにおいて、図１７に示す比較例のエネルギーレベルより高くなる。図１８の左に示す価電子帯上端Ｅｖのエネルギーレベルは、第２領域６１Ｂにおいて、図１７の左に示す比較例の価電子帯上端Ｅｖのエネルギーレベルよりフェルミレベルの近くにある。図１８の左に示す伝導帯下端Ｅｃのエネルギーレベルは、第２領域６１Ｂにおいて、図１７の左に示す比較例の伝導帯下端Ｅｃのエネルギーレベルよりフェルミレベルから離れた位置にある。
図１８の右は第３領域６１Ｃの電位を基準として導電層４１に正電圧、導電層４１に対して導電層４３に負電圧を印可した際におけるバンド構造であり、すなわち消去バイアス印可状態のバンド構造である。
消去バイアス印加状態においても、図１８に示すエネルギーレベルは、図１７に示す比較例のエネルギーレベルより高くなる。その結果、空乏層における電界は、図１７に示す比較例と比較して大きくなる。空乏層で生成されたホールｈは、電界に沿って、第３領域６１Ｃ側に流れる。空乏層における電界が大きいと電子ｅ−のバンド間トンネルの発生確率が増加し、効率的に第３領域６１Ｃにホールｈを供給できる。すなわち、本実施形態にかかるメモリセルアレイ１０は、半導体ボディ６１で効率的にホールｈを生成でき、データの消去動作が早くなる。
（第１変形例）
次に、実施形態の第１変形例について説明する。
図１９は、第１実施形態の第１変形例にかかるメモリセルアレイの特徴部分を拡大した断面図である。第１変形例にかかるメモリセルアレイは、導電層４１の構造が図８に示す構造と異なる。以下に説明する以外の構成は、第１実施形態のメモリセルアレイ１０と同様である。
第１変形例にかかる導電層４１は、半導体層４１Ａ，４１Ｄ，４１Ｃを含む。半導体層４１Ｄは、第１層４１Ｄａと第２層４１Ｄｂと第３層４１Ｄｃとを含む。第１層４１Ｄａは、図８における第１層４１Ｂａと同様である。第２層４１Ｄｂは、図８における第２層４１Ｄｂと同様である。
第３層４１Ｄｃは、少なくとも一部が、第１層４１Ｄａと第２層４１Ｄｂの間にある。第３層４１Ｄｃは、炭素元素を含む。第３層４１Ｄｃは、例えば、炭素がドープされたポリシリコンである。第３層４１Ｄｃは、第３部分の一例である。第３層４１Ｄｃの厚みは、例えば、１ｎｍ以上１０ｎｍ以下である。
第１変形例にかかるメモリセルアレイの製造方法は、図１４に至る工程まで上記の製造方法と同じである。空間Ｓｐを半導体で埋め込む際に、第２層４１Ｄｂ、第３層４１Ｄｃ、第１層４１Ｄａの順に形成する。まず空間Ｓｐ内に、第２層４１Ｄｂを形成する。第２層４１Ｄｂは、空間Ｓｐと半導体層４１Ａ又は半導体層４１Ｃとの境界に形成される。次いで、第２層４１Ｄｂの内側に、第３層４１Ｄｃを形成する。最後に、第３層４１Ｄｃの内側に、第１層４１Ｄａを形成する。
このような構成によっても、第１実施形態と同様に、消去動作の速度向上を図ることができる。また第３層Ｄｃは、第１層４１Ｄａから半導体ボディ６１へのｎ型不純物の拡散を抑制する。ｎ型不純物の半導体ボディ６１への拡散が抑制されると、第１領域６１Ａが形成される範囲が狭まる。第１領域６１Ａにおけるｎ−半導体の領域が狭くなると、空乏層におけるエネルギーバンドの傾きがより大きくなり、ホールｈの生成効率が高まる。
（第２変形例）
次に、実施形態の第２変形例について説明する。
図２０は、第１実施形態の第２変形例にかかるメモリセルアレイの特徴部分を拡大した断面図である。第２変形例にかかるメモリセルアレイは、導電層４１の構造が図８に示す構造と異なる。以下に説明する以外の構成は、第１実施形態のメモリセルアレイ１０と同様である。
第１変形例にかかる導電層４１は、半導体層４１Ａ，４１Ｅ，４１Ｃを含む。半導体層４１Ｅは、第１層４１Ｅａと第２層４１Ｅｂとを含む。第２層４１Ｅｂは、図８における第２層４１Ｂｂと同様である。
第１層４１Ｅａは、ＸＹ面内に広がる。第１層４１Ｅａは、ｎ型不純物と炭素元素を含む。第１層４１Ｅａは、例えば、リンとカーボンを含む。第１層４１Ｅａは、リンとカーボンがドープされたｎ型半導体である。第１層４１Ｅａは、第１部分の一例である。
第１変形例にかかるメモリセルアレイの製造方法は、第１実施形態に示す製造方法と同様である。第１層４１Ｅａを形成する際に、第１層４１Ｅａにカーボンをｎ型不純物と一緒にドープする。
このような構成によっても、第１実施形態と同様に、消去動作の速度向上を図ることができる。また第１層４１Ｅａ内に加えられた炭素元素は、第１層４１Ｅａから半導体ボディ６１へのｎ型不純物の拡散を抑制する。ｎ型不純物の半導体ボディ６１への拡散が抑制されると、第１領域６１Ａが形成される範囲が狭まる。第１領域６１Ａにおけるｎ−半導体の領域が狭くなると、空乏層におけるエネルギーバンドの傾きがより大きくなり、ホールｈの生成効率が高まる。
（第３変形例）
次に、実施形態の第３変形例について説明する。
図２１は、第１実施形態の第３変形例にかかるメモリセルアレイの特徴部分を拡大した断面図である。第３変形例にかかるメモリセルアレイは、導電層４３が第１積層体４６となっている点が図８に示す構造と異なる。以下に説明する以外の構成は、第１実施形態のメモリセルアレイ１０と同様である。
積層体４０は、第１積層体４６と第２積層体４７とを有する。第１積層体４６は、第２積層体４７より導電層４１の近くにある。第１積層体４６は、複数の導電層４８と複数の絶縁層４９とを有し、導電層４８と絶縁層４９とを交互に有する。導電層４８は、例えば、導電性金属を含む。導電性金属は、例えば、タングステンである。導電層４８は、例えば、不純物をドープしたポリシリコンでもよい。絶縁層４９は、例えばシリコン酸化物を含む。第２積層体４７は、複数の導電層４５と複数の絶縁層４４とを有し、導電層４５と絶縁層４４とを交互に有する。
第１積層体４６と第２積層体４７との構造状の明確な区別はない。第１積層体４６は、例えば、第１積層体４６と第２積層体４７とを合わせた積層体のうち絶縁層４２との境界から導電層４８が５層までの部分である。第１積層体４６の複数の導電層４８は、第２選択トランジスタＳ２として機能する。第２積層体４７の複数の導電層４５は、メモリセルトランジスタＭＴとして機能する。図２１の半導体層４１Ｃの厚みは、例えば、図８の半導体層４１Ｃの厚みより厚い。
第３変形例にかかるメモリセルアレイの製造方法は、絶縁層４２を形成後に、導電層４３を形成せずに、絶縁層４４と犠牲膜８５とを交互に積層する点が第１実施形態にかかるメモリセルアレイの製造方法と異なる。半導体層４１Ｃは、第１実施形態にかかるメモリセルアレイの半導体層４１Ｃより厚くする。半導体層４１Ｃは、スリットＳＬＴ及びメモリホールＭＨを形成時のストッパ層として機能する。メモリピラーＭＰ、スリットＳＬＴ、半導体層４１Ｂの形成手順は、第１実施形態にかかるメモリセルアレイの製造方法と同様である。
このような構成によっても、第１実施形態と同様に、消去動作の速度向上を図ることができる。
（付記）
以下、いくつかの半導体記憶装置について付記する。
［１］複数の導電層及び複数の絶縁層を有し、導電層と絶縁層とが第１方向に交互に積層された積層体と、
前記積層体内において前記第１方向に延び、半導体ボディと、前記複数の導電層のうちの少なくとも一つと前記半導体ボディとの間に設けられた電荷蓄積膜と、を含む柱状体と、を備え、
前記複数の導電層のうちの第１導電層は、前記半導体ボディと接し、
前記半導体ボディは、ｎ型不純物の濃度がｐ型不純物の濃度より高い第１領域と、ｐ型不純物の濃度がｎ型不純物の濃度より高い第２領域とを有し、
前記第１領域は、前記第１方向において、前記第２領域より前記第１導電層と前記半導体ボディとの境界の近くにある、半導体記憶装置。
［２］．［１］に記載の半導体記憶装置において、
前記第１領域は、前記第１導電層と前記半導体ボディとの前記境界から前記第１方向に延びる。
［３］．［１］に記載の半導体記憶装置において、
前記半導体ボディは、第３領域をさらに有し、
前記第３領域は、前記第１方向において、前記第２領域より前記第１導電層と前記半導体ボディとの前記境界から離れた位置にあり、
前記第３領域は、前記ｎ型不純物及び前記ｐ型不純物を含まない又は前記第２領域と比べて前記ｐ型不純物及び前記ｎ型不純物の濃度が低い。
［４］．［１］に記載の半導体記憶装置において、
前記第１導電層と前記半導体ボディとの前記境界におけるｎ型不純物の濃度は、前記第１領域と前記第２領域との境界におけるｎ型不純物の濃度より高い。
［５］．［１］に記載の半導体記憶装置において、
前記半導体ボディの前記ｎ型不純物の濃度は、前記第１導電層と前記半導体ボディとの境界から前記第１方向に離れるに従い、低くなる。
［６］．［１］に記載の半導体記憶装置において、
前記半導体ボディの前記ｐ型不純物の濃度は、前記第１導電層と前記半導体ボディとの境界から前記第１方向に離れるに従い、低くなる。
［７］．［１］に記載の半導体記憶装置において、
前記第１導電層は、第１部分と第２部分とを有し、
前記第１部分はｎ型不純物を含み、前記第２部分はｐ型不純物を含み、
前記第２部分の少なくとも一部は、前記第１部分と前記半導体ボディとの間にある。
［８］．［６］に記載の半導体記憶装置において、
前記第１導電層は、第３部分をさらに有し、
前記第３部分は炭素元素を含み、
前記第３部分の少なくとも一部は、前記第１部分と前記第２部分との間にある。
［９］．［６］に記載の半導体記憶装置において、
前記第１部分が炭素元素をさらに含む。
［１０］．［１］に記載の半導体記憶装置において、
前記積層体は、前記第１導電層に最も近い位置に第２導電層を有し、
前記第２領域の少なくとも一部は、前記第１方向において、前記第２導電層の高さの範囲内にある。
［１１］．［１］に記載の半導体記憶装置において、
前記積層体は、前記第１導電層に近い順に、第１積層体と第２積層体とを有し、
前記第２領域の少なくとも一部は、前記第１方向において、前記第１積層体の高さの範囲内にある。
［１２］．［１］に記載の半導体記憶装置において、
前記第１領域は、ｎ型半導体である。
［１３］．［１］に記載の半導体記憶装置において、
前記第２領域は、ｐ型半導体である。
［１４］．［１］に記載の半導体記憶装置において、
前記ｎ型不純物はリンを含む。
［１５］．［１］に記載の半導体記憶装置において、
前記ｐ型不純物はボロンを含む。
［１６］．［１］に記載の半導体記憶装置において、
前記積層体は、論理回路上に設けられている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体メモリ、１０…メモリセルアレイ、３０…基板、４０…積層体、４１，４３，４５，４８…導電層、４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ…半導体層、４１Ｂａ，４１Ｄａ，４１Ｅａ…第１層、４１Ｂｂ，４１Ｄｂ，４１Ｅｂ…第２層、４１Ｄｃ…第３層、４２，４４，４９…絶縁層、４６…第１積層体、４７…第２積層体、６１…半導体ボディ、６１ａ…境界、６１Ａ，９１Ａ…第１領域、６１Ｂ，９１Ｂ…第２領域、６１Ｃ…第３領域、６４…電荷蓄積膜、ＭＰ…メモリピラー、ＰＥ…回路層

Claims (10)

  1. 複数の導電層及び複数の絶縁層を有し、導電層と絶縁層とが第１方向に交互に積層された積層体と、
    前記積層体内において前記第１方向に延び、半導体ボディと、前記複数の導電層のうちの少なくとも一つと前記半導体ボディとの間に設けられた電荷蓄積膜と、を含む柱状体と、を備え、
    前記複数の導電層のうちの第１導電層は、前記半導体ボディと接し、
    前記半導体ボディは、ｎ型不純物の濃度がｐ型不純物の濃度より高い第１領域と、ｐ型不純物の濃度がｎ型不純物の濃度より高い第２領域とを有し、
    前記第１領域は、前記第１方向において、前記第２領域より前記第１導電層と前記半導体ボディとの境界の近くにある、半導体記憶装置。
  2. 前記半導体ボディは、第３領域をさらに有し、
    前記第３領域は、前記第１方向において、前記第２領域より前記第１導電層と前記半導体ボディとの前記境界から離れた位置にあり、
    前記第３領域は、前記ｎ型不純物及び前記ｐ型不純物を含まない又は前記第２領域と比べて前記ｐ型不純物及び前記ｎ型不純物の濃度が低い、請求項１に記載の半導体記憶装置。
  3. 前記半導体ボディの前記ｎ型不純物及び前記ｐ型不純物の濃度は、前記第１導電層と前記半導体ボディとの境界から前記第１方向に離れるに従い、低くなる、請求項１又は２に記載の半導体記憶装置。
  4. 前記第１導電層は、第１部分と第２部分とを有し、
    前記第１部分はｎ型不純物を含み、前記第２部分はｐ型不純物を含み、
    前記第２部分の少なくとも一部は、前記第１部分と前記半導体ボディとの間にある、請求項１〜３のいずれか一項に記載の半導体記憶装置。
  5. 前記第１導電層は、第３部分をさらに有し、
    前記第３部分は炭素元素を含み、
    前記第３部分の少なくとも一部は、前記第１部分と前記第２部分との間にある、請求項４に記載の半導体記憶装置。
  6. 前記第１部分が炭素元素をさらに含む、請求項４に記載の半導体記憶装置。
  7. 前記積層体は、前記第１導電層に最も近い位置に第２導電層を有し、
    前記第２領域の少なくとも一部は、前記第１方向において、前記第２導電層の高さの範囲内にある、請求項１〜６のいずれか一項に記載の半導体記憶装置。
  8. 前記積層体は、前記第１導電層に近い順に、第１積層体と第２積層体とを有し、
    前記第２領域の少なくとも一部は、前記第１方向において、前記第１積層体の高さの範囲内にある、請求項１〜６のいずれか一項に記載の半導体記憶装置。
  9. 前記ｎ型不純物はリンを含む、請求項１〜８のいずれか一項に記載の半導体記憶装置。
  10. 前記ｐ型不純物はボロンを含む、請求項１〜９のいずれか一項に記載の半導体記憶装置。
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