JP6448503B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置の分野では、リソグラフィ技術の解像度の限界に制限されることなく高集積化を達成することが可能なデバイスとして、三次元型のＮＡＮＤ型フラッシュメモリが注目されている。この三次元型のＮＡＮＤ型フラッシュメモリは、ワード線や選択ゲート線として機能する複数の導電層と層間絶縁層とを半導体基板上に交互に積層した積層体を備えると共に、この積層体を貫通するように配置された柱状の半導体層を備えている。この半導体層はメモリセルのチャネルとして機能する。また、三次元型のＮＡＮＤ型フラッシュメモリは、積層体中の導電層と半導体層との間に、順次配置されたブロック絶縁層、電荷蓄積層、及びトンネル絶縁層を備える。
上記構造を持つ三次元型のＮＡＮＤ型フラッシュメモリの場合、そのコストを削減する方策の一つとして、電荷蓄積層の薄膜化が考えられる。しかし、電荷蓄積層を薄膜化させた場合、電荷保持能力及び電荷捕獲効率が低下する点が問題となる。
特開２０１３−１９１６６６号公報
電荷蓄積層の薄膜化と電荷捕獲の高効率化を実現する不揮発性半導体記憶装置を提供することを目的とする。
実施形態に係る不揮発性半導体記憶装置は、基板上に配置されたメモリセルを備え、前記メモリセルは、半導体層と、制御ゲート電極と、前記半導体層及び前記制御ゲート電極間に配置された電荷蓄積層と、前記半導体層及び前記電荷蓄積層間に配置された第１絶縁層と、前記電荷蓄積層及び前記ゲート電極間に配置された第２絶縁層とを備え、前記電荷蓄積層は、シリコンと窒素を含む絶縁体を含み、前記絶縁体は更に第１元素又は前記第１元素とは異なる第２元素、並びに、前記絶縁体に含まれた前記第１元素及び前記第２元素とは異なる第３元素を含む。
第１の実施形態に係る不揮発性半導体記憶装置の機能ブロックを示す図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの等価回路を示す図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの概略的な構造を示す斜視図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの概略的な構造を示す斜視図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの動作原理を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層に対する元素の添加濃度を示す図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の変化と電荷蓄積層のシリコン原子をアルミニウム原子に置換した場合の注入電子濃度の変化の差分を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。 第２の実施形態に係る不揮発性半導体記憶装置におけるメモリセルの概略的な構造を示す断面図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの概略的な構造を示す断面図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの動作原理を説明する図である。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層に対する添加金属濃度と電荷蓄積層の電気的膜厚の関係を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置のデータ書き込み時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置のデータ消去時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置における別のメモリセルの概略的な構造を示す断面図である。 同実施形態に係る不揮発性半導体記憶装置のデータ書き込み時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置のデータ消去時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の電荷トラップの深さと密度の関係を示すグラフである。 同実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の金属の添加濃度を示す図である。
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置の機能ブロックを示す図である。
本実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１、ロウデコーダ２及び３、センスアンプ４、カラムデコーダ５、並びに、制御信号生成部６を備える。メモリセルアレイ１は、複数のメモリブロックＭＢを有する。各メモリブロックＭＢは、三次元的に配列された複数のメモリセルＭＣを有する。ロウデコーダ２及び３は、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１のデータの書き込み及び読み出しを制御する。センスアンプ４は、データ読み出し時においてメモリセルアレイ１に流れる電気信号を検知し増幅する。カラムデコーダ５は、カラムアドレス信号をデコードし、センスアンプ４を制御する。制御信号生成部６は、基準電圧を昇圧し、データ書き込みやデータ消去時に用いる高電圧を生成する他、制御信号を生成し、ロウデコーダ２及び３、センスアンプ４、及びカラムデコーダ５を制御する。
次に、本実施形態のメモリセルアレイ１の回路構成について説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの等価回路を示す図である。
メモリセルアレイ１は、図２に示すように、複数のメモリブロックＭＢを有する。これら複数のメモリブロックＭＢには、複数のビット線ＢＬ及びソース線ＳＬが共通に接続されている。各メモリブロックＭＢは、ビット線ＢＬを介してセンスアンプ４に接続され、ソース線ＳＬを介して図示しないソース線ドライバに接続されている。
以下、単原子層とは、平面的に原子１層で構成されることを意味する。即ち、単原子層は、原子約１個分の膜厚を備えることになる。
そして、「モノレイヤ」（ｍｏｎｏｌａｙｅｒ，ＭＬ）とは、理想的（即ち無欠陥）な単原子層における原子数であるところの１モノレイヤに対して、実際の単原子層にどれくれいの原子数が存在するか、即ち被覆率を意味する単位“ＭＬ”の名称である。例えば、０．５モノレイヤとは、グラフ中などでは“０．５ＭＬ”と示され、理想的（即ち無欠陥）な単原子層に対して５０％の被覆率で原子が存在することを意味する。
本明細書中、１モノレイヤ以下の膜は、単原子層を意味するものとする。なお、１モノレイヤを超える膜は、原子層が積層された複数原子層となる。例えば、１．５モノレイヤと言う場合、１モノレイヤの原子層上に０．５モノレイヤの原子層が存在している。この場合の下層の１モノレイヤは必ずしも理想的（即ち無欠陥）である必要は無く、実際の原子層においては完全に無欠陥であることは稀である。
メモリブロックＭＢは、一端がビット線ＢＬに接続され、他端がソースコンタクトＬＩを介してソース線ＳＬに接続された複数のメモリユニットＭＵを有する。各メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳ及びソースコンタクトＬＩ間に接続されたソース側選択トランジスタＳＴＳ、並びに、メモリストリングＭＳ及びビット線ＢＬ間に接続されたドレイン側選択トランジスタＳＴＤを有する。
メモリストリングＭＳは、直列接続された複数のメモリセルＭＣを有する。各メモリセルＭＣは、半導体層、電荷蓄積層、及び制御ゲートを持つトランジスタであり、制御ゲートに印加された電圧に応じて電荷蓄積層に電荷を蓄積して閾値を変化させる。異なるメモリストリングＭＳに属する複数のメモリセルＭＣには、それぞれの制御ゲートの電極となるワード線ＷＬが共通に接続されている。これら複数のメモリセルＭＣは、ワード線ＷＬを介してロウデコーダ２又は３に接続されている。
ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳが接続された制御ゲートを持つ。ソース側選択ゲート線ＳＧＳは、ロウデコーダ２又は３に接続され、入力された信号に応じてメモリストリングＭＳと半導体基板とを選択的に接続する。
ドレイン側選択トランジスタＳＴＤは。ドレイン側選択ゲート線ＳＧＤが接続された制御ゲートを持つ。ドレイン側選択ゲート線ＳＧＤは、ロウデコーダ２又は３に接続され、入力された信号に応じてメモリストリングＭＳとビット線ＢＬとを選択的に接続する。
次に、本実施形態のメモリセルアレイ１の概略的な構造について説明する。
図３は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの概略的な構造を示す斜視図である。
メモリセルアレイ１は、図３に示すように、半導体基板１０１、及び半導体基板１０１上にＺ方向に積層された複数の導電層１０２（制御ゲート電極）を有する。
メモリセルアレイ１は、Ｚ方向に延びる複数のメモリ柱状体１０５を有する。導電層１０２及びメモリ柱状体１０５の交差部は、ソース選択トランジスタＳＴＳ、メモリセルＭＣ、或いは、ドレイン側選択トランジスタＳＴＤとして機能する。導電層１０２は、例えばタングステン（Ｗ）やポリシリコン（Ｐｏｌｙ−Ｓｉ）等で形成され、ソース側選択ゲート線ＳＧＳ、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤとして機能する。
また、複数の導電層１０２は、階段状に形成されている。即ち、所定の導電層１０２は、上層に位置する他の導電層１０２の下面と対向しないコンタクト部１０２ａを持つ。また、導電層１０２は、このコンタクト部１０２ａにおいてビア１０９と接続されている。ビア１０９の上端には、配線１１０が配置されている。なお、ビア１０９及び配線１１０は、タングステン（Ｗ）等から形成される。
また、メモリセルアレイ１は、複数の導電層１０２のＹ方向の側面に対向し、Ｘ方向に延びる導電層１０８を有する。導電層１０８の下面は、半導体基板１０１に接触している。導電層１０８は、例えばタングステン（Ｗ）等から形成され、ソースコンタクトＬＩとして機能する。
また、メモリセルアレイ１は、複数の導電層１０２及びメモリ柱状体１０５の上方に位置し、Ｘ方向に複数並びＹ方向に延びる複数の導電線１０６及び導電線１０７を有する。導電線１０６の下面には、それぞれメモリ柱状体１０５が電気的に接続されている。なお、導電線１０６は、例えばタングステン（Ｗ）等から形成され、ビット線ＢＬとして機能する。導電線１０７の下面には、導電層１０８が電気的に接続されている。なお、導電線１０７は、例えばタングステン（Ｗ）から形成され、ソース線ＳＬとして機能する。
更に、メモリセルアレイ１は、ビーム柱状体１１１を有する。ビーム柱状体１１１は、複数の導電層１０２に形成された孔に連通し、複数の導電層１０２のコンタクト部１０２ａの姿勢を維持させる。
次に、本実施形態のメモリセルＭＣについて説明する。
図４は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの概略的な構造を示す斜視図である。なお、ソース側選択トランジスタＳＴＳ及びドレイン側選択トランジスタＳＴＤも、図４と同様の構造としても良い。
本実施形態のメモリセルＭＣは、所謂ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型のトランジスタによって構成されている。つまり、メモリセルＭＣは、導電層１０２及びメモリ柱状体１０５の交差部に形成される。メモリ柱状体１０５は、コア絶縁層１２１、並びに、コア絶縁層１２１の側面を覆う半導体層１２２を有する。そして、メモリセルアレイ１は、半導体層１２２及び導電層１０２間に配置された多膜層１２３を有する。多膜層１２３は、半導体層１２２から導電層１０２に掛けて成膜されたトンネル絶縁層１２４（第１絶縁層）、電荷蓄積層１２５、及びブロック絶縁層１２６（第２絶縁層）を有する。なお、本実施形態の場合、コア絶縁層１２１からブロック絶縁層１２６までの構成が、メモリ柱状体１０５に含まれる。
コア絶縁層１２１は、例えば酸化シリコン（ＳｉＯ２）等から形成される。半導体層１２２は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）等から形成され、メモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及びドレイン側選択トランジスタＳＴＤのチャネルとして機能する。トンネル絶縁層１２４は、例えば酸化シリコン（ＳｉＯ２）等から形成される。電荷蓄積層１２５は、例えば窒化シリコン（Ｓｉ３Ｎ４）等の電荷蓄積が可能な絶縁体を主成分として形成される。ブロック絶縁層１２６は、例えば酸化シリコン（ＳｉＯ２）等から形成される。なお、メモリセルＭＣは、ブロック絶縁層１２６及び導電層１０２間に対して、ブロック高誘電層及びバリア層を有しても良い。ブロック高誘電層は、例えば酸化アルミニウム（Ａｌ２Ｏ３）や酸化ハフニウム（ＨｆＯｘ）等の酸化金属から形成される。バリア層は、例えば窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）等の窒化金属から形成される。また、以下では、窒化シリコン（Ｓｉ３Ｎ４）を主成分とする電荷蓄積層１２４について説明するが、以下の実施形態は他の材料を主成分とする電荷蓄積層についても同様に適用可能である点に留意されたい。
上記構造のメモリセルＭＣに対するデータ書き込み或いはデータ消去は、半導体層１２２及び電荷蓄積層１２５間のトンネル絶縁層１２４に高電界を印加して、電荷蓄積層１２５に電子或いは正孔を注入させる。これによって、電荷蓄積層１２５内の電荷量が変化して、メモリセルＭＣの閾値電圧がシフトする。そして、メモリセルＭＣは、異なる閾値電圧に対して値（４値／セルの場合、‘１１’、‘０１’、‘１０’、‘００’）を割り当てることでデータを記憶する。
不揮発性半導体記憶装置を大容量化させるには、微細化及び積層化が効果的ではあるが、そのためにはデータ書き込み及びデータ消去の効率を向上させ、動作電圧を低下させることが望ましい。そのために電荷蓄積層１２５に要求されるのは、（１）電子及び正孔の捕獲能力の向上、（２）電子及び正孔の保持能力の改善、（３）物理膜厚の薄膜化、である。前述の通り、電荷蓄積層１２５は、例えば窒化シリコン（Ｓｉ３Ｎ４）から形成されている。しかし、単純に窒化シリコン（Ｓｉ３Ｎ４）のみを用いた場合、薄膜化に伴い電荷蓄積能力が低下するため、物理膜厚を５ｎｍ以下にすることは困難である。そして、このことが、ＭＯＮＯＳ型のトランジスタの微細化、薄膜化の阻害要因となる。
電荷蓄積層１２５の薄膜化に伴う電荷蓄積能力の低下は、トンネル絶縁層１２４を介して注入された準粒子の多くが電荷蓄積層１２５を通過してブロック絶縁層１２６に抜けてしまうことに起因する。そのため、電荷蓄積層１２５の電荷蓄積性能を向上させるには、注入された準粒子を効率的に散乱させ且つ効率的に蓄積させることが望ましい。しかし、準粒子が効率的に蓄積される欠陥は電子散乱断面積が小さい一方、準粒子が効率的に散乱される欠陥は電子蓄積能力が低いという相反する性質を有する。
そこで本実施形態では、電荷蓄積層１２５の準粒子である電子の蓄積機能を担う欠陥と、電荷蓄積層１２５の電子の散乱機能を担う欠陥とを分離して持つようにする。
図５は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの動作原理を説明する図である。この図には、メモリセルＭＣのエネルギーバンドが示されている。
本実施形態のメモリセルＭＣの場合、電荷蓄積層１２５に対して電荷蓄積層１２５の主成分とは異なる第１元素又は第１元素と異なる第２元素と、第３元素が添加されている。第１元素は、電子散乱機能を担う第１サイトを生じさせる元素である。この第１サイトは、共鳴弾性散乱によって電子を散乱させるものであり、窒化シリコン（Ｓｉ３Ｎ４）の禁制帯のうち伝導体近傍のエネルギー準位Ｅ１を持つ。第３元素は、電子捕獲機能を担う第２サイトを生じさせる元素である。この第２サイトは、非弾性散乱を生じさせるサイトであり、窒化シリコン（Ｓｉ３Ｎ４）の禁制帯の比較的深いエネルギー準位Ｅ２を持つ。本実施形態では、電荷蓄積層１２５への注入電子を比較的浅いエネルギー準位Ｅ１を持つ第１サイトで散乱させて電荷蓄積層１２５中の電子の移動距離を長くし、これを比較的深いエネルギー準位Ｅ２を持つ第２サイトで非弾性散乱させて電荷蓄積能力を向上させる。
次に、電荷蓄積層１２５に添加させる元素（不純物）について説明する。
電荷蓄積層１２５の不純物が電荷蓄積層１２５中に形成する荷電準粒子に対するポテンシャルを中心対称でｌｉｍｒ→∞ｒ２Ｖ（ｒ）＝０、ｌｉｍｒ→０ｒ２Ｖ（ｒ）＝０を満たすような形状のＶ（ｒ）と近似する。但し、ｒは不純物中心からの動径を表すスカラー値である。準粒子の有効質量をμ、エネルギーをＥ、不純物中心に対する角運動量をｌとして荷電準粒子の波動関数を部分波展開した動径方向の波動関数をＲｌ（ｒ）とすると、χｌ（ｒ）＝ｒＲｌ（ｒ）はシュレーディンガー方程式を満たす。
［数１］
数１を解いて得られる部分波散乱断面積σｌ（Ｅ）は以下の式で与えられる。
［数２］
但し、ＥＲは、ｓｉｎδｌ（ｋ）＝−ｋ∫０ ∞Ｕ（ｒ）ｊｌ（ｋｒ）χｌ（ｋｒ）ｒ２ｄｒに対してδｌ（ｋＲ）＝π／２を満たすようなｋＲに対応するエネルギー、即ち
［数３］
である。なおｊｌ（χ）はｌ次の球ベッセル関数である。またΓｌはΓｌ／２＝（ｄδｌ／ｄＥ）Ｅ＝ＥＲで与えられる量である。数２から部分波散乱断面積σｌは準粒子のエネルギーＥがＥＲに近い値となる場合にピークとなる最大値π（２ｌ＋１）／ｋＲ ２を与え、その半値幅がΓｌである。
共鳴弾性散乱を生じさせる添加元素（第１元素）或いは共鳴弾性散乱サイトのエネルギー深さは、フォトルミネッセンス法、エレクトロルミネッセンス法、分光エリプソメトリ法、電子スピン共鳴法、チャージポンピング法などによって測定可能である。伝導帯からのエネルギー深さが０．４ｅＶ以下であれば、第一義的には電子は弾性散乱されるため、伝導帯からのエネルギー深さが０．６ｅＶ以上の非弾性散乱不純物又は非弾性散乱サイトと区別することができる。
例えば電荷蓄積層１２５中に不純物としてハフニウム（Ｈｆ）を添加させると、Ｓｉ３Ｎ４中に不純物ポテンシャルＶ（ｒ）が生じる。トンネル絶縁層１２４を通過してきたＥ＝０．４ｅＶの運動エネルギーを持つ電子の場合、例えば準粒子としての共鳴エネルギーはＥＲ＝０．４ｅＶとなり、共鳴エネルギー幅は０．５ｅＶ程度となる。トンネル絶縁層１２４から注入された電子は、ハフニウム（Ｈｆ）の周りに例えば平均１０−１５ｓ程度の共鳴状態を形成するため、トンネル絶縁層１２４から注入された電子がブロック絶縁層１２６に突入するまでに電荷蓄積層１２５中に滞在している時間は、平均で約５倍も伸びることになる。このようにして電荷蓄積層１２５中で共鳴弾性散乱を起こすようなハフニウム（Ｈｆ）を添加させることで、例えば電荷蓄積層１２５中の非弾性散乱サイトに注入電子が到達する確率が例えば約５倍に増えることになり、電荷蓄積層１２５の電荷捕獲性能の向上が見込まれる。このような共鳴弾性散乱を生じさせるような不純物は、電荷蓄積層１２５中において浅いエネルギー準位が形成される方が、共鳴弾性散乱断面積を増大させ、共鳴状態が長寿命化することによる電荷蓄積層１２５中の電子の滞在時間が長くなるため好ましい。このような不純物（第１元素）としては、ハフニウム（Ｈｆ）以外に例えばジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、レニウム（Ｒｅ）、マンガン（Ｍｎ）、炭素（Ｃ）、スカンジウム（Ｓｃ）、アルミニウム（Ａｌ）、リン（Ｐ）等がある。以降、このような共鳴弾性散乱を「第１種共鳴弾性散乱」と称することもある。
上記第１種共鳴弾性散乱を起こす不純物単体でも電荷蓄積層１２５の電荷蓄積特性を向上させる効果はあるが、第１種共鳴弾性散乱を起こす不純物に加え、非弾性散乱を起こす不純物（第３元素）を併せて添加することで電荷蓄積特性を更に向上させることができる。そのような非弾性散乱を生じさせる不純物は、エネルギー準位が電荷蓄積層１２５のミッドギャップ付近にあることが好ましく、例えばルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロビウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロジウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、イットリウム（Ｙ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）等がある。
例えば電荷蓄積層１２５中の窒素欠損サイトのように２種類以上のエネルギー準位を持つ場合、始状態では電荷蓄積層１２５中に注入された電子が、不純物或いは欠陥サイト中に既に捕獲されている電子を励起することでエネルギーを失い、一時的に不純物或いは欠陥サイトに捕獲され得る。この状態は有限の寿命を持ち、終状態では励起された電子と外部から注入された電子の相互作用によって、一方がエネルギーを失うことで完全に捕獲され、もう一方がエネルギーを得ることで不純物サイトから離れた状態となる。この場合、トンネル絶縁層１２４から注入された準粒子としての例えば１．０ｅＶの電子は、電荷蓄積層１２５の窒素欠損サイトの低い方のエネルギー準位に既にトラップされている電子を１．０ｅＶほど励起して高い方のエネルギー準位に移動させると同時に自らはエネルギーを失い電荷蓄積層１２５の窒素欠損サイト付近に存在する２番目の電子となった後、例えば１０−１４ｓ後に再び窒素欠損サイトを離れることによって生じるものであり、入射電子のエネルギーのチャネル幅は０．０１ｅＶ程度と非常に狭いものの、電子を電荷蓄積層１２５に非常に長く留める効果がある。このような不純物（第２元素）或いは欠陥サイトとしては、上記のような窒素欠損サイトに加え、例えば水素（Ｈ）、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）等がある。以降、このような共鳴弾性散乱を「第２種共鳴弾性散乱」と称することもある。
上記第２種共鳴弾性散乱を起こす不純物或いは欠陥サイト単体でも電荷蓄積層１２５の電荷蓄積特性を向上させる効果があるが、第１種共鳴弾性散乱を起こす不純物（第１元素）を添加する場合と同様、第２種共鳴弾性散乱を起こす不純物（第２元素）に加え、非弾性散乱を起こす不純物（第３元素）を併せて添加すれば、電荷蓄積層１２５の電荷蓄積特性が更に向上させることができる。そのような非弾性散乱を起こす第２元素は、エネルギー準位が電荷蓄積層１２５のミッドギャップ付近にあることが好ましい。
図６は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層に対する元素の添加濃度を示す図である。図中Ａは第１元素及び第２元素の濃度を示し、図中Ｂは第３元素の濃度を示す。図中ｘはトンネル絶縁層１２４と電荷蓄積層１２５の境界を示し、図中ｘ´は電荷蓄積層１２５とブロック絶縁層１２６の境界を示す。
第１種共鳴弾性散乱を生じさせる第１元素の添加濃度ピーク、第２種共鳴弾性散乱を生じさせる第２元素の添加濃度ピーク、又は第２種共鳴弾性散乱のサイトが、前記非弾性散乱を生じさせる第３元素の添加濃度ピークに近接して存在する場合（例えば、図６の分布ｄ１０１及びｄ１０４の組み合せ）、共鳴弾性散乱によって弾性散乱サイトへの滞在時間が伸びた準粒子が、近接する非弾性散乱サイトに誘導され易くなることによって電荷蓄積層１２５の電荷蓄積性能が向上する。
また、第１元素の添加濃度ピーク、第２元素の添加濃度ピーク、又は第２種共鳴弾性散乱のサイトが、トンネル絶縁層１２４近傍に存在する場合（図６の分布ｄ１０１）、トンネル絶縁層１２４からトンネルしてきた準粒子が弾性散乱されることで、準粒子の軌道が膜厚方向から変化する。そのため、電荷蓄積層１２５中の移動距離が長くなって準粒子が電荷蓄積層１２５に捕獲され易くなる。これによって、電荷蓄積層１２５の電荷蓄積性能が向上する。この場合、第１元素は、トンネル絶縁層１２４及び電荷蓄積層１２５間に偏析していても上記同様にメモリセルＭＣの電荷蓄積性能が向上する。
また、第１元素の添加濃度ピーク、第２元素の添加濃度ピーク、又は第２種共鳴弾性散乱のサイトが、電荷蓄積層１２５の膜厚方向における中央寄りに存在する場合（図６の分布ｄ１０２）、共鳴弾性散乱によって弾性散乱サイトへの滞在時間が伸びた準粒子が、近接する非弾性散乱サイトに誘導され易くなることによって電荷蓄積層１２５の電荷蓄積性能が向上する。また、トンネル絶縁層１２４からトンネルしてきた準粒子が弾性散乱されることで、準粒子の軌道が膜厚方向から変化する。そのため、電荷蓄積層１２５中の移動距離が長くなって準粒子が電荷蓄積層１２５に捕獲され易くなる。これによって電荷蓄積層１２５の電荷蓄積性能が向上する。
また、第１元素の添加濃度ピーク、第２元素の添加濃度ピーク、又は第２種共鳴弾性散乱のサイトが、ブロック絶縁層１２６近傍に存在する場合（図６の分布ｄ１０３）、共鳴弾性散乱によって後方散乱される準粒子を増やすことによって電荷蓄積層１２５の電荷蓄積性能が向上する。
図７Ａ〜７Ｈは、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の時間依存性を説明する図である。図７のうち濃色の球はシリコン原子を示し、淡色の球は窒素原子を示す。また、図７のうち濃色部分は電子濃度が高い部分を示し、淡色部分は電子濃度が低い部分を示す。また、図８は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の注入電子濃度の変化と電荷蓄積層のシリコン原子をアルミニウム原子に置換した場合の注入電子濃度の変化の差分を説明する図である。図８のうち濃色の球はアルミニウム原子を示し、淡色の球は窒素原子を示す。また、図８のうち濃色部分は窒化シリコン（Ｓｉ３Ｎ４）に比べ電子濃度が高い部分を示し、淡色部分は窒化シリコン（Ｓｉ３Ｎ４）に比べ電子濃度が低い部分を示す。
窒化シリコン膜の注入電子濃度変化と窒化シリコン膜のシリコン原子をアルミニウム原子に置換した場合の注入電子濃度変化の差分を説明する図である。これらの図は、第１原理計算に基づいている。
図７Ａ〜７Ｈから分かるように、電子注入前の電荷蓄積層１２５と比較して、電子濃度の高い部分が窒素原子サイトを中心に伝わっていくことが分かる。また、図８から、アルミニウム原子サイトのうちトンネル絶縁層１２４側の電子濃度が高く、アルミニウム原子サイトのうちブロック絶縁層１２６側の電子濃度が低いことが分かる。これは、添加されたアルミニウム原子によって注入電子が後方散乱されたことを反映していると考えられる。これによって、電荷蓄積層１２５の電荷の突き抜けが抑制でき、電荷蓄積層１２５の電荷蓄積性能の向上が図れる。
同様に電荷蓄積層１２５の価電子帯の上端に対して０．７ｅＶまでのエネルギー準位を生じさせるような第４元素を添加した場合、正孔による蓄積電荷の消去性能の向上が図れる。
次に、本実施形態のメモリセルアレイ１の製造方法について説明する。
図９〜図１６は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの製造工程を説明する図である。各図中ＡはＹ−Ｚ断面図を示し、各図中ＢはＸ−Ｙ断面図を示す。また、図１２は、図１１の一点鎖線で囲まれた領域ａ１０１を拡大させた断面図となる。
始めに、図９に示すように、半導体基板１０１上において層間絶縁層１４１´´及び犠牲層１６１´´が交互に複数積層され、最上層の犠牲層１６１´´上に層間絶縁層１４４´´が積層される。ここで、層間絶縁層１４１´´及び１４４´´は、例えば酸化シリコン（ＳｉＯ２）等で形成される。また、犠牲層１６１´´は、例えば窒化シリコン（Ｓｉ３Ｎ４）等で形成される。
続いて、図１０に示すように、層間絶縁層１４１´´、１４４´´、及び犠牲層１６１´´に対して、Ｚ方向に延びる複数の貫通孔１４５が形成される。ここで、貫通孔１４５の形成には、例えばリソグラフィ及びドライエッチングが用いられる。これによって、層間絶縁層１４１´´、１４４´´、及び犠牲層１６１´´は、層間絶縁層１４１´、１４４´、及び犠牲層１６１´となる。貫通孔１４５は、メモリホール１４５となる。
続いて、図１１に示すように、貫通孔１４５に対して、メモリ柱状体１０５の材料が埋め込まれる。
メモリ柱状体１０５の材料は、図１２に示すように、貫通孔１４５の側面から中心に掛けてブロック絶縁層１２６、電荷蓄積層１２５、トンネル絶縁層１２４、半導体層１２２、コア絶縁層１２１の順に埋め込まれる。ここで、ブロック絶縁層１２６は、例えば酸化シリコン（ＳｉＯ２）等で形成される。電荷蓄積層１２５は、例えば窒化シリコン（Ｓｉ３Ｎ４）等の電荷蓄積が可能な材料で形成される。トンネル絶縁層１２４は、例えば酸化シリコン（ＳｉＯ２）等で形成される。半導体層１２２は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）等で形成される。コア絶縁層１２１は、例えば酸化シリコン（ＳｉＯ２）等で形成される。なお、必要に応じて、ブロック絶縁層１２６及び犠牲層１６１間に対して、ブロック高誘電層及びバリア層を有しても良い。ブロック高誘電層は、例えば酸化アルミニウム（Ａｌ２Ｏ３）や酸化ハフニウム（ＨｆＯｘ）等の酸化金属で形成される。バリア層は、例えば窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）等の窒化金属で形成される。
また、本実施形態の場合、電荷蓄積層１２５が成膜される際、電荷蓄積層１２５の所望の位置に対して第１元素となるハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等、第２元素となるルテニウム（Ｒｕ）、ニッケル（Ｎｉ）等が添加される。また、必要に応じて、電荷蓄積層１２５の所望の位置に対して第３元素となるフッ素（Ｆ）、塩素（Ｃｌ）等、第４元素を添加させても良い（図１２の白抜き矢印）。
続いて、図１３に示すように、層間絶縁層１４１´、１４４´、及び犠牲層１６１´に対して、Ｚ方向を深さ方向とし、Ｘ方向を延伸方向とする複数の溝１４８が形成される。これによって、層間絶縁層１４１´、１４４´、及び犠牲層１６１´は、層間絶縁層１４１、１４４、及び犠牲層１６１になる。
続いて、図１４に示すように、溝１４８を介して、犠牲層１６１が剥離される。これによって、隣接する層間絶縁層１４１間及び層間絶縁層１４１及び１４４間には空隙１６４が形成される。空隙１６４には、メモリ柱状体１０５が露出する。
続いて、図１５に示すように、溝１４８を介して、空隙１６４に対して導電層１０２が埋め込まれる。ここで、導電層１０２は、例えばタングステン（Ｗ）等で形成される。
最後に、図１６に示すように、溝１４８の側面に絶縁層１４９が成膜された後、導電層１０８が成膜される。
以上が、本実施形態のメモリセルアレイ１の製造工程の一部である。
本実施形態によれば、第１元素或いは第２元素によって電子散乱能力を向上させると共に、第１元素或いは第２元素と異なる第３元素によって電子蓄積能力を向上させることで、電荷蓄積層の薄膜化と電荷捕獲の高効率化を実現する不揮発性半導体記憶装置を提供することができる。
［第２の実施形態］
第１の実施形態では、共鳴弾性散乱を利用して電荷捕獲効率を向上させた不揮発性半導体記憶装置について説明した。これに対して、本実施形態では、非弾性散乱を利用して電荷捕獲効率を向上させた不揮発性半導体記憶装置について説明する。ここでは、主に第１の実施形態と異なる点について説明する。
先ず、本実施形態のメモリセルＭＣの構造について説明する。
図１７及び１８は、第２の実施形態に係る不揮発性半導体記憶装置におけるメモリセルの概略的な構造を示す断面図である。図１８は、図１７のトンネル絶縁層１２４及び電荷蓄積層２２５の境界を拡大した図である。
本実施形態のメモリセルＭＣの場合、電荷蓄積層２２５に対して非弾性散乱の散乱能が高い元素（第５元素）、具体的にはシリコン（Ｓｉ）よりも原子番号が大きい金属が添加されている。図１７の場合、電荷蓄積層２２５のうちトンネル絶縁層１２４近傍に対してチタン（Ｔｉ）２２５ａが添加されている。ここで、第５元素となる金属として、チタン（Ｔｉ）の他、例えばカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、Ｂａ（バリウム）、イットリウム（Ｙ）、及びランタノイドを用いることができる。また、これら金属を複数組み合せて用いても良い。以下では、金属（第５元素）としてチタン（Ｔｉ）を用いた場合を例に説明するが、本実施形態は、上記列挙した金属などを用いた場合であっても適用可能である点に留意されたい。
なお、電荷蓄積層２２５に金属を添加し過ぎると、電荷蓄積層２２５の導電性が高くなり過ぎる。特に、本実施形態のように３次元構造のメモリセルアレイの場合、直列接続された複数のメモリセルＭＣの電荷蓄積層２２５が連続的に形成されているため、電荷蓄積層２２５に蓄積された電子が隣接メモリセルＭＣの電荷蓄積層２２４に移動する所謂「横抜け」が生じる。この点から、図１８に示すように、添加されるチタン（Ｔｉ）を電荷蓄積層２２５の膜厚方向に対して１原子層以下にして、膜状にならないように留意する必要がある。
次に、本実施形態のメモリセルＭＣの動作原理について説明する。
図１９は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの動作原理を説明する図である。
トンネル絶縁層１２４をトンネルしてきた電子は、その一部がチタン（Ｔｉ）２２５ａによって非弾性散乱される（図１９の矢印ａ２０１）。これによって、注入電子のエネルギーが失われる共に、電荷蓄積層２２５中の平均自由行程が増加する。その後、注入電子は、電荷蓄積層２２５中に元々あった窒素欠損サイト或いはチタン（Ｔｉ）２２５ａ及び窒化シリコン（Ｓｉ３Ｎ４）の境界に生じる欠陥サイトによって捕獲される。本実施形態の場合、第１の実施形態と同様、チタン（Ｔｉ）の添加によって電子の平均自由行程を長くして捕獲の機会を増加させることができる。また、第１の実施形態とは異なり、チタン（Ｔｉ）の添加によって欠陥サイトも生じるため電荷捕獲能力も確保することができる。
次に、本実施形態のメモリセルの効果とその原理について説明する。
図２０は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層に対する添加金属濃度と電荷蓄積層の電気的膜厚の関係を示すグラフである。
電荷蓄積層２２５の電気的膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）は、チタン（Ｔｉ）の添加量に関係なく、ほぼ一定であることが分かる。つまり、チタン（Ｔｉ）を添加したとしても、その添加量によっては、電荷蓄積層２２５のＥＯＴに影響を与えないということになる。
図２１は、本実施形態に係る不揮発性半導体記憶装置のデータ書き込み時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフである。また、図２２は、同不揮発性半導体記憶装置のデータ消去時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフである。これら図は、横軸か電荷蓄積層２２５に対する印加電圧を示し、縦軸が電荷蓄積層２２５の閾値電圧Ｖｉｎｖを示す。
図２１及び２２から分かるように、電荷蓄積層２２５に対してチタン（Ｔｉ）を添加することによって、書き込み特性、消去特性が共に改善していることが分かる。チタン（Ｔｉ）を添加することによって、添加しない場合よりも、書き込み／消去ウィンドウが開く電圧が低下し、データ書き込み及びデータ消去が高速になる。これは、前述の通り電荷蓄積層２２５のＥＯＴが一定であることを考慮すると、カップリング変調がもたらす効果ではなく、チタン（Ｔｉ）が添加された効果であると考えられる。
ＭＯＮＯＳ型のトランジスタを用いたメモリセルＭＣの場合、データ書き込み時に重要な事は、電荷蓄積層２２５に対する注入電子が散乱され、電荷蓄積層２２５中の電荷トラップに捕獲されることにある。本実施形態で添加されるチタン（Ｔｉ）等の金属は、シリコン（Ｓｉ）よりも原子番号が大きく電子の散乱能が高い。このような金属を挿入することで電子が散乱される確率が高くなり、電荷蓄積層２２５を貫通する電子数が低下する。その結果、電荷蓄積層２２５に捕獲される電子数が増え、書き込み速度が向上する。
一方、データ消去時の効果は、データ書き込み時よりも顕著である。これは、データ消去時に電荷蓄積層２２５に捕獲された電子がデトラップされ、トンネル絶縁層１２４を介してチャネルとなる半導体層１２２側に抜ける過程と、半導体層１２２から注入された正孔が電荷蓄積層２２５に捕獲される過程が必要となるためである。トンネル絶縁層１２４との界面近傍で捕獲される電子数が増えることで電荷蓄積層２２５からのデトラップ時間が短くなることと、散乱される正孔数が増加することによる電荷蓄積層１２５に捕獲される正孔数が増加することによって消去速度が大きく改善される。
但し、チタン（Ｔｉ）の添加量が多過ぎる場合、電荷蓄積層２２５の耐圧が劣化し、書き込み／消去ウィンドウも低下することから、添加量は最適量にしなければならず、例えば１×１０１４／ｃｍ２以下であることが望ましい。
次に、本実施形態の変形例について説明する。
図２３は、本実施形態に係る不揮発性半導体記憶装置における別のメモリセルの概略的な構造を示す断面図である。
この例の場合、チタン（Ｔｉ）２２５ａが、電荷蓄積層２２５のうちブロック絶縁層１２６近傍に添加されている。
図２４は、本実施形態に係る不揮発性半導体記憶装置のデータ書き込み時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフであり、図２５は、同不揮発性半導体記憶装置のデータ消去時における電荷蓄積層に対する印加電圧と電荷蓄積層の閾値電圧の関係を示すグラフである。これら図は、横軸か電荷蓄積層２２５に対する印加電圧を示し、縦軸が電荷蓄積層２２５の閾値電圧Ｖｉｎｖを示す。
データ書き込みについては、図２４から分かるように、チタン（Ｔｉ）の添加濃度が１×１０１３／ｃｍ２の場合、１×１０１４／ｃｍ２の場合共に、同程度に書き込み速度が向上していることが分かる。一方、データ消去については、図２５から分かるように、チタン（Ｔｉ）の添加濃度が１×１０１４／ｃｍ２の場合には消去速度が向上しているが、１×１０１３／ｃｍ２の場合には消去速度の向上がほとんど見られない。これら点から、図１７の例と同様、書き込み速度、消去速度の向上を図るためには、ある程度、高濃度で金属を添加する必要があることが分かる。図２４及び２５が示すグラフを考慮すると、添加すべき金属の面密度平均は、５×１０１３〜１×１０１４／ｃｍ２程度が望ましい。
次に、本実施形態のメモリセルＭＣの電荷保持特性について説明する。
図２６は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の電荷トラップの深さと密度の関係を示すグラフである。
電荷保持特性を向上させるには、電子保持特性と正孔保持特性を改善させる必要がある。電子保持特性を改善させるためには、電荷トラップが窒化シリコン（Ｓｉ３Ｎ４）の伝導帯から深いほど良い（図２６の矢印ａ２１１）。一方、正孔保持特性を改善させるためには、電荷トラップが窒化シリコン（Ｓｉ３Ｎ４）の伝導帯から浅いほど良い（図２６の矢印ａ２１２）。以上から、両者のバランスを考えると、電荷トラップは、窒化シリコン（Ｓｉ３Ｎ４）の禁制帯の中間辺り、具体的には２．７ｅＶ程度あるのが望ましい（図２５の破線で囲まれた領域ａ２１３）。しかし、無添加の窒化シリコン（Ｓｉ３Ｎ４）の場合、電荷トラップの深さは、０．３〜０．７ｅＶ程度しかないことが分かる（図２６の破線で囲まれた領域ａ２１４）。その点、チタン（Ｔｉ）を添加させた場合、深さ２．７ｅＶ程度の電荷トラップが形成される（図２６の破線で囲まれた領域ａ２１５）。つまり、電荷蓄積層２２５に対してチタン（Ｔｉ）を添加させることで、電荷保持特性も向上させることができる。
なお、電荷トラップの密度を増加させると電荷蓄積層２２５の書き込み量をより増加させることができる（図２６の矢印ａ２１６）。また、電荷トラップの深さを深くすると電荷蓄積層２２５の電子の横抜けをより抑制することができる（図２６の矢印ａ２１７）。逆に、電荷トラップの深さを浅くすると消去特性がより改善する（図２６の矢印ａ２１８）。
次に、電荷蓄積層２２５内のチタン（Ｔｉ）の添加濃度について説明する。
図２７は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルの電荷蓄積層の金属の添加濃度を示す図である。図中ｘはトンネル絶縁層１２４と電荷蓄積層２２５の境界を示し、図中ｘ´は電荷蓄積層２２５とブロック絶縁層１２６の境界を示す。
図１７の例のようにチタン（Ｔｉ）がトンネル絶縁層１２４に近接して存在する場合（図２７の分布ｄ２０１）、電荷トラップがトンネル絶縁層１２５に近いため、デトラップ時間が短くなるため、消去速度をより早くすることができる。また、電荷蓄積層２２５の非弾性散乱を生じさせるチタン（Ｔｉ）と電荷トラップとなるチタン（Ｔｉ）及び窒化シリコン（Ｓｉ３Ｎ４）の境界に生じる欠陥サイトが、トンネル絶縁層１２４近傍に集中するため、電荷蓄積層２２５のうちブロック絶縁層１２６側の膜厚を薄くすることができる。つまり、電荷蓄積層２２５をより薄膜化することができる。
また、チタン（Ｔｉ）が電荷蓄積層２２５の膜厚方向における中央寄りに存在する場合（図２７の分布ｄ２０２）、トンネル絶縁層１２４及びブロック絶縁層１２６に対してチタン（Ｔｉ）の拡散を抑制することができる。その結果、トンネル絶縁層１２４及びブロック絶縁層１２６の劣化を抑制することができる。
また、図２３の例のようにチタン（Ｔｉ）がブロック絶縁層１２６に近接して存在する場合（図２７の分布ｄ２０３）、電荷トラップがトンネル絶縁層１２５から遠いため、捕獲された電子がトンネル絶縁層１２４に向けてデトラップし難くなる。つまり、電荷保持特性をより向上させることができる。
本実施形態によれば、添加金属による弾性散乱を利用し、注入電子の電荷蓄積層中の平均自由行程を長くすることで、電荷蓄積層の薄膜化と電荷捕獲の高効率化を実現する不揮発性半導体記憶装置を提供することができる。
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、複数のメモリ柱状体１０５はＺ方向に延びる形態を有しているが、一方向に延びる形態のみならず、途中で折り返し逆方向に延びる形態（いわゆるＵ字型等の形態）等を有することも可能である。また、メモリセルとしてＭＯＮＯＳ型トランジスタを２次元配列させたフラッシュメモリに対しても、電荷蓄積層の構造を上記実施形態と同様の構造とすることで、上記実施形態と同様に、メモリセルの書き込み及び消去の動作速度の向上と、電荷保持特性の向上を図ることができる。
１・・・メモリセルアレイ、２、３・・・ロウデコーダ、４・・・センスアンプ、５・・・カラムデコーダ、６・・・制御信号生成部、１０１・・・半導体基板、１０２、１０８・・・導電層、１０５・・・メモリ柱状体、１０６、１０７・・・導電線、１０９・・・ビア、１１０・・・配線、１１１・・・ビーム柱状体、１２１・・・コア絶縁層、１２２・・・半導体層、１２３・・・多膜層、１２４・・・トンネル絶縁層、１２５、２２５・・・電荷蓄積層、１２６・・・ブロック絶縁層、１４１、１４４・・・層間絶縁層、１４５・・・貫通孔、１４８・・・溝、１４９・・・絶縁層、１６１・・・犠牲層、１６４・・・空隙。

Claims (10)

  1. 基板上に配置されたメモリセルを備え、
    前記メモリセルは、
    半導体層と、
    制御ゲート電極と、
    前記半導体層及び前記制御ゲート電極間に配置された電荷蓄積層と、
    前記半導体層及び前記電荷蓄積層間に配置された第１絶縁層と、
    前記電荷蓄積層及び前記制御ゲート電極間に配置された第２絶縁層と
    を備え、
    前記電荷蓄積層は、
    シリコンと窒素を含む絶縁体を含み、前記絶縁体は更に第１元素又は前記第１元素とは異なる第２元素、並びに、前記第１元素及び前記第２元素とは異なる第３元素を含み、
    前記絶縁体の伝導帯の下端から０．４ｅＶ以内の深さの第１エネルギー準位を持つ第１サイトを含む
    不揮発性半導体記憶装置。
  2. 前記電荷蓄積層の絶縁体は、窒化シリコンを含む
    請求項１記載の不揮発性半導体記憶装置。
  3. 前記電荷蓄積層の第１元素は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、レニウム（Ｒｅ）、マンガン（Ｍｎ）、炭素（Ｃ）、スカンジウム（Ｓｃ）、アルミニウム（Ａｌ）、及びリン（Ｐ）の少なくとも１種類を含む
    請求項１又は２記載の不揮発性半導体記憶装置。
  4. 前記電荷蓄積層の第２元素は、水素（Ｈ）、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、及びヨウ素（Ｉ）の少なくとも１種類を含む
    請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 前記電荷蓄積層の第３元素は、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロビウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロジウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、イットリウム（Ｙ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、及びバリウム（Ｂａ）の少なくとも１種類を含む
    請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
  6. 前記電荷蓄積層の第１元素又は第２元素の濃度のピークは、前記第１絶縁層よりも前記第２絶縁層の近くにある
    請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。
  7. 前記電荷蓄積層の第３元素の濃度のピークは、前記第１絶縁層よりも前記第２絶縁層の近くにある
    請求項１〜６のいずれか１項記載の不揮発性半導体記憶装置。
  8. 前記電荷蓄積層の第１元素又は第２元素の濃度のピークは、前記第１絶縁層及び前記電荷蓄積層の境界とは異なり且つ前記電荷蓄積層及び前記第２絶縁層の境界とは異なる位置にある
    請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。
  9. 前記電荷蓄積層の第３元素の濃度のピークは、前記第１絶縁層及び前記電荷蓄積層の境界とは異なり且つ前記電荷蓄積層及び前記第２絶縁層の境界とは異なる位置にある
    請求項１〜５及び８のいずれか１項記載の不揮発性半導体記憶装置。
  10. 前記半導体層は、前記基板の表面に対して交差する方向に延びる部分を備える
    請求項１〜９のいずれか１項記載の不揮発性半導体記憶装置。
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