JP2011222932A - 連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイ - Google Patents
連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイ Download PDFInfo
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Abstract
【解決手段】不揮発性メモリセルアレイの集積回路は、基板を覆う誘電体スタック層と、該誘電体スタック層下の該基板内のイオン注入領域とを有する。該誘電体スタック層は、ワード線とビット線とを介してアクセスされ不揮発性データを記憶する該誘電体スタック層の複数の箇所を含む平坦な領域に亘って連続している。
【選択図】図1
Description
該メモリ集積回路は不揮発性データを該誘電体スタック層の複数の箇所に記憶する不揮発性メモリセルのアレイを有し、該複数の箇所は複数のビット線を介してアクセスされる列と該複数のワード線を介してアクセスされる行とをなすように配列され、該誘電体スタック層の該連続する部分は、該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って広がっている。
1つの実施形態は20keV以上の注入エネルギーを有する。
1つの実施形態は1014cm-2未満の注入ドーズ量を有する。
11 ソース(イオン注入領域)
12 ドレイン(イオン注入領域)
13、14、15 トンネル誘電体層
16 電荷トラップ誘電体層
17 阻止誘電体層
18 ゲート(ワード線)
BL ビット線
WL ワード線
Claims (19)
- 不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている、装置。 - 前記アレイの前記不揮発性メモリセルは、100,000プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの100,000プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は0.3V以下である請求項1に記載の装置。
- 前記アレイの前記不揮発性メモリセルは、100,000プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの100,000プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは4V以上である請求項1に記載の装置。
- 前記アレイの前記不揮発性メモリセルは、複数のNAND列を形成するよう配列されている請求項1に記載の装置。
- 前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する請求項1に記載の装置。
- 接合は100nmより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する請求項1に記載の装置。
- 前記誘電体スタック層は
前記複数のワード線のうち1つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層と、
該トンネル誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち他方との間の電荷トラップ誘電体層と、
該電荷トラップ誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち該他方との間の阻止誘電体層と
を含む請求項1に記載の装置。 - 前記誘電体スタック層は
前記複数のワード線のうち1つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層と、
該トンネル誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち他方との間の電荷トラップ誘電体層と、
該電荷トラップ誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち該他方との間の阻止誘電体層と
を含み、
該トンネル誘電体層は
15Å以下の厚みの第1酸化シリコン層と、
30Å以下の厚みの窒化シリコン層と、
35Å以下の厚みの第2酸化シリコン層と
を含む請求項1に記載の装置。 - メモリ集積回路を形成する方法であって、
該メモリ集積回路の基板を準備することと、
該基板上に該メモリ集積回路の誘電体スタック層を形成することと、
該誘電体スタック層上に該メモリ集積回路の複数のワード線を形成することと、
該誘電体スタック層を通してイオン注入して該メモリ集積回路の接合を該誘電体スタック層の連続する部分の下で該ワード線間に形成することと
を含み、
該メモリ集積回路は不揮発性データを該誘電体スタック層の複数の箇所に記憶する不揮発性メモリセルのアレイを有し、該複数の箇所は複数のビット線を介してアクセスされる列と該複数のワード線を介してアクセスされる行とをなすように配列され、
該誘電体スタック層の該連続する部分は、該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って広がっている、方法。 - 前記アレイの前記不揮発性メモリセルは、100,000プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの100,000プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は0.3V以下である請求項9に記載の方法。
- 前記アレイの前記不揮発性メモリセルは、100,000プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの100,000プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは4V以上である請求項9に記載の方法。
- 前記イオン注入は20keV以上の注入エネルギーを有する請求項9に記載の方法。
- 前記イオン注入は1014cm-2未満の注入ドーズ量を有する請求項9に記載の方法。
- 前記アレイの前記不揮発性メモリセルは、複数のNAND列を形成するよう配列されている請求項9に記載の方法。
- 前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する請求項9に記載の方法。
- 前記接合は100nmより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する請求項9に記載の方法。
- 前記誘電体スタック層形成は
前記複数のワード線のうち1つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層を形成することと、
該トンネル誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち他方との間に電荷トラップ誘電体層を形成することと、
該電荷トラップ誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち該他方との間に阻止誘電体層を形成することと
を含む請求項9に記載の方法。 - 前記誘電体スタック層形成は
前記複数のワード線のうち1つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層を形成することと、
該トンネル誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち他方との間に電荷トラップ誘電体層を形成することと、
該電荷トラップ誘電体層と、該複数のワード線のうち該1つのワード線と該チャネル表面とのうち該他方との間に阻止誘電体層を形成することと
を含み、
該トンネル誘電体層形成は
15Å以下の厚みの第1酸化シリコン層を形成することと、
30Å以下の厚みの窒化シリコン層を形成することと、
35Å以下の厚みの第2酸化シリコン層を形成することと
を含む請求項9に記載の方法。 - 不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層手段と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層手段は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該各イオン注入領域は該複数のワード線のうち2つの間に配置されている、装置。
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