JP2008538867A - Nandフラッシュメモリにおけるアレイソース線 - Google Patents
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Abstract
Description
この発明は、概して半導体デバイスの加工に関し、より詳細には、NANDフラッシュメモリにワード線、選択ゲートおよびアレイソース線を同時に製造するための改良された方法ならびにシステムに関する。
フラッシュおよび他のタイプの電子メモリデバイスは、バイナリ情報またはデータを個々に格納しかつそれらへのアクセスを与えるように動作可能なメモリセルで構築される。メモリセルは一般に、8個のセルを備えるバイト、および通常は8の倍数で構成される、16個以上のこのようなセルを含み得るワードなどの複数のセル単位に編成される。このようなメモリデバイスアーキテクチャへのデータの格納は、特定の組のメモリセルへの書込によって行なわれ、これは時にはセルのプログラミングと称される。セルからのデータの検索は読取操作で達成される。プログラミングおよび読取操作に加えて、メモリデバイスにおけるセルのグループを消去でき、グループにおける各セルは公知の状態にプログラムされる。
または/およびソース側で発生したホットホールが窒化物に注入されて電荷を中和する。消去のためにホットホールの注入の代わりにFNトンネリングが使用されてもよい。
以下は、この発明のいくつかの局面を基本的に理解できるようにするためにこの発明の単純化された概要を提示する。この概要はこの発明の広範な概観ではない。この概要は、この発明の主なまたは極めて重要な要素を識別するように意図するものではなく、またはこの発明の範囲を描写するように意図するものでもない。むしろ、この概要の主な目的は、後に提示されるより詳細な説明の前置きとして、単純化された形でこの発明のいくつかの概念を提示することである。
この発明の1つ以上の実現例について図面を参照してここで説明し、図面中では同様の参照数字は全体を通じて同様の要素を指すために使用され、さまざまな構造は必ずしも一定の比例に応じて描かれていない。この発明は、以下に示し、記載するNANDフラッシュメモリデバイスにおける共通のソース相互接続手段のために使用され得る、改良されたフラッシュメモリアレイソース線構造(ARVSS)を製造するためのシステムおよび方法に関する。加えて、この発明の方法は、たとえばNAND型メモリアーキテクチャに有用であり得るように、メモリデバイスのコア領域にARVSS構造、ワード線および選択ゲートトランジスタ構造を同時に製造することを提供する。この発明はFNプログラミング、FN消去、チャネルホットエレクトロンプログラミングおよびホットホール消去または他のスキームなどのさまざまなタイプの操作スキームで利用できることが認識され、この発明は本明細書に具体的に示し、記載する実現例に限定されないことが認識される。
る。NANDアレイビット線BL110はたとえば、ドレイン選択ゲート124とソース選択ゲート(トランジスタ)116との間に32個のマルチビットセル104の一連のストリングを備え得る。
蓄積する。ワード線130に沿ったセルのプログラミングの間、選択ソースゲート116はオフになるのに対して、選択ドレインゲート124はオンになる。ARVSS112は通常このときに接地されるが、選択ソースゲート116にバックバイアスを与えて確実に電流を遮断するために選択ソースゲート116の拡散部206にバイアスを供給するようにARVSSが使用される別の場合または方法が存在する。消去中は、ARVSSは浮遊状態のままである。このように、従来の操作スキームは、この発明に従って形成された構造に関連して使用され得る。
の断絶が従来の方法では一般的であるので、この従来の深さでおよびトレンチの横の側壁にシリサイド324を形成することは困難である可能性がある。
は側壁スペーサ418を使用してn型不純物のさらなる第2の注入物416(たとえばリン、n+ドーパント)でドープされ得るP型基板404を備え得る。NANDアレイ102はさらに、たとえば上部SiO2層と下部SiO2層との間に位置するシリコン窒化物層を備える、典型的なONO層またはスタック420などの電荷トラップ層を備える。
ク420の第1の酸化物層および窒化物層を通して注入されるN+イオンドーパントを使用してARVSS領域406で達成される。その後の熱サイクリングの後、このnがドープされたARVSS注入物416は選択ソースゲートSSGトランジスタ116のソース/ドレイン活性領域106にアレイソース線112を一体化させることになる。
vapor deposition)(CVD)プロセスまたは公知の他のこのようなプロセス、その後に続くパターニングを使用して達成され得る。図6Fでは、ステップ520に関連して記載したように、エッチングプロセス632においてポリシリコン層628の選択的な部分を次いで除去して、たとえばARVSS領域606にARVSS構造634を形成または規定し、第1のBL接触領域605および第2のBL接触領域608にビット線接触開口636(図示しない開口)を形成または規定する。
NAND型アレイに好適な層および材料の他の組合せから成っていてもよい。
第2のポリシリコン層728の組合せはそれぞれに、単一のポリシリコン層729と総称されてもよく、単一のポリシリコン層729と呼ばれてもよい。
に関して、このような構成要素を説明するために使用される(「手段」への言及を含む)用語は、特に他に表示がない限り、たとえ本明細書に示す例示的なこの発明の実現例において機能を実行する開示される構造と構造的に等価でないとしても、記載する構成要素の指定された機能を実行する(すなわち機能的に等価である)任意の構成要素に対応するように意図される。加えて、この発明の特定の特徴はいくつかの実現例のうちの1つのみに関して開示されたかもしれないが、このような特徴は、任意の所与のまたは特定の適用例に所望であり得るようにおよび有利であり得るように他の実現例の1つ以上の他の特徴と組合せられてもよい。さらに、「含む(includes)」、「有している(having)」、「有する(has)」、「持つ(with)」という用語またはそれらの変形が詳細な説明または特許請求の範囲において使用される範囲まで、このような用語は「備える(comprising)」という用語と同様の態様で包括的であるように意図される。
この方法は、アレイソース線の導電性および信頼性が改良されたNANDおよび他のフラッシュメモリデバイスにワード線、選択ゲートおよびアレイソース線を同時に製造するために使用される改良された方法ならびにシステムを提供することによって、半導体の製造および加工の分野で利用され得る。
Claims (10)
- NANDフラッシュメモリのウェハにアレイソース線構造を製造する方法(500)であって、
前記ウェハの基板およびSTIの上に多層誘電体−電荷トラップ−誘電体スタックの第1の誘電体層および電荷トラップ層を形成すること(510)と、
アレイソース線領域にイオン種を注入して、ソース/ドレイン領域に前記アレイソース線構造を一体化させること(512)と、
前記多層誘電体−電荷トラップ−誘電体スタックの前記電荷トラップ層の上に第2の誘電体層を形成し、前記第2の誘電体層の上に高誘電体材料層を形成すること(514)と、
前記アレイソース線領域における前記高誘電体材料層および前記多層誘電体−電荷トラップ−誘電体スタックを除去することによって、前記ウェハの前記アレイソース線領域における前記多層誘電体−電荷トラップ−誘電体スタックおよび前記高誘電体材料層に局部相互接続開口を規定すること(516)と、
前記ウェハの上にポリシリコン層を形成することによって、前記局部相互接続開口をポリシリコンで充填すること(518)と、
前記ポリシリコン層および前記高誘電体材料層を選択的に除去することによって、前記ウェハのビット線接触領域にワード線および選択ドレインゲート構造を、ならびに前記ウェハのソース線領域に選択ソースゲート構造およびソース線構造を同時に規定すること(520,522)と、
前記ポリシリコン層および前記高誘電体材料層における前記開口を通してイオン種を注入して、前記ウェハの前記ビット線接触領域および前記ソース線領域に前記ソース/ドレイン領域を形成すること(522,526)とを備え、前記ウェハの前記ソース線領域に形成された前記ソース線構造は、前記選択ソースゲート構造の前記ソース/ドレイン領域と一体化される、方法。 - NANDフラッシュメモリのウェハにアレイソース線構造を製造する方法(550)であって、
前記ウェハの基板およびSTIの上に多層誘電体−電荷トラップ−誘電体スタックの第1の誘電体層および電荷トラップ層を形成すること(560)と、
アレイソース線領域にイオン種を注入して、ソース/ドレイン領域に前記アレイソース線構造を一体化させること(562)と、
前記多層誘電体−電荷トラップ−誘電体スタックの前記電荷トラップ層の上に第2の誘電体層を形成し、前記第2の誘電体層の上に高誘電体材料層を形成すること(564)と、
前記高誘電体材料層の上に第1のポリシリコン層を形成して、周辺領域のゲート酸化物材料を保護すること(565)と、
前記アレイソース線領域における前記第1のポリシリコン層、前記高誘電体材料層および前記多層誘電体−電荷トラップ−誘電体スタックを除去することによって、前記ウェハの前記アレイソース線領域における前記多層誘電体−電荷トラップ−誘電体スタック、前記高誘電体材料層および前記第1のポリシリコン層に局部相互接続開口を規定すること(566)と、
前記第1のポリシリコン層の上に第2のポリシリコン層を形成することによって、ソース/ドレイン領域に前記アレイソース線構造を相互接続するために使用される前記局部相互接続開口をポリシリコンで概して充填すること(568)と、
前記第1および第2のポリシリコン層ならびに前記高誘電体材料層を選択的に除去することによって、前記ウェハのビット線接触領域にワード線および選択ドレインゲート構造を、ならびに前記ウェハのソース線領域に選択ソースゲート構造およびソース線構造を同時に規定すること(570,572)と、
前記第1および第2のポリシリコン層ならびに前記高誘電体材料層における前記開口を通してイオン種を注入して、前記ウェハの前記ビット線接触領域および前記ソース線領域に前記ソース/ドレイン領域を形成すること(572,576)とを備え、前記ウェハの前記ソース線領域に形成された前記ソース線構造は、前記選択ソースゲート構造の前記ソース/ドレイン領域と一体化される、方法。 - 絶縁層を堆積させることによって、前記ビット線接触領域における前記ゲート構造の側壁上に側壁スペーサを形成し、前記ウェハのソース線領域においてゲートとアレイソース線構造との間を充填すること(574)と、
前記ビット線接触領域にアレイイオン種を注入することと、
コア領域におけるポリシリコン層にシリサイド層を形成して、メモリセルゲート、ビット線、ワード線、選択ゲートおよびソース線構造接触部のための導電層を同時に形成することとをさらに備える、請求項2に記載の方法。 - 前記高誘電体材料層の上に第1のポリシリコン層を形成して周辺領域のゲート酸化物材料を保護する前に、周辺領域からONOAスタックを除去し、周辺領域にゲート酸化物層を形成すること(566)をさらに備える、請求項2に記載の方法。
- アレイソース線領域にイオン種を注入してソース/ドレイン領域に前記アレイソース線構造を一体化させること(576)は、前記アレイソース線領域にN+イオン種を注入して、中密度ドレイン領域に前記アレイソース線構造を一体化させることを備える、請求項2に記載の方法。
- 前記アレイソース線領域に前記イオン種を注入すること(576)は、VSS注入物マスクを使用して達成されて、中密度ドレイン領域に前記アレイソース線構造を一体化させる、請求項2に記載の方法。
- 前記多層誘電体−電荷トラップ−誘電体スタックの上に形成された(564)前記高誘電体材料層は、アルミナ、酸化ハフニウムおよびHi−K材料層のうち1つを備える、請求項2に記載の方法。
- NANDフラッシュメモリ(100,602)のアレイソース線構造(112,634)であって、
シリコン基板(604)の、N+が注入されたソース線領域(618)を備え、前記ソース線領域(618)はソース/ドレイン領域(106)に前記アレイソース線構造(112,634)を相互接続するために使用され、前記アレイソース線構造はさらに、
前記シリコン基板(604)の前記ソース線領域(618)およびSTI構造(136)の上に形成された多層誘電体−電荷トラップ−誘電体−高誘電体スタック(620,622)と、
前記多層誘電体−電荷トラップ−誘電体−高誘電体スタック(620,622)の一部および前記多層スタック(620,622)の局部相互接続開口(626)の上に形成されたポリシリコン層(628)と、
ウェハ(602)のビット線接触領域(605)においてワード線(130)および選択ドレインゲート構造(116,124)に接続し、かつ、前記ウェハ(602)のソース線領域(606)において選択ソースゲート(116)構造およびソース線構造(634)に接続するために使用される、前記ポリシリコン層(628)に形成された導電性シリサイド接触層(654)とを備える、構造。 - 前記局部相互接続開口(626)内に形成された前記ポリシリコン層(628)は、関連付けられる選択ソーストランジスタ(116)の中密度ドレイン領域(640)に前記
アレイソース線構造(112,634)を相互接続するために使用される、請求項8に記載の構造。 - 前記ポリシリコン層(628,78)は第1および第2のポリシリコン層(725,728)を備え、前記第1のポリシリコン層(725)は高誘電体材料層(622,722)の上に形成されて、周辺領域のゲート酸化物材料を保護し、前記第1のポリシリコン層(725)の上にある前記第2のポリシリコン層(725,728)が形成され、前記ソース/ドレイン領域(106)にアレイソース線構造(734)を相互接続するために使用される局部相互接続開口(726)をポリシリコンで概して充填する、請求項8に記載の構造。
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