JP2006049737A - 半導体装置 - Google Patents
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Abstract
【解決手段】 メモリセル30が複数アレイ状に配置され、X方向に並ぶメモリセル30の選択ゲート電極8は選択ゲート線9によって接続され、メモリゲート電極13はメモリゲート線14によって接続される。ソース領域20を介して隣接するメモリセル30のメモリゲート電極13にそれぞれ接続されたメモリゲート線14同士は電気的に接続されていない。選択ゲート線9は、X方向に延在する第1の部分9aと、一端が第1の部分9aに接続してY方向に延在する第2の部分9bを有している。メモリゲート線14は、選択ゲート線9の側壁上に絶縁膜を介して形成され、選択ゲート線9の第2の部分9b上から素子分離領域上にかけてX方向に延在するコンタクト部14aを有し、コンタクト部14a上に形成されたコンタクトホール23dを埋めるプラグを介して配線に接続される。
【選択図】 図1
Description
本実施の形態の半導体装置の構造を図面を参照して説明する。図1は、本実施の形態の半導体装置(不揮発性半導体記憶装置)の要部平面図であり、図2および図3は本実施の形態の半導体装置の要部断面図である。図1のA−A線の断面が図2に対応し、図1のB−B線の断面が図3に対応する。また、理解を簡単にするために、図1には、選択ゲート電極8および選択ゲート線9を形成する多結晶シリコン膜6、メモリゲート電極13およびメモリゲート線14を形成する多結晶シリコン膜12、ドレイン領域19、ソース領域20およびコンタクトホール23などの平面レイアウトを図示し、他の構成要素については図示を省略している。また、図1の平面図には、側壁スペーサ18は図示を省略しており、低濃度n型半導体領域16をドレイン領域19に含め、低濃度n型半導体領域17をソース領域20に含めて図示している。
図26は、本発明の他の実施の形態の半導体装置(不揮発性半導体記憶装置)の要部平面図である。図26は、上記実施の形態1の図1にほぼ対応する平面図である。また、メモリセルの断面構造などは、上記本実施の形態1と同様の構造を有しているので、ここではその説明は省略する。
1A メモリセル領域
1B ソースダミー領域
1C ワードシャント領域
2 素子分離領域
3 p型ウエル3
4 p型半導体領域
5 ゲート絶縁膜
5a 絶縁膜
6 多結晶シリコン膜
7 酸化シリコン膜
8 選択ゲート電極
9 選択ゲート線
9a 第1の部分
9b 第2の部分
9c 幅広部
10 p型半導体領域
11 絶縁膜
12 多結晶シリコン膜
13 メモリゲート電極
14 メモリゲート線
14a コンタクト部
14b コンタクト部
14c コンタクト部
15 側壁スペーサ
16 低濃度n型半導体領域
17 低濃度n型半導体領域
18 側壁スペーサ18
19 ドレイン領域
20 ソース領域
21 金属シリサイド膜
22 絶縁膜
22a 窒化シリコン22a
22b 酸化シリコン
23 コンタクトホール
23a コンタクトホール
23b コンタクトホール
23c コンタクトホール
23d コンタクトホール
23e コンタクトホール
23f コンタクトホール
24 プラグ
24d プラグ
24e プラグ
24f プラグ
25 配線
25d 配線
30 メモリセル
BL1〜BL6 ビット線
CGL1〜CGL4 選択ゲート線
MGL1〜MGL4 メモリゲート線
MMG1,MMG2 メモリゲート配線
MSL1,MSL2 ソース線
Claims (22)
- (a)半導体基板中に形成されたドレイン領域およびソース領域と、
(b)前記ドレイン領域および前記ソース領域間上の前記半導体基板の上部に形成された第1ゲート電極および第2ゲート電極であって、前記ドレイン領域側に位置する前記第1ゲート電極と、前記ソース領域側に位置し、前記第1ゲート電極に第1絶縁膜を介して隣接する前記第2ゲート電極と、
(c)前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、
(d)前記第2ゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜であって、その内部に電荷蓄積部を有する前記第2ゲート絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
(e)前記複数のメモリセルのうち、
第1の方向に並ぶ前記メモリセルの前記第1ゲート電極を接続する第1ゲート線と、
前記第1ゲート線に第2絶縁膜を介して隣接し、前記第1の方向に並ぶ前記メモリセルの前記第2ゲート電極を接続する第2ゲート線と、
を複数有し、
(f)前記第1の方向に交差する第2の方向に前記ソース領域を介して隣り合う前記メモリセルの前記第2ゲート電極にそれぞれ接続された前記第2ゲート線同士が電気的に接続されておらず、独立に電圧を印加可能であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数のメモリセルのうちの選択メモリセルへの書込み動作時に、前記選択メモリセルの前記第2ゲート電極に接続された前記第2ゲート線と、前記選択メモリセルに前記ソース領域を介して前記第2の方向に隣り合う非選択メモリセルの前記第2ゲート電極に接続された前記第2ゲート線とに、異なる電圧を供給することを特徴とする半導体装置。 - (a)半導体基板中に形成され、ドレイン領域またはソース領域の一方として機能する第1半導体領域およびドレイン領域またはソース領域の他方として機能する第2半導体領域と、
(b)前記第1半導体領域および前記第2領域間上の前記半導体基板の上部に形成された第1ゲート電極および第2ゲート電極であって、前第1半導体領域側に位置する前記第1ゲート電極と、前記第2半導体領域側に位置し、前記第1ゲート電極に第1絶縁膜を介して隣接する前記第2ゲート電極と、
(c)前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、
(d)前記第2ゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜であって、その内部に電荷蓄積部を有する前記第2ゲート絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
(e)前記複数のメモリセルのうち、
第1の方向に並ぶ前記メモリセルの前記第1ゲート電極を接続する第1ゲート線と、
前記第1ゲート線に第2絶縁膜を介して隣接し、前記第1の方向に並ぶ前記メモリセルの前記第2ゲート電極を接続する第2ゲート線と、
を複数有し、
(f)前記半導体基板上に前記第1および第2ゲート電極と前記第1および第2ゲート線とを覆うように層間絶縁膜が形成され、
(g)前記第1ゲート線は、前記第1の方向に延在する第1の部分と、一端が前記第1の部分に接続し、前記第1の方向と交差する第2の方向に延在する第2の部分とを有し、
(h)前記第2ゲート線は、前記第1ゲート線の前記第1および第2の部分に前記第2絶縁膜を介して隣接する第3の部分と、前記第1ゲート線の前記第2の部分に前記第2絶縁膜を介して隣接し、前記第2の方向と交差する第3の方向に延在する第4の部分とを有し、
(i)前記第2ゲート線の前記第4の部分上の前記層間絶縁膜に第1コンタクトホールが形成され、前記第1コンタクトホールに埋め込まれた第1導電体部と前記第2ゲート線の前記第4の部分とが電気的に接続されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第2の方向は、前記第1の方向と直交する方向であることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第3の方向は、前記第1の方向と平行であることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1ゲート線と前記第1ゲート電極とは同層の第1導電体層からなり、前記第2ゲート線と前記第2ゲート電極とは同層の第2導電体層からなることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第2ゲート電極は、前記第1ゲート電極の側壁上に前記第1絶縁膜を介してサイドウォール状に形成され、
前記第2ゲート線の前記第3の部分は、前記第1ゲート線の前記第1および第2の部分の側壁上に前記第2絶縁膜を介してサイドウォール状に形成されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1絶縁膜および前記第2絶縁膜は前記第2ゲート絶縁膜と同層の絶縁膜からなることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記半導体基板は絶縁体からなる素子分離領域を有し、
前記第2ゲート線の前記第4の部分は、前記第1ゲート線の前記第2の部分の上部から前記素子分離領域上にかけて前記第3の方向に延在していることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、
前記素子分離領域上に位置する前記第4の部分上の前記層間絶縁膜に前記第1コンタクトホールが形成されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記層間絶縁膜上に形成され、前記第2ゲート線の前記第4の部分に前記第1コンタクトホールに埋め込まれた前記第1導電体部を介して電気的に接続された第1配線を有することを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記第1配線は前記第1の方向と直交する方向に延在していることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1半導体領域は前記ドレイン領域として機能し、前記第2半導体領域は前記ソース領域として機能することを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記第1の方向に交差する第4の方向に前記第2半導体領域を介して隣り合う前記メモリセルの前記第2ゲート電極にそれぞれ接続された前記第2ゲート線同士が電気的に接続されていないことを特徴とする半導体装置。 - 請求項14記載の半導体装置において、
前記複数のメモリセルのうちの選択メモリセルへの書込み動作時に、前記選択メモリセルの前記第2ゲート電極に接続された前記第2ゲート線と、前記選択メモリセルに前記第2半導体領域を介して前記第4の方向に隣り合う非選択メモリセルの前記第2ゲート電極に接続された前記第2ゲート線とに、異なる電圧を供給することを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記第4の方向に前記第2半導体領域を介して隣り合う前記メモリセルの前記第2ゲート電極にそれぞれ接続された前記第2ゲート線は、前記第4の部分と前記第1導電体部との接続位置が前記第1の方向にずらされており、それぞれ前記層間絶縁膜上に形成された異なる配線に電気的に接続されていることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
複数の前記メモリセルがアレイ状に形成されたメモリセルアレイ形成領域を複数有し、
前記複数のメモリセル形成領域間には絶縁体からなる素子分離領域が形成され、
前記第1および第2ゲート線は、前記メモリセル形成領域間の前記素子分離領域上に延在していることを特徴とする半導体装置。 - 請求項17記載の半導体装置において、
前記メモリセルアレイ形成領域の外周部の前記第2半導体領域上の前記層間絶縁膜に第2コンタクトホールが形成され、前記第2コンタクトホールに埋め込まれた第2導電体部と前記第2半導体領域とが電気的に接続されていることを特徴とする半導体装置。 - (a)半導体基板中に形成されたドレイン領域およびソース領域と、
(b)前記ドレイン領域および前記ソース領域間上の前記半導体基板の上部に形成された第1ゲート電極および第2ゲート電極であって、前記ドレイン領域側に位置する前記第1ゲート電極と、前記ソース領域側に位置し、前記第1ゲート電極の側壁上に第1絶縁膜を介してサイドウォール状に形成された前記第2ゲート電極と、
(c)前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、
(d)前記第2ゲート電極と前記半導体基板との間に形成され、前記第1絶縁膜と同層の絶縁膜からなる第2ゲート絶縁膜であって、その内部に電荷蓄積部を有する前記第2ゲート絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
(e)前記複数のメモリセルのうち、
第1の方向に並ぶ前記メモリセルの前記第1ゲート電極を接続し、前記第1ゲート電極と同層の第1導電体層からなる第1ゲート線と、
前記第1ゲート線に前記第1絶縁膜と同層の第2絶縁膜を介して隣接し、前記第1の方向に並ぶ前記メモリセルの前記第2ゲート電極を接続し、前記第2ゲート電極と同層の第2導電体層からなる第2ゲート線と、
を複数有し、
(f)前記半導体基板上に前記第1および第2ゲート電極と前記第1および第2ゲート線とを覆うように層間絶縁膜が形成され、
(g)前記第1ゲート線は、前記第1の方向に延在する第1の部分と、一端が前記第1の部分に接続し、前記第1の方向と直交する第2の方向に延在する第2の部分とを有し、
(h)前記第2ゲート線は、前記第1ゲート線の前記第1および第2の部分の側壁上に前記第2絶縁膜を介してサイドウォール状に形成されている第3の部分と、前記第1ゲート線の前記第2の部分に前記第2絶縁膜を介して隣接し、前記第1の方向に延在する第4の部分とを有し、
(i)前記第2ゲート線の前記第4の部分上の前記層間絶縁膜に第1コンタクトホールが形成され、前記第1コンタクトホールに埋め込まれた第1導電体部と前記第2ゲート線の前記第4の部分とが電気的に接続されていることを特徴とする半導体装置。 - 請求項19記載の半導体装置において、
前記層間絶縁膜上に前記第2の方向に延在するように形成され、前記第2ゲート線の前記第4の部分に前記第1コンタクトホールに埋め込まれた前記第1導電体部を介して電気的に接続された第1配線を複数有し、
前記第2の方向に前記ソース領域を介して隣り合う前記メモリセルの前記第2ゲート電極にそれぞれ接続された前記第2ゲート線同士は、互いに電気的に接続されておらず、それぞれ異なる前記第1配線に電気的に接続されていることを特徴とする半導体装置。 - 共通のソース線に接続され、前記ソース線に対して対向するように隣接して配置された少なくとも2つのメモリセルを有する半導体装置において、
前記メモリセルの書込み動作時に、前記2つのメモリセルのうち、書込みが行われる選択メモリセルのワード線に印加される電圧の値は、書込みが行われない非選択メモリセルのワード線に印加される電圧の値とは異なることを特徴とする半導体装置。 - 請求項21記載の半導体装置において、
前記選択メモリセルのワード線に印加される電圧の値は、前記非選択メモリセルのワード線に印加される電圧の値よりも大きいことを特徴とする半導体装置。
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