JP3354418B2 - 半導体記憶装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造の半導
体記憶装置に係り、特に、浮遊ゲート等の電荷蓄積層と
制御ゲートとを有するメモリセルを用いた不揮発性半導
体記憶装置に関する。
体記憶装置に係り、特に、浮遊ゲート等の電荷蓄積層と
制御ゲートとを有するメモリセルを用いた不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の分野
で、浮遊ゲートを有する電気的書き替え可能な不揮発性
半導体記憶装置は、ＥＥＰＲＯＭとして知られている。
この種のＥＥＰＲＯＭのメモリセルアレイは、互いに交
差する行線と列線の交点にそれぞれメモリセルトランジ
スタを配置して構成される。メモリセルトランジスタは
通常、浮遊ゲートと制御ゲートが積層されたＭＯＳ構造
を有する。ＥＥＰＲＯＭの中でも高集積化に向く方式の
１つとして、ＮＡＮＤ型ＥＥＰＲＯＭが知られている。
で、浮遊ゲートを有する電気的書き替え可能な不揮発性
半導体記憶装置は、ＥＥＰＲＯＭとして知られている。
この種のＥＥＰＲＯＭのメモリセルアレイは、互いに交
差する行線と列線の交点にそれぞれメモリセルトランジ
スタを配置して構成される。メモリセルトランジスタは
通常、浮遊ゲートと制御ゲートが積層されたＭＯＳ構造
を有する。ＥＥＰＲＯＭの中でも高集積化に向く方式の
１つとして、ＮＡＮＤ型ＥＥＰＲＯＭが知られている。
【０００３】図２９は従来のＮＡＮＤ型ＥＥＰＲＯＭの
一例を示す平面図、図３０（ａ）、（ｂ）、（ｃ）はそ
れぞれ図２９のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−
Ｃ′断面図、図３１は図２９の等価回路である。
一例を示す平面図、図３０（ａ）、（ｂ）、（ｃ）はそ
れぞれ図２９のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−
Ｃ′断面図、図３１は図２９の等価回路である。
【０００４】すなわち、ＮＡＮＤ型ＥＥＰＲＯＭは複数
のメモリセルトランジスタを直列接続して１単位のＮＡ
ＮＤセルを構成している。ＮＡＮＤセルのドレイン側は
選択トランジスタ１２を介してデータ線ＤＬ１，ＤＬ
２，ＤＬ３に接続され、ＮＡＮＤセルのソース側は選択
トランジスタ１２を介してソース線ＳＬに接続されてい
る。
のメモリセルトランジスタを直列接続して１単位のＮＡ
ＮＤセルを構成している。ＮＡＮＤセルのドレイン側は
選択トランジスタ１２を介してデータ線ＤＬ１，ＤＬ
２，ＤＬ３に接続され、ＮＡＮＤセルのソース側は選択
トランジスタ１２を介してソース線ＳＬに接続されてい
る。
【０００５】通常データ線ＤＬ１，ＤＬ２，ＤＬ３は、
メモリセルトランジスタ１１を覆う層間絶縁膜５１の上
に、金属あるいは高濃度の不純物を有する半導体によっ
て形成されており、データ線コンタクトＣＤ１，ＣＤ
２，ＣＤ３を介してＮＡＮＤセルのドレイン側選択トラ
ンジスタ１２と結線される。このようなＮＡＮＤセルを
複数個配置することによってメモリセルアレイが構成さ
れる。図中、１は半導体基板、２は素子分離領域、３は
ゲート絶縁膜、４はソース・ドレイン拡散層、５は導電
層からなる浮遊ゲート、６は導電層からなる選択ゲー
ト、７は導電層からなる制御ゲート、ＳＧＤ１，ＳＧＤ
２はドレイン側選択ゲート線、ＳＧＳ１，ＳＧＳ２はソ
ース側選択ゲート線、ＣＧ１〜ＣＧ８は制御ゲート線で
ある。
メモリセルトランジスタ１１を覆う層間絶縁膜５１の上
に、金属あるいは高濃度の不純物を有する半導体によっ
て形成されており、データ線コンタクトＣＤ１，ＣＤ
２，ＣＤ３を介してＮＡＮＤセルのドレイン側選択トラ
ンジスタ１２と結線される。このようなＮＡＮＤセルを
複数個配置することによってメモリセルアレイが構成さ
れる。図中、１は半導体基板、２は素子分離領域、３は
ゲート絶縁膜、４はソース・ドレイン拡散層、５は導電
層からなる浮遊ゲート、６は導電層からなる選択ゲー
ト、７は導電層からなる制御ゲート、ＳＧＤ１，ＳＧＤ
２はドレイン側選択ゲート線、ＳＧＳ１，ＳＧＳ２はソ
ース側選択ゲート線、ＣＧ１〜ＣＧ８は制御ゲート線で
ある。
【０００６】次に、データ線コンタクトＣＤ１，ＣＤ
２，ＣＤ３およびデータ線ＤＬ１，ＤＬ２，ＤＬ３の形
成工程を簡単に説明する。半導体基板１上にメモリセル
トランジスタ１１を形成後、全体を層間絶縁膜５１で覆
う。この後にフォトリソグラフィー法によりデータ線コ
ンタクトをパターニングし、層間絶縁膜をエッチングし
てコンタクトを開口する。
２，ＣＤ３およびデータ線ＤＬ１，ＤＬ２，ＤＬ３の形
成工程を簡単に説明する。半導体基板１上にメモリセル
トランジスタ１１を形成後、全体を層間絶縁膜５１で覆
う。この後にフォトリソグラフィー法によりデータ線コ
ンタクトをパターニングし、層間絶縁膜をエッチングし
てコンタクトを開口する。
【０００７】その後、データ線の材料となる物質、例え
ばアルミニウムを堆積し、さらにフォトリソグラフィー
法を用いてパターニングする。以上の工程によってデー
タ線コンタクトＣＤ１，ＣＤ２，ＣＤ３とデータ線ＤＬ
１，ＤＬ２，ＤＬ３が形成される。
ばアルミニウムを堆積し、さらにフォトリソグラフィー
法を用いてパターニングする。以上の工程によってデー
タ線コンタクトＣＤ１，ＣＤ２，ＣＤ３とデータ線ＤＬ
１，ＤＬ２，ＤＬ３が形成される。
【０００８】しかしながら、素子の高集積化に伴い、隣
り合うＮＡＮＤセルの間隔が狭くなると、データ線コン
タクトＣＤ１，ＣＤ２，ＣＤ３やデータ線ＤＬ１，ＤＬ
２，ＤＬ３が互いに近接することにより加工が困難とな
り、動作上の不良の原因となる。例えばフォトリソグラ
フィー法によるデータ線ＤＬ１，ＤＬ２，ＤＬ３の形成
におけるレジストパターンの形成、あるいは配線に用い
る導電性材料のエッチング時などの不良により、配線シ
ョー卜が発生しやすくなる。
り合うＮＡＮＤセルの間隔が狭くなると、データ線コン
タクトＣＤ１，ＣＤ２，ＣＤ３やデータ線ＤＬ１，ＤＬ
２，ＤＬ３が互いに近接することにより加工が困難とな
り、動作上の不良の原因となる。例えばフォトリソグラ
フィー法によるデータ線ＤＬ１，ＤＬ２，ＤＬ３の形成
におけるレジストパターンの形成、あるいは配線に用い
る導電性材料のエッチング時などの不良により、配線シ
ョー卜が発生しやすくなる。
【０００９】また、データ線コンタクトＣＤ１，ＣＤ
２，ＣＤ３に接続されるデータ線ＤＬ１，ＤＬ２，ＤＬ
３の幅は、通常はコンタクトホールの開口径よりも大き
くデザインされる。これはフォトリソグラフィー工程に
おける合わせのズレや、フォトリソグラフィー工程およ
びエッチング工程で生じる寸法誤差を許容できるように
するためである。この場合、隣接するデータ線ＤＬ１，
ＤＬ２，ＤＬ３の間隔はデータ線コンタクトＣＤ１，Ｃ
Ｄ２，ＣＤ３相互の間隔よりもさらに狭くなり、それぞ
れをショートさせないように加工を行うことがより困難
になる。
２，ＣＤ３に接続されるデータ線ＤＬ１，ＤＬ２，ＤＬ
３の幅は、通常はコンタクトホールの開口径よりも大き
くデザインされる。これはフォトリソグラフィー工程に
おける合わせのズレや、フォトリソグラフィー工程およ
びエッチング工程で生じる寸法誤差を許容できるように
するためである。この場合、隣接するデータ線ＤＬ１，
ＤＬ２，ＤＬ３の間隔はデータ線コンタクトＣＤ１，Ｃ
Ｄ２，ＣＤ３相互の間隔よりもさらに狭くなり、それぞ
れをショートさせないように加工を行うことがより困難
になる。
【００１０】同様の理由により、データ線コンタクトＣ
Ｄ１〜ＣＤ３に接続される部分の選択トランジスタ１２
等の素子領域の幅を、コンタクトホールの開口径よりも
大きくデザインする場合もある。この場合、隣接する素
子領域相互の間隔が狭くなり、素子分離領域２の形成に
支障をきたす。例えば隣接する素子領域間でパンチスル
ーが発生し、電気的に分離することが難しくなる。これ
を回避するためには素子分離領域２の幅を広げなければ
ならず、素子の高集積化に対する障害となる。
Ｄ１〜ＣＤ３に接続される部分の選択トランジスタ１２
等の素子領域の幅を、コンタクトホールの開口径よりも
大きくデザインする場合もある。この場合、隣接する素
子領域相互の間隔が狭くなり、素子分離領域２の形成に
支障をきたす。例えば隣接する素子領域間でパンチスル
ーが発生し、電気的に分離することが難しくなる。これ
を回避するためには素子分離領域２の幅を広げなければ
ならず、素子の高集積化に対する障害となる。
【００１１】このように、素子の高集積化に伴いデータ
線コンタクトＣＤ１〜ＣＤ３あるいはデータ線ＤＬ１〜
ＤＬ３での配線ショート、あるいは隣接する素子領域間
でパンチスルーが発生しやすく、加工工程が困難になる
という問題があった。
線コンタクトＣＤ１〜ＣＤ３あるいはデータ線ＤＬ１〜
ＤＬ３での配線ショート、あるいは隣接する素子領域間
でパンチスルーが発生しやすく、加工工程が困難になる
という問題があった。
【００１２】これに対して、データ線コンタクトＣＤ１
〜ＣＤ３の配置の工夫により、隣接するデータ線コンタ
クトＣＤ１〜ＣＤ３の間隔を広くとれるＥＥＰＲＯＭが
提案されている。
〜ＣＤ３の配置の工夫により、隣接するデータ線コンタ
クトＣＤ１〜ＣＤ３の間隔を広くとれるＥＥＰＲＯＭが
提案されている。
【００１３】図３２は従来のＮＡＮＤ型ＥＥＰＲＯＭの
他の例を示す平面図、図３３（ａ）、（ｂ）、（ｃ）は
それぞれ図３２のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ
−Ｃ′断面図、図３４は図３２の等価回路である。
他の例を示す平面図、図３３（ａ）、（ｂ）、（ｃ）は
それぞれ図３２のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ
−Ｃ′断面図、図３４は図３２の等価回路である。
【００１４】すなわち、半導体基板１上に形成されたメ
モリセルトランジスタ１１が複数個接続されて構成され
る第１のメモリセル列に設けられたデータ線コンタクト
ＣＤ１と、前記第１のメモリセル列に素子分離領域２を
挟んで隣接され半導体基板１上に形成されたメモリセル
トランジスタ１１が複数個接続されて構成される第２の
メモリセル列に設けられたデータ線コンタクトＣＤ２と
を、互い違いにずらすようにして配置するものである。
図中、図２９〜図３１と同一部分に相当する部分は同一
符号を付してその説明を省略する。
モリセルトランジスタ１１が複数個接続されて構成され
る第１のメモリセル列に設けられたデータ線コンタクト
ＣＤ１と、前記第１のメモリセル列に素子分離領域２を
挟んで隣接され半導体基板１上に形成されたメモリセル
トランジスタ１１が複数個接続されて構成される第２の
メモリセル列に設けられたデータ線コンタクトＣＤ２と
を、互い違いにずらすようにして配置するものである。
図中、図２９〜図３１と同一部分に相当する部分は同一
符号を付してその説明を省略する。
【００１５】ところが、このような方法では選択トラン
ジスタ１２を形成している選択ゲート線ＳＧＤ１とＳＧ
Ｄ２の間隔が広くなり、メモリセルトランジスタ１１を
形成している制御ゲート線ＣＧ１〜ＣＧ４および選択ゲ
ート線ＳＧＤ１〜ＳＧＤ２の周期性がデータ線コンタク
トＣＤ１〜ＣＤ３付近において乱れ、製造工程上の弊害
を生じる可能性があった。例えばデータ線コンタクトＣ
Ｄ１〜ＣＤ３近傍で層間絶縁膜５１の平坦性が悪くな
り、層間絶縁膜５１の膜厚が薄くなって層間絶縁膜５１
の表面が凹むためにフォトリソグラフィー法を用いてパ
ターニングすることが困難になり、例えばデータ線ＤＬ
１〜ＤＬ３間の配線ショート、あるいはデータ線ＤＬ１
〜ＤＬ３と選択ゲート線ＳＧＤ１，ＳＧＤ２との配線シ
ョートなどの原因となる可能性があった。
ジスタ１２を形成している選択ゲート線ＳＧＤ１とＳＧ
Ｄ２の間隔が広くなり、メモリセルトランジスタ１１を
形成している制御ゲート線ＣＧ１〜ＣＧ４および選択ゲ
ート線ＳＧＤ１〜ＳＧＤ２の周期性がデータ線コンタク
トＣＤ１〜ＣＤ３付近において乱れ、製造工程上の弊害
を生じる可能性があった。例えばデータ線コンタクトＣ
Ｄ１〜ＣＤ３近傍で層間絶縁膜５１の平坦性が悪くな
り、層間絶縁膜５１の膜厚が薄くなって層間絶縁膜５１
の表面が凹むためにフォトリソグラフィー法を用いてパ
ターニングすることが困難になり、例えばデータ線ＤＬ
１〜ＤＬ３間の配線ショート、あるいはデータ線ＤＬ１
〜ＤＬ３と選択ゲート線ＳＧＤ１，ＳＧＤ２との配線シ
ョートなどの原因となる可能性があった。
【００１６】また選択トランジスタ１２を形成している
選択ゲート線ＳＧＤ１とＳＧＤ２の間隔が広くなるた
め、層間絶縁膜５１のみを選択的にエッチングして自己
整合的にデータ線コンタクトＣＤ１〜ＣＤ３を形成する
ことが困難である。
選択ゲート線ＳＧＤ１とＳＧＤ２の間隔が広くなるた
め、層間絶縁膜５１のみを選択的にエッチングして自己
整合的にデータ線コンタクトＣＤ１〜ＣＤ３を形成する
ことが困難である。
【００１７】
【発明が解決しようとする課題】このように従来、素子
分離領域を挟んで隣接する複数のメモリセル列に設けら
れたデータ線コンタクトは、その間隔が狭いために素子
の高集積化に伴って配線ショートが発生しやすく、また
データ線コンタクトの間隔を広げようとすると層間絶縁
膜の平坦性が悪くなるなどの弊害が生じる問題があっ
た。
分離領域を挟んで隣接する複数のメモリセル列に設けら
れたデータ線コンタクトは、その間隔が狭いために素子
の高集積化に伴って配線ショートが発生しやすく、また
データ線コンタクトの間隔を広げようとすると層間絶縁
膜の平坦性が悪くなるなどの弊害が生じる問題があっ
た。
【００１８】本発明は上記の事情に鑑みてなされたもの
で、隣接するデータ線コンタクト相互の間隔を大きくし
得、誤動作の原因となるデータ線コンタクトやデータ線
の配線ショート、あるいは素子領域でのパンチスルー等
を防止し得る半導体記憶装置を提供することを目的とす
る。
で、隣接するデータ線コンタクト相互の間隔を大きくし
得、誤動作の原因となるデータ線コンタクトやデータ線
の配線ショート、あるいは素子領域でのパンチスルー等
を防止し得る半導体記憶装置を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体記憶装置は、半導体基板上に形成され
たメモリセルトランジスタが複数個接続されて構成され
る第１のメモリセル列と、前記第１のメモリセル列のド
レイン側あるいはソース側のいずれか一方に接続された
第１の選択トランジスタと、前記半導体基板上に形成さ
れたメモリセルトランジスタが複数個接続されて構成さ
れる第２のメモリセル列と、前記第２のメモリセル列の
ドレイン側あるいはソース側のいずれか一方に接続され
た第２の選択トランジスタと、前記半導体基板上に形成
されたメモリセルトランジスタが複数個接続されて構成
される第３のメモリセル列と、前記第３のメモリセル列
のドレイン側あるいはソース側のいずれか一方に接続さ
れた第３の選択トランジスタと、前記半導体基板上に形
成されたメモリセルトランジスタが複数個接続されて構
成される第４のメモリセル列と、前記第４のメモリセル
列のドレイン側あるいはソース側のいずれか一方に接続
された第４の選択トランジスタとを備え、前記第１の選
択トランジスタおよび前記第２の選択トランジスタは、
共有する第１のコンタクトを介してデータ線あるいはソ
ース線に接続されて第１のメモリセルユニットを形成し
ており、前記第３の選択トランジスタおよび前記第４の
選択トランジスタは、共有する第２のコンタクトを介し
てデータ線あるいはソース線に接続されて第２のメモリ
セルユニットを形成しており、前記第１の選択トランジ
スタおよび前記第３の選択トランジスタのゲート電極は
ともに第１の選択ゲート線に接続され、前記第２の選択
トランジスタおよび前記第４の選択トランジスタのゲー
ト電極はともに第２の選択ゲート線に接続され、前記各
メモリセルユニットが素子分離領域を挟んで複数個配置
され、前記第１の選択ゲート線および前記第２の選択ゲ
ート線は素子分離領域を挟んだメモリセルユニットの選
択トランジスタのゲート電極が相互に接続されるように
配置されたメモリセルアレイを具備する半導体記憶装置
において、前記第１の選択ゲート線と前記第２の選択ゲ
ート線の間には第３のゲート線が配置されており、前記
第１のコンタクトは前記第１の選択ゲート線と前記第３
のゲート線との間に形成され、前記第２のコンタクトは
前記第２の選択ゲート線と前記第３のゲート線との間に
形成されていることを特徴とするものである。
に本発明の半導体記憶装置は、半導体基板上に形成され
たメモリセルトランジスタが複数個接続されて構成され
る第１のメモリセル列と、前記第１のメモリセル列のド
レイン側あるいはソース側のいずれか一方に接続された
第１の選択トランジスタと、前記半導体基板上に形成さ
れたメモリセルトランジスタが複数個接続されて構成さ
れる第２のメモリセル列と、前記第２のメモリセル列の
ドレイン側あるいはソース側のいずれか一方に接続され
た第２の選択トランジスタと、前記半導体基板上に形成
されたメモリセルトランジスタが複数個接続されて構成
される第３のメモリセル列と、前記第３のメモリセル列
のドレイン側あるいはソース側のいずれか一方に接続さ
れた第３の選択トランジスタと、前記半導体基板上に形
成されたメモリセルトランジスタが複数個接続されて構
成される第４のメモリセル列と、前記第４のメモリセル
列のドレイン側あるいはソース側のいずれか一方に接続
された第４の選択トランジスタとを備え、前記第１の選
択トランジスタおよび前記第２の選択トランジスタは、
共有する第１のコンタクトを介してデータ線あるいはソ
ース線に接続されて第１のメモリセルユニットを形成し
ており、前記第３の選択トランジスタおよび前記第４の
選択トランジスタは、共有する第２のコンタクトを介し
てデータ線あるいはソース線に接続されて第２のメモリ
セルユニットを形成しており、前記第１の選択トランジ
スタおよび前記第３の選択トランジスタのゲート電極は
ともに第１の選択ゲート線に接続され、前記第２の選択
トランジスタおよび前記第４の選択トランジスタのゲー
ト電極はともに第２の選択ゲート線に接続され、前記各
メモリセルユニットが素子分離領域を挟んで複数個配置
され、前記第１の選択ゲート線および前記第２の選択ゲ
ート線は素子分離領域を挟んだメモリセルユニットの選
択トランジスタのゲート電極が相互に接続されるように
配置されたメモリセルアレイを具備する半導体記憶装置
において、前記第１の選択ゲート線と前記第２の選択ゲ
ート線の間には第３のゲート線が配置されており、前記
第１のコンタクトは前記第１の選択ゲート線と前記第３
のゲート線との間に形成され、前記第２のコンタクトは
前記第２の選択ゲート線と前記第３のゲート線との間に
形成されていることを特徴とするものである。
【００２０】また本発明の半導体記憶装置は、半導体基
板上に形成されたメモリセルトランジスタが複数個接続
されて構成される第１のメモリセル列と、前記第１のメ
モリセル列のドレイン側あるいはソース側のいずれか一
方に接続された第１の選択トランジスタと、前記半導体
基板上に形成されたメモリセルトランジスタが複数個接
続されて構成される第２のメモリセル列と、前記第２の
メモリセル列のドレイン側あるいはソース側のいずれか
一方に接続された第２の選択トランジスタと、前記半導
体基板上に形成されたメモリセルトランジスタが複数個
接続されて構成される第３のメモリセル列と、前記第３
のメモリセル列のドレイン側あるいはソース側のいずれ
か一方に接続された第３の選択トランジスタと、前記半
導体基板上に形成されたメモリセルトランジスタが複数
個接続されて構成される第４のメモリセル列と、前記第
４のメモリセル列のドレイン側あるいはソース側のいず
れか一方に接続された第４の選択トランジスタとを備
え、前記第１の選択トランジスタおよび前記第２の選択
トランジスタは、共有する第１のコンタクトを介してデ
ータ線あるいはソース線に接続されて第１のメモリセル
ユニットを形成しており、前記第３の選択トランジスタ
および前記第４の選択トランジスタは、共有する第２の
コンタクトを介してデータ線あるいはソース線に接続さ
れて第２のメモリセルユニットを形成しており、前記第
１の選択トランジスタおよび前記第３の選択トランジス
タのゲート電極はともに第１の選択ゲート線に接続さ
れ、前記第２の選択トランジスタおよび前記第４の選択
トランジスタのゲート電極はともに第２の選択ゲート線
に接続され、前記各メモリセルユニットが素子分離領域
を挟んで複数個配置され、前記第１の選択ゲート線およ
び前記第２の選択ゲート線は素子分離領域を挟んだメモ
リセルユニットの選択トランジスタのゲート電極が相互
に接続されるように配置されたメモリセルアレイを具備
する半導体記憶装置において、前記第１のコンタクトと
前記第２の選択トランジスタとの間には第５の選択トラ
ンジスタが接続され、前記第２のコンタクトと前記第３
の選択トランジスタとの間には第６の選択トランジスタ
が接続されていることを特徴とするものである。
板上に形成されたメモリセルトランジスタが複数個接続
されて構成される第１のメモリセル列と、前記第１のメ
モリセル列のドレイン側あるいはソース側のいずれか一
方に接続された第１の選択トランジスタと、前記半導体
基板上に形成されたメモリセルトランジスタが複数個接
続されて構成される第２のメモリセル列と、前記第２の
メモリセル列のドレイン側あるいはソース側のいずれか
一方に接続された第２の選択トランジスタと、前記半導
体基板上に形成されたメモリセルトランジスタが複数個
接続されて構成される第３のメモリセル列と、前記第３
のメモリセル列のドレイン側あるいはソース側のいずれ
か一方に接続された第３の選択トランジスタと、前記半
導体基板上に形成されたメモリセルトランジスタが複数
個接続されて構成される第４のメモリセル列と、前記第
４のメモリセル列のドレイン側あるいはソース側のいず
れか一方に接続された第４の選択トランジスタとを備
え、前記第１の選択トランジスタおよび前記第２の選択
トランジスタは、共有する第１のコンタクトを介してデ
ータ線あるいはソース線に接続されて第１のメモリセル
ユニットを形成しており、前記第３の選択トランジスタ
および前記第４の選択トランジスタは、共有する第２の
コンタクトを介してデータ線あるいはソース線に接続さ
れて第２のメモリセルユニットを形成しており、前記第
１の選択トランジスタおよび前記第３の選択トランジス
タのゲート電極はともに第１の選択ゲート線に接続さ
れ、前記第２の選択トランジスタおよび前記第４の選択
トランジスタのゲート電極はともに第２の選択ゲート線
に接続され、前記各メモリセルユニットが素子分離領域
を挟んで複数個配置され、前記第１の選択ゲート線およ
び前記第２の選択ゲート線は素子分離領域を挟んだメモ
リセルユニットの選択トランジスタのゲート電極が相互
に接続されるように配置されたメモリセルアレイを具備
する半導体記憶装置において、前記第１のコンタクトと
前記第２の選択トランジスタとの間には第５の選択トラ
ンジスタが接続され、前記第２のコンタクトと前記第３
の選択トランジスタとの間には第６の選択トランジスタ
が接続されていることを特徴とするものである。
【００２１】また本発明の半導体記憶装置は、前記第５
の選択トランジスタおよび前記第６の選択トランジスタ
のうち少なくとも一方がディプレッション型トランジス
タよりなることを特徴とするものである。
の選択トランジスタおよび前記第６の選択トランジスタ
のうち少なくとも一方がディプレッション型トランジス
タよりなることを特徴とするものである。
【００２２】また本発明の半導体記憶装置は、前記第５
の選択トランジスタおよび前記第６の選択トランジスタ
のうち少なくとも一方は、ゲート電極を高レベルにバイ
アスすることによって導通状態としたエンハンスメント
型トランジスタよりなることを特徴とするものである。
の選択トランジスタおよび前記第６の選択トランジスタ
のうち少なくとも一方は、ゲート電極を高レベルにバイ
アスすることによって導通状態としたエンハンスメント
型トランジスタよりなることを特徴とするものである。
【００２３】また本発明の半導体記憶装置は、前記第５
の選択トランジスタおよび前記第６の選択トランジスタ
は、前記半導体基板上に第１の絶縁膜を介して第１の導
電層が形成され、この第１の導電層上に第２の絶縁膜を
介して第２の導電層が形成されるトランジスタよりなる
ことを特徴とするものである。
の選択トランジスタおよび前記第６の選択トランジスタ
は、前記半導体基板上に第１の絶縁膜を介して第１の導
電層が形成され、この第１の導電層上に第２の絶縁膜を
介して第２の導電層が形成されるトランジスタよりなる
ことを特徴とするものである。
【００２４】また本発明の半導体記憶装置は、前記第１
の選択トランジスタ、前記第２の選択トランジスタ、前
記第３の選択トランジスタ、前記第４の選択トランジス
タ、前記第５の選択トランジスタおよび前記第６の選択
トランジスタのそれぞれゲート電極が側壁絶縁膜を有
し、前記第１のコンタクトおよび前記第２のコンタクト
が自己整合的に形成されていることを特徴とするもので
ある。
の選択トランジスタ、前記第２の選択トランジスタ、前
記第３の選択トランジスタ、前記第４の選択トランジス
タ、前記第５の選択トランジスタおよび前記第６の選択
トランジスタのそれぞれゲート電極が側壁絶縁膜を有
し、前記第１のコンタクトおよび前記第２のコンタクト
が自己整合的に形成されていることを特徴とするもので
ある。
【００２５】また本発明の半導体記憶装置は、半導体基
板上に形成されたメモリセルトランジスタが複数個接続
されて構成される第１のメモリセル列と、前記第１のメ
モリセル列のドレイン側あるいはソース側のいずれか一
方に接続された第１の選択トランジスタと、前記半導体
基板上に形成されたメモリセルトランジスタが複数個接
続されて構成される第２のメモリセル列と、前記第２の
メモリセル列のドレイン側あるいはソース側のいずれか
一方に接続された第２の選択トランジスタと、前記半導
体基板上に形成されたメモリセルトランジスタが複数個
接続されて構成される第３のメモリセル列と、前記第３
のメモリセル列のドレイン側あるいはソース側のいずれ
か一方に接続された第３の選択トランジスタと、前記半
導体基板上に形成されたメモリセルトランジスタが複数
個接続されて構成される第４のメモリセル列と、前記第
４のメモリセル列のドレイン側あるいはソース側のいず
れか一方に接続された第４の選択トランジスタとを備
え、前記第１の選択トランジスタおよび前記第２の選択
トランジスタは、共有する第１のコンタクトを介してデ
ータ線あるいはソース線に接続されて第１のメモリセル
ユニットを形成しており、前記第３の選択トランジスタ
および前記第４の選択トランジスタは、共有する第２の
コンタクトを介してデータ線あるいはソース線に接続さ
れて第２のメモリセルユニットを形成しており、前記第
１の選択トランジスタおよび前記第３の選択トランジス
タのゲート電極はともに第１の選択ゲート線に接続さ
れ、前記第２の選択トランジスタおよび前記第４の選択
トランジスタのゲート電極はともに第２の選択ゲート線
に接続され、前記各メモリセルユニットが素子分離領域
を挟んで複数個配置され、前記第１の選択ゲート線およ
び前記第２の選択ゲート線は素子分離領域を挟んだメモ
リセルユニットの選択トランジスタのゲート電極が相互
に接続されるように配置されたメモリセルアレイを具備
する半導体記憶装置において、前記第２の選択トランジ
スタは前記第１の選択トランジスタよりも長いゲート長
を有するトランジスタより形成され、かつ前記第３の選
択トランジスタは前記第４の選択トランジスタよりも長
いゲート長を有するトランジスタより形成されることを
特徴とするものである。
板上に形成されたメモリセルトランジスタが複数個接続
されて構成される第１のメモリセル列と、前記第１のメ
モリセル列のドレイン側あるいはソース側のいずれか一
方に接続された第１の選択トランジスタと、前記半導体
基板上に形成されたメモリセルトランジスタが複数個接
続されて構成される第２のメモリセル列と、前記第２の
メモリセル列のドレイン側あるいはソース側のいずれか
一方に接続された第２の選択トランジスタと、前記半導
体基板上に形成されたメモリセルトランジスタが複数個
接続されて構成される第３のメモリセル列と、前記第３
のメモリセル列のドレイン側あるいはソース側のいずれ
か一方に接続された第３の選択トランジスタと、前記半
導体基板上に形成されたメモリセルトランジスタが複数
個接続されて構成される第４のメモリセル列と、前記第
４のメモリセル列のドレイン側あるいはソース側のいず
れか一方に接続された第４の選択トランジスタとを備
え、前記第１の選択トランジスタおよび前記第２の選択
トランジスタは、共有する第１のコンタクトを介してデ
ータ線あるいはソース線に接続されて第１のメモリセル
ユニットを形成しており、前記第３の選択トランジスタ
および前記第４の選択トランジスタは、共有する第２の
コンタクトを介してデータ線あるいはソース線に接続さ
れて第２のメモリセルユニットを形成しており、前記第
１の選択トランジスタおよび前記第３の選択トランジス
タのゲート電極はともに第１の選択ゲート線に接続さ
れ、前記第２の選択トランジスタおよび前記第４の選択
トランジスタのゲート電極はともに第２の選択ゲート線
に接続され、前記各メモリセルユニットが素子分離領域
を挟んで複数個配置され、前記第１の選択ゲート線およ
び前記第２の選択ゲート線は素子分離領域を挟んだメモ
リセルユニットの選択トランジスタのゲート電極が相互
に接続されるように配置されたメモリセルアレイを具備
する半導体記憶装置において、前記第２の選択トランジ
スタは前記第１の選択トランジスタよりも長いゲート長
を有するトランジスタより形成され、かつ前記第３の選
択トランジスタは前記第４の選択トランジスタよりも長
いゲート長を有するトランジスタより形成されることを
特徴とするものである。
【００２６】また本発明の半導体記憶装置は、前記第１
のコンタクトは前記素子分離領域を挟んで前記第３の選
択トランジスタと対向配置され、前記第２のコンタクト
は前記素子分離領域を挟んで前記第２の選択トランジス
タと対向配置されることを特徴とするものである。
のコンタクトは前記素子分離領域を挟んで前記第３の選
択トランジスタと対向配置され、前記第２のコンタクト
は前記素子分離領域を挟んで前記第２の選択トランジス
タと対向配置されることを特徴とするものである。
【００２７】また本発明の半導体記憶装置は、半導体基
板上にそれぞれ形成されたメモリセルトランジスタが複
数個接続されて構成される第１のメモリセル列、第２の
メモリセル列、第３のメモリセル列、および第４のメモ
リセル列を有し、この各メモリセル列が複数個配置され
て構成されるメモリセルアレイを具備する半導体記憶装
置において、前記第１のメモリセル列と前記第２のメモ
リセル列とは第１の選択トランジスタを介して接続され
ており、前記第１のメモリセル列および前記第２のメモ
リセル列に素子分離領域を挟んでそれぞれ隣り合う前記
第３のメモリセル列と前記第４のメモリセル列とは第２
の選択トランジスタを介して接続されており、前記第１
の選択トランジスタのゲート電極と前記第２の選択トラ
ンジスタのゲート電極はともに第１の選択ゲート線に接
続されており、前記第１の選択トランジスタとデータ線
あるいはソース線とを接続するように、前記第１の選択
トランジスタと前記第１のメモリセル列との間に位置す
るように設けられた第１のコンタクトと、前記第２の選
択トランジスタとデータ線あるいはソース線とを接続す
るように、前記第２の選択トランジスタと前記第４のメ
モリセル列との間に位置するように設けられた第２のコ
ンタクトを有することを特徴とするものである。
板上にそれぞれ形成されたメモリセルトランジスタが複
数個接続されて構成される第１のメモリセル列、第２の
メモリセル列、第３のメモリセル列、および第４のメモ
リセル列を有し、この各メモリセル列が複数個配置され
て構成されるメモリセルアレイを具備する半導体記憶装
置において、前記第１のメモリセル列と前記第２のメモ
リセル列とは第１の選択トランジスタを介して接続され
ており、前記第１のメモリセル列および前記第２のメモ
リセル列に素子分離領域を挟んでそれぞれ隣り合う前記
第３のメモリセル列と前記第４のメモリセル列とは第２
の選択トランジスタを介して接続されており、前記第１
の選択トランジスタのゲート電極と前記第２の選択トラ
ンジスタのゲート電極はともに第１の選択ゲート線に接
続されており、前記第１の選択トランジスタとデータ線
あるいはソース線とを接続するように、前記第１の選択
トランジスタと前記第１のメモリセル列との間に位置す
るように設けられた第１のコンタクトと、前記第２の選
択トランジスタとデータ線あるいはソース線とを接続す
るように、前記第２の選択トランジスタと前記第４のメ
モリセル列との間に位置するように設けられた第２のコ
ンタクトを有することを特徴とするものである。
【００２８】また本発明の半導体記憶装置の前記メモリ
セル列は、半導体基板上に第１の絶縁膜を介して第１の
導電層が形成され、この第１の導電層上に第２の絶縁膜
を介して第２の導電層が形成されて成るメモリセルトラ
ンジスタを直列に複数個接続して形成されたＮＡＮＤ型
不揮発性メモリセル、並びに前記メモリセルトランジス
タを並列に複数個接続して形成されたＤＩＮＯＲ型不揮
発性メモリセルおよびＡＮＤ型不揮発性メモリセルのう
ちいずれか１つよりなることを特徴とするものである。
セル列は、半導体基板上に第１の絶縁膜を介して第１の
導電層が形成され、この第１の導電層上に第２の絶縁膜
を介して第２の導電層が形成されて成るメモリセルトラ
ンジスタを直列に複数個接続して形成されたＮＡＮＤ型
不揮発性メモリセル、並びに前記メモリセルトランジス
タを並列に複数個接続して形成されたＤＩＮＯＲ型不揮
発性メモリセルおよびＡＮＤ型不揮発性メモリセルのう
ちいずれか１つよりなることを特徴とするものである。
【００２９】
【発明の実施の形態】以下図面を参照して本発明の実施
形態例を詳細に説明する。
形態例を詳細に説明する。
【００３０】図１は本発明の第１の実施形態例に関わる
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイのレイアウ
トを示す平面図であり、図２（ａ），（ｂ），（ｃ）は
それぞれ図１のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−
Ｃ′断面図であり、図３は図１のメモリセルアレイを示
す等価回路図である。
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイのレイアウ
トを示す平面図であり、図２（ａ），（ｂ），（ｃ）は
それぞれ図１のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−
Ｃ′断面図であり、図３は図１のメモリセルアレイを示
す等価回路図である。
【００３１】すなわち、半導体基板１上には電荷蓄積領
域を有するメモリセルトランジスタ１１が複数個形成さ
れ、前記メモリセルトランジスタ１１が２個ずつ直列接
続されて第１のＮＡＮＤ型メモリセル列９１、第２のＮ
ＡＮＤ型メモリセル列９２、第３のＮＡＮＤ型メモリセ
ル列９３、第４のＮＡＮＤ型メモリセル列９４、………
が構成される。前記各メモリセルトランジスタ１１はソ
ース・ドレイン拡散層４、導電層からなる浮遊ゲート
５、および導電層からなる制御ゲート７等より構成され
る。前記第１のＮＡＮＤ型メモリセル列９１のドレイン
側の端部にはソース・ドレイン拡散層４および導電層か
らなる選択ゲート６等より構成される選択トランジスタ
１２１のソースが接続され、この選択トランジスタ１２
１のドレインは第１のデータ線コンタクトＣＤ１を介し
てデータ線ＤＬ１に接続される。前記第１のＮＡＮＤ型
メモリセル列９１のソース側の端部にはソース・ドレイ
ン拡散層４および導電層からなる選択ゲート６等より構
成される選択トランジスタ１２を介してソース線ＳＬに
接続される。また前記第２のＮＡＮＤ型メモリセル列９
２のドレイン側の端部にはソース・ドレイン拡散層４お
よび導電層からなる選択ゲート６等より構成される選択
トランジスタ１２２のソースが接続され、この選択トラ
ンジスタ１２２のドレインにはソース・ドレイン拡散層
４および導電層からなる選択ゲート６等より構成される
選択トランジスタ１２Ａのソースが接続され、この選択
トランジスタ１２Ａのドレインは前記第１のＮＡＮＤ型
メモリセル列９１と共有する第１のデータ線コンタクト
ＣＤ１を介してデータ線ＤＬ１に接続される。前記第２
のＮＡＮＤ型メモリセル列９２のソース側の端部にはソ
ース・ドレイン拡散層４および導電層からなる選択ゲー
ト６等より構成される選択トランジスタ１２を介してソ
ース線ＳＬに接続される。また前記第３のＮＡＮＤ型メ
モリセル列９３のドレイン側の端部にはソース・ドレイ
ン拡散層４および導電層からなる選択ゲート６等より構
成される選択トランジスタ１２３のソースが接続され、
この選択トランジスタ１２３のドレインにはソース・ド
レイン拡散層４および導電層からなる選択ゲート６等よ
り構成される選択トランジスタ１２Ｂのソースが接続さ
れ、この選択トランジスタ１２Ｂのドレインは第２のデ
ータ線コンタクトＣＤ２を介してデータ線ＤＬ２に接続
される。前記第３のＮＡＮＤ型メモリセル列９３のソー
ス側の端部にはソース・ドレイン拡散層４および導電層
からなる選択ゲート６等より構成される選択トランジス
タ１２を介してソース線ＳＬに接続される。また前記第
４のＮＡＮＤ型メモリセル列９４のドレイン側の端部に
はソース・ドレイン拡散層４および導電層からなる選択
ゲート６等より構成される選択トランジスタ１２４のソ
ースが接続され、この選択トランジスタ１２４のドレイ
ンは前記第３のＮＡＮＤ型メモリセル列９３と共有する
第２のデータ線コンタクトＣＤ２を介してデータ線ＤＬ
２に接続される。前記第４のＮＡＮＤ型メモリセル列９
４のソース側の端部にはソース・ドレイン拡散層４およ
び導電層からなる選択ゲート６等より構成される選択ト
ランジスタ１２を介してソース線ＳＬに接続される。以
下同様にして、他のメモリセルトランジスタ１１が２個
ずつ直列接続されて構成されるＮＡＮＤ型メモリセル列
のドレイン側の端部はソース・ドレイン拡散層４および
導電層からなる選択ゲート６等より構成される選択トラ
ンジスタ１２５，１２６………、１２Ｃ……、データ線
コンタクトＣＤ３……を介してデータ線ＤＬ３……に接
続され、他のメモリセルトランジスタ１１が２個ずつ直
列接続されて構成されるＮＡＮＤ型メモリセル列のソー
ス側の端部はソース・ドレイン拡散層４および導電層か
らなる選択ゲート６等より構成される選択トランジスタ
１２を介してソース線ＳＬに接続される。なおここで
は、メモリセルトランジスタ１１を２個直列接続してＮ
ＡＮＤセルを構成した例を示したが、ＮＡＮＤセルにお
けるメモリセルトランジスタ１１の接続数は例えば４
個、８個、１６個でもよく、一般的には２n （ｎは正の
整数）個のメモリセルトランジスタ１１が直列接続され
てＮＡＮＤセルが構成される。
域を有するメモリセルトランジスタ１１が複数個形成さ
れ、前記メモリセルトランジスタ１１が２個ずつ直列接
続されて第１のＮＡＮＤ型メモリセル列９１、第２のＮ
ＡＮＤ型メモリセル列９２、第３のＮＡＮＤ型メモリセ
ル列９３、第４のＮＡＮＤ型メモリセル列９４、………
が構成される。前記各メモリセルトランジスタ１１はソ
ース・ドレイン拡散層４、導電層からなる浮遊ゲート
５、および導電層からなる制御ゲート７等より構成され
る。前記第１のＮＡＮＤ型メモリセル列９１のドレイン
側の端部にはソース・ドレイン拡散層４および導電層か
らなる選択ゲート６等より構成される選択トランジスタ
１２１のソースが接続され、この選択トランジスタ１２
１のドレインは第１のデータ線コンタクトＣＤ１を介し
てデータ線ＤＬ１に接続される。前記第１のＮＡＮＤ型
メモリセル列９１のソース側の端部にはソース・ドレイ
ン拡散層４および導電層からなる選択ゲート６等より構
成される選択トランジスタ１２を介してソース線ＳＬに
接続される。また前記第２のＮＡＮＤ型メモリセル列９
２のドレイン側の端部にはソース・ドレイン拡散層４お
よび導電層からなる選択ゲート６等より構成される選択
トランジスタ１２２のソースが接続され、この選択トラ
ンジスタ１２２のドレインにはソース・ドレイン拡散層
４および導電層からなる選択ゲート６等より構成される
選択トランジスタ１２Ａのソースが接続され、この選択
トランジスタ１２Ａのドレインは前記第１のＮＡＮＤ型
メモリセル列９１と共有する第１のデータ線コンタクト
ＣＤ１を介してデータ線ＤＬ１に接続される。前記第２
のＮＡＮＤ型メモリセル列９２のソース側の端部にはソ
ース・ドレイン拡散層４および導電層からなる選択ゲー
ト６等より構成される選択トランジスタ１２を介してソ
ース線ＳＬに接続される。また前記第３のＮＡＮＤ型メ
モリセル列９３のドレイン側の端部にはソース・ドレイ
ン拡散層４および導電層からなる選択ゲート６等より構
成される選択トランジスタ１２３のソースが接続され、
この選択トランジスタ１２３のドレインにはソース・ド
レイン拡散層４および導電層からなる選択ゲート６等よ
り構成される選択トランジスタ１２Ｂのソースが接続さ
れ、この選択トランジスタ１２Ｂのドレインは第２のデ
ータ線コンタクトＣＤ２を介してデータ線ＤＬ２に接続
される。前記第３のＮＡＮＤ型メモリセル列９３のソー
ス側の端部にはソース・ドレイン拡散層４および導電層
からなる選択ゲート６等より構成される選択トランジス
タ１２を介してソース線ＳＬに接続される。また前記第
４のＮＡＮＤ型メモリセル列９４のドレイン側の端部に
はソース・ドレイン拡散層４および導電層からなる選択
ゲート６等より構成される選択トランジスタ１２４のソ
ースが接続され、この選択トランジスタ１２４のドレイ
ンは前記第３のＮＡＮＤ型メモリセル列９３と共有する
第２のデータ線コンタクトＣＤ２を介してデータ線ＤＬ
２に接続される。前記第４のＮＡＮＤ型メモリセル列９
４のソース側の端部にはソース・ドレイン拡散層４およ
び導電層からなる選択ゲート６等より構成される選択ト
ランジスタ１２を介してソース線ＳＬに接続される。以
下同様にして、他のメモリセルトランジスタ１１が２個
ずつ直列接続されて構成されるＮＡＮＤ型メモリセル列
のドレイン側の端部はソース・ドレイン拡散層４および
導電層からなる選択ゲート６等より構成される選択トラ
ンジスタ１２５，１２６………、１２Ｃ……、データ線
コンタクトＣＤ３……を介してデータ線ＤＬ３……に接
続され、他のメモリセルトランジスタ１１が２個ずつ直
列接続されて構成されるＮＡＮＤ型メモリセル列のソー
ス側の端部はソース・ドレイン拡散層４および導電層か
らなる選択ゲート６等より構成される選択トランジスタ
１２を介してソース線ＳＬに接続される。なおここで
は、メモリセルトランジスタ１１を２個直列接続してＮ
ＡＮＤセルを構成した例を示したが、ＮＡＮＤセルにお
けるメモリセルトランジスタ１１の接続数は例えば４
個、８個、１６個でもよく、一般的には２n （ｎは正の
整数）個のメモリセルトランジスタ１１が直列接続され
てＮＡＮＤセルが構成される。
【００３２】また第１の選択トランジスタ１２１のゲー
ト電極と第３の選択トランジスタ１２３のゲート電極
は、ともに第１の選択ゲート線ＳＧＤ１に接続される。
第２の選択トランジスタ１２２のゲート電極と第４の選
択トランジスタ１２４のゲート電極は、ともに第２の選
択ゲート線ＳＧＤ２に接続される。また、選択トランジ
スタ１２Ａのゲート電極と選択トランジスタ１２Ｂのゲ
ート電極は、ともに第３の選択ゲート線ＳＧＤ３に接続
される。第１の選択ゲート線ＳＧＤ１と第２の選択ゲー
ト線ＳＧＤ２の間に第３の選択ゲート線ＳＧＤ３が形成
される。
ト電極と第３の選択トランジスタ１２３のゲート電極
は、ともに第１の選択ゲート線ＳＧＤ１に接続される。
第２の選択トランジスタ１２２のゲート電極と第４の選
択トランジスタ１２４のゲート電極は、ともに第２の選
択ゲート線ＳＧＤ２に接続される。また、選択トランジ
スタ１２Ａのゲート電極と選択トランジスタ１２Ｂのゲ
ート電極は、ともに第３の選択ゲート線ＳＧＤ３に接続
される。第１の選択ゲート線ＳＧＤ１と第２の選択ゲー
ト線ＳＧＤ２の間に第３の選択ゲート線ＳＧＤ３が形成
される。
【００３３】第１のデータ線コンタクトＣＤ１は選択ゲ
ート線ＳＧＤ１と選択ゲート線ＳＧＤ３との間に、第２
のデータ線コンタクトＣＤ２は選択ゲート線ＳＧＤ３と
選択ゲート線ＳＧＤ２との間に、第３のデータ線コンタ
クトＣＤ３は選択ゲート線ＳＧＤ１と選択ゲート線ＳＧ
Ｄ３との間に、それぞれ互い違いに配置されている。こ
のため、隣接するデータ線コンタクトのＣＤ１、ＣＤ２
相互、あるいはＣＤ２、ＣＤ３相互の間隔を広げられる
ため、配線ショート等を防ぐことができる。
ート線ＳＧＤ１と選択ゲート線ＳＧＤ３との間に、第２
のデータ線コンタクトＣＤ２は選択ゲート線ＳＧＤ３と
選択ゲート線ＳＧＤ２との間に、第３のデータ線コンタ
クトＣＤ３は選択ゲート線ＳＧＤ１と選択ゲート線ＳＧ
Ｄ３との間に、それぞれ互い違いに配置されている。こ
のため、隣接するデータ線コンタクトのＣＤ１、ＣＤ２
相互、あるいはＣＤ２、ＣＤ３相互の間隔を広げられる
ため、配線ショート等を防ぐことができる。
【００３４】複数のメモリセルトランジスタ１１のゲー
ト電極は、それぞれ対応して制御ゲート線ＣＧ１〜ＣＧ
４に接続され、複数のソース側選択トランジスタ１２の
ゲート電極は、それぞれ対応して選択ゲート線ＳＧＳ１
〜ＳＧＳ２に接続される。
ト電極は、それぞれ対応して制御ゲート線ＣＧ１〜ＣＧ
４に接続され、複数のソース側選択トランジスタ１２の
ゲート電極は、それぞれ対応して選択ゲート線ＳＧＳ１
〜ＳＧＳ２に接続される。
【００３５】前記第１のＮＡＮＤ型メモリセル列９１、
第２のＮＡＮＤ型メモリセル列９２、選択トランジスタ
１２１，１２２，１２Ａ、第１のデータ線コンタクトＣ
Ｄ１、および第１のデータ線ＤＬ１は第１のメモリセル
ユニットを構成し、前記第３のＮＡＮＤ型メモリセル列
９３、第４のＮＡＮＤ型メモリセル列９４、選択トラン
ジスタ１２３，１２４，１２Ｂ、第２のデータ線コンタ
クトＣＤ２、および第２のデータ線ＣＤ２は第２のメモ
リセルユニットを構成し、前記各メモリセルユニットが
素子分離領域２を挟んで複数個配設される。
第２のＮＡＮＤ型メモリセル列９２、選択トランジスタ
１２１，１２２，１２Ａ、第１のデータ線コンタクトＣ
Ｄ１、および第１のデータ線ＤＬ１は第１のメモリセル
ユニットを構成し、前記第３のＮＡＮＤ型メモリセル列
９３、第４のＮＡＮＤ型メモリセル列９４、選択トラン
ジスタ１２３，１２４，１２Ｂ、第２のデータ線コンタ
クトＣＤ２、および第２のデータ線ＣＤ２は第２のメモ
リセルユニットを構成し、前記各メモリセルユニットが
素子分離領域２を挟んで複数個配設される。
【００３６】なお図中、３はゲート絶縁膜、５１は層間
絶縁膜であり、さらに浮遊ゲート５と制御ゲート７の間
は、これらとは別のＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ）積層膜等で絶縁されている。
絶縁膜であり、さらに浮遊ゲート５と制御ゲート７の間
は、これらとは別のＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ）積層膜等で絶縁されている。
【００３７】次に、本実施形態例におけるＥＥＰＲＯＭ
の製造工程について図４（ａ），（ｂ），（ｃ）、図５
（ａ），（ｂ），（ｃ）を参照して説明する。なお、図
４（ａ），（ｂ），（ｃ）は図１のＡ−Ａ′断面図、図
５（ａ），（ｂ），（ｃ）は図１のＣ−Ｃ′断面図にそ
れぞれ相当している。
の製造工程について図４（ａ），（ｂ），（ｃ）、図５
（ａ），（ｂ），（ｃ）を参照して説明する。なお、図
４（ａ），（ｂ），（ｃ）は図１のＡ−Ａ′断面図、図
５（ａ），（ｂ），（ｃ）は図１のＣ−Ｃ′断面図にそ
れぞれ相当している。
【００３８】まず、図４（ａ）、図５（ａ）に示すよう
に、導電型がｎ型の半導体基板１の表面に半導体基板１
と逆導電型のｐ型のウェルを形成した後、素子分離領域
２を形成する。次いで、ゲートが形成される領域にしき
い値を調節するための適当なチャネル用イオン注入を行
う（図示省略）。続いて前記ウェルの表面に、例えば熱
酸化によりゲート絶縁膜３を形成する。
に、導電型がｎ型の半導体基板１の表面に半導体基板１
と逆導電型のｐ型のウェルを形成した後、素子分離領域
２を形成する。次いで、ゲートが形成される領域にしき
い値を調節するための適当なチャネル用イオン注入を行
う（図示省略）。続いて前記ウェルの表面に、例えば熱
酸化によりゲート絶縁膜３を形成する。
【００３９】次いで、図４（ｂ）、図５（ｂ）に示すよ
うに、浮遊ゲート５、選択ゲート６となる第１層ゲート
電極として多結晶シリコン膜を堆積する。続いて素子分
離領域２上等から多結晶シリコン膜をエッチング除去し
た後、例えば熱酸化により第２のゲート絶縁膜を形成
し、その上に制御ゲート７となる第２層ゲート電極とし
て例えば多結晶シリコン膜とタングステンシリサイド膜
の積層膜を堆積する。さらにマスクとなる絶縁膜、例え
ばシリコン窒化膜を堆積する。マスク絶縁膜をパターニ
ングした後、第２層ゲート電極、第２のゲート絶縁膜、
第１層ゲート電極をセルフアラインでパターニングす
る。ゲート形成後、イオン注入によりソース・ドレイン
拡散層４を形成する。
うに、浮遊ゲート５、選択ゲート６となる第１層ゲート
電極として多結晶シリコン膜を堆積する。続いて素子分
離領域２上等から多結晶シリコン膜をエッチング除去し
た後、例えば熱酸化により第２のゲート絶縁膜を形成
し、その上に制御ゲート７となる第２層ゲート電極とし
て例えば多結晶シリコン膜とタングステンシリサイド膜
の積層膜を堆積する。さらにマスクとなる絶縁膜、例え
ばシリコン窒化膜を堆積する。マスク絶縁膜をパターニ
ングした後、第２層ゲート電極、第２のゲート絶縁膜、
第１層ゲート電極をセルフアラインでパターニングす
る。ゲート形成後、イオン注入によりソース・ドレイン
拡散層４を形成する。
【００４０】その後、図４（ｃ）、図５（ｃ）に示すよ
うに層間絶縁膜５１を堆積して全面を覆い、コンタクト
ホールを開口してデータ線コンタクトＣＤ１〜ＣＤ３を
形成すると共に層間絶縁膜５１上に例えばアルミニウム
膜によりデータ線ＤＬ１〜ＤＬ３を配線することにより
図１に示したＥＥＰＲＯＭが完成する。
うに層間絶縁膜５１を堆積して全面を覆い、コンタクト
ホールを開口してデータ線コンタクトＣＤ１〜ＣＤ３を
形成すると共に層間絶縁膜５１上に例えばアルミニウム
膜によりデータ線ＤＬ１〜ＤＬ３を配線することにより
図１に示したＥＥＰＲＯＭが完成する。
【００４１】次に、本実施形態例のＮＡＮＤ型ＥＥＰＲ
ＯＭの動作について説明する。各動作時における各部分
の電圧関係を図６に示す。ここで、書き込み時、読み出
し時に選択されるメモリセルトランジスタは図３に示さ
れるメモリセルトランジスタＡとした場合の電圧関係を
示す。
ＯＭの動作について説明する。各動作時における各部分
の電圧関係を図６に示す。ここで、書き込み時、読み出
し時に選択されるメモリセルトランジスタは図３に示さ
れるメモリセルトランジスタＡとした場合の電圧関係を
示す。
【００４２】まず、データ消去は選択された第１のＮＡ
ＮＤ型メモリセル列９１内のすべてのメモリセルトラン
ジスタ１１に対して一括に行われる。このとき、第１の
ＮＡＮＤ型メモリセル列９１内のすべての制御ゲート線
ＣＧ１，ＣＧ２を０Ｖとし、ｐ型ウェルと選択ゲート線
ＳＧＤ１，ＳＧＤ２，ＳＧＳ１，ＳＧＳ２に消去電圧Ｖ
ｐｐｅを印加する。このときトンネル電流によって浮遊
ゲート５からｐ型ウェルに電子が放出され、メモリセル
トランジスタＡのしきい値は負方向に移動して、消去状
態となる。
ＮＤ型メモリセル列９１内のすべてのメモリセルトラン
ジスタ１１に対して一括に行われる。このとき、第１の
ＮＡＮＤ型メモリセル列９１内のすべての制御ゲート線
ＣＧ１，ＣＧ２を０Ｖとし、ｐ型ウェルと選択ゲート線
ＳＧＤ１，ＳＧＤ２，ＳＧＳ１，ＳＧＳ２に消去電圧Ｖ
ｐｐｅを印加する。このときトンネル電流によって浮遊
ゲート５からｐ型ウェルに電子が放出され、メモリセル
トランジスタＡのしきい値は負方向に移動して、消去状
態となる。
【００４３】データ書き込みは各メモリセルトランジス
タ１１ごとに選択して行われる。選択されたメモリセル
トランジスタＡの制御ゲート線ＣＧ２に書き込み電圧Ｖ
ｐｐｗ、その他の制御ゲート線ＣＧ１およびドレイン側
の選択ゲート線ＳＧＤ１に中間電位Ｖｍ、ソース側選択
ゲート線ＳＧＳ１に０Ｖが印加される。またｐ型ウェル
には０Ｖ、選択されたメモリセルトランジスタＡに接続
されたデータ線ＤＬ１には０Ｖ、他のデータ線ＤＬ２，
ＤＬ３には中間電位Ｖｍが印加される。これによって、
選択されたメモリセルトランジスタＡの浮遊ゲート５に
トンネル電流によって電子が注入され、メモリセルトラ
ンジスタＡのしきい値は正方向にシフトし、書き込み状
態となる。
タ１１ごとに選択して行われる。選択されたメモリセル
トランジスタＡの制御ゲート線ＣＧ２に書き込み電圧Ｖ
ｐｐｗ、その他の制御ゲート線ＣＧ１およびドレイン側
の選択ゲート線ＳＧＤ１に中間電位Ｖｍ、ソース側選択
ゲート線ＳＧＳ１に０Ｖが印加される。またｐ型ウェル
には０Ｖ、選択されたメモリセルトランジスタＡに接続
されたデータ線ＤＬ１には０Ｖ、他のデータ線ＤＬ２，
ＤＬ３には中間電位Ｖｍが印加される。これによって、
選択されたメモリセルトランジスタＡの浮遊ゲート５に
トンネル電流によって電子が注入され、メモリセルトラ
ンジスタＡのしきい値は正方向にシフトし、書き込み状
態となる。
【００４４】データ読み出しは選択されたメモリセルト
ランジスタＡに接続された制御ゲート線ＣＧ２に０Ｖ、
その他の制御ゲート線ＣＧ１および選択ゲート線ＳＧＤ
１，ＳＧＳ１に電源電位Ｖｃｃを与え、データ線ＤＬ１
に読み出し電圧Ｖｃｃを与える。これにより、データ線
ＤＬ１に電流が流れるか否かによって選択されたメモリ
セルトランジスタＡに書き込まれたデータを判定する。
ランジスタＡに接続された制御ゲート線ＣＧ２に０Ｖ、
その他の制御ゲート線ＣＧ１および選択ゲート線ＳＧＤ
１，ＳＧＳ１に電源電位Ｖｃｃを与え、データ線ＤＬ１
に読み出し電圧Ｖｃｃを与える。これにより、データ線
ＤＬ１に電流が流れるか否かによって選択されたメモリ
セルトランジスタＡに書き込まれたデータを判定する。
【００４５】選択トランジスタ１２Ａ、１２Ｂ、１２Ｃ
は、それぞれ選択トランジスタ１２２、１２３、１２６
が導通状態となる場合に対応して導通状態である必要が
ある。図１の実施形態例ではディプレッション型のトラ
ンジスタとなっているが、導通状態にあるようにゲート
電極がバイアスされたエンハンスメント型トランジスタ
などでも構わない。
は、それぞれ選択トランジスタ１２２、１２３、１２６
が導通状態となる場合に対応して導通状態である必要が
ある。図１の実施形態例ではディプレッション型のトラ
ンジスタとなっているが、導通状態にあるようにゲート
電極がバイアスされたエンハンスメント型トランジスタ
などでも構わない。
【００４６】図７は本発明の第１の実施形態例の変形例
のメモリセルアレイを示す等価回路図である。
のメモリセルアレイを示す等価回路図である。
【００４７】すなわち、半導体基板１上には電荷蓄積領
域を有するメモリセルトランジスタ１１が複数個形成さ
れ、前記メモリセルトランジスタ１１が２個ずつ直列接
続されて第１のＮＡＮＤ型メモリセル列９１、第２のＮ
ＡＮＤ型メモリセル列９２、第３のＮＡＮＤ型メモリセ
ル列９３、第４のＮＡＮＤ型メモリセル列９４、………
が構成される。前記第１のＮＡＮＤ型メモリセル列９１
のソース側の端部には選択トランジスタ１２７のドレイ
ンが接続され、この選択トランジスタ１２１のソースに
は選択トランジスタ１２Ａ′のドレインが接続され、こ
の選択トランジスタ１２Ａ′のソースは第１のソース線
コンタクトＣＳ１を介してソース線ＳＬ１に接続され
る。前記第１のＮＡＮＤ型メモリセル列９１のドレイン
側の端部には選択トランジスタ１２１のソースが接続さ
れ、この選択トランジスタ１２１のドレインは第１のデ
ータ線コンタクトＣＤ１を介してデータ線ＤＬ１に接続
される。また前記第２のＮＡＮＤ型メモリセル列９２の
ソース側の端部には選択トランジスタ１２８のドレイン
が接続され、この選択トランジスタ１２８のソースは第
２のソース線コンタクトＣＳ２を介してソース線ＳＬ１
に接続される。前記第２のＮＡＮＤ型メモリセル列９２
のドレイン側の端部には選択トランジスタ１２２のソー
スが接続され、この選択トランジスタ１２２のドレイン
には選択トランジスタ１２Ａのソースが接続され、この
選択トランジスタ１２Ａのドレインは前記第１のＮＡＮ
Ｄ型メモリセル列９１と共有する第１のデータ線コンタ
クトＣＤ１を介してデータ線ＤＬ１に接続される。また
前記第３のＮＡＮＤ型メモリセル列９３のソース側の端
部には選択トランジスタ１２３のドレインが接続され、
この選択トランジスタ１２３のソースには選択トランジ
スタ１２Ｂのドレインが接続され、この選択トランジス
タ１２Ｂのソースは第３のソース線コンタクトＣＳ３を
介してソース線ＳＬ１に接続される。前記第３のＮＡＮ
Ｄ型メモリセル列９３のドレイン側の端部１２は選択ト
ランジスタ１２９のソースが接続され、この選択トラン
ジスタ１２９のドレインは第２のデータ線コンタクトＣ
Ｄ２を介してデータ線ＤＬ２に接続される。また前記第
４のＮＡＮＤ型メモリセル列９４のソース側の端部には
選択トランジスタ１２４のドレインが接続され、この選
択トランジスタ１２４のソースは前記第３のＮＡＮＤ型
メモリセル列９３と共有する第３のソース線コンタクト
ＣＳ３を介してソース線ＳＬ１に接続される。前記第４
のＮＡＮＤ型メモリセル列９４のドレイン側の端部には
選択トランジスタ１３０のソースが接続され、この選択
トランジスタ１３０のドレインには選択トランジスタ１
２Ｂ′のソースが接続され、この選択トランジスタ１２
Ｂ′のドレインは第３のデータ線コンタクトＣＤ３を介
してデータ線ＤＬ２に接続される。以下同様にして、他
のメモリセルトランジスタ１１が２個ずつ直列接続され
て構成されるＮＡＮＤ型メモリセル列のソース側の端部
は選択トランジスタ１３１，１３２，………、１２Ｃ′
……、ソース線コンタクトＣＳ４，ＣＳ５……を介して
ソース線ＳＬ２……に接続され、他のメモリセルトラン
ジスタ１１が２個ずつ直列接続されて構成されるＮＡＮ
Ｄ型メモリセル列のドレイン側の端部は選択トランジス
タ１２５，１２６……、１２Ｃ……、データ線コンタク
トＣＤ４……を介してデータ線ＤＬ２に接続される。
域を有するメモリセルトランジスタ１１が複数個形成さ
れ、前記メモリセルトランジスタ１１が２個ずつ直列接
続されて第１のＮＡＮＤ型メモリセル列９１、第２のＮ
ＡＮＤ型メモリセル列９２、第３のＮＡＮＤ型メモリセ
ル列９３、第４のＮＡＮＤ型メモリセル列９４、………
が構成される。前記第１のＮＡＮＤ型メモリセル列９１
のソース側の端部には選択トランジスタ１２７のドレイ
ンが接続され、この選択トランジスタ１２１のソースに
は選択トランジスタ１２Ａ′のドレインが接続され、こ
の選択トランジスタ１２Ａ′のソースは第１のソース線
コンタクトＣＳ１を介してソース線ＳＬ１に接続され
る。前記第１のＮＡＮＤ型メモリセル列９１のドレイン
側の端部には選択トランジスタ１２１のソースが接続さ
れ、この選択トランジスタ１２１のドレインは第１のデ
ータ線コンタクトＣＤ１を介してデータ線ＤＬ１に接続
される。また前記第２のＮＡＮＤ型メモリセル列９２の
ソース側の端部には選択トランジスタ１２８のドレイン
が接続され、この選択トランジスタ１２８のソースは第
２のソース線コンタクトＣＳ２を介してソース線ＳＬ１
に接続される。前記第２のＮＡＮＤ型メモリセル列９２
のドレイン側の端部には選択トランジスタ１２２のソー
スが接続され、この選択トランジスタ１２２のドレイン
には選択トランジスタ１２Ａのソースが接続され、この
選択トランジスタ１２Ａのドレインは前記第１のＮＡＮ
Ｄ型メモリセル列９１と共有する第１のデータ線コンタ
クトＣＤ１を介してデータ線ＤＬ１に接続される。また
前記第３のＮＡＮＤ型メモリセル列９３のソース側の端
部には選択トランジスタ１２３のドレインが接続され、
この選択トランジスタ１２３のソースには選択トランジ
スタ１２Ｂのドレインが接続され、この選択トランジス
タ１２Ｂのソースは第３のソース線コンタクトＣＳ３を
介してソース線ＳＬ１に接続される。前記第３のＮＡＮ
Ｄ型メモリセル列９３のドレイン側の端部１２は選択ト
ランジスタ１２９のソースが接続され、この選択トラン
ジスタ１２９のドレインは第２のデータ線コンタクトＣ
Ｄ２を介してデータ線ＤＬ２に接続される。また前記第
４のＮＡＮＤ型メモリセル列９４のソース側の端部には
選択トランジスタ１２４のドレインが接続され、この選
択トランジスタ１２４のソースは前記第３のＮＡＮＤ型
メモリセル列９３と共有する第３のソース線コンタクト
ＣＳ３を介してソース線ＳＬ１に接続される。前記第４
のＮＡＮＤ型メモリセル列９４のドレイン側の端部には
選択トランジスタ１３０のソースが接続され、この選択
トランジスタ１３０のドレインには選択トランジスタ１
２Ｂ′のソースが接続され、この選択トランジスタ１２
Ｂ′のドレインは第３のデータ線コンタクトＣＤ３を介
してデータ線ＤＬ２に接続される。以下同様にして、他
のメモリセルトランジスタ１１が２個ずつ直列接続され
て構成されるＮＡＮＤ型メモリセル列のソース側の端部
は選択トランジスタ１３１，１３２，………、１２Ｃ′
……、ソース線コンタクトＣＳ４，ＣＳ５……を介して
ソース線ＳＬ２……に接続され、他のメモリセルトラン
ジスタ１１が２個ずつ直列接続されて構成されるＮＡＮ
Ｄ型メモリセル列のドレイン側の端部は選択トランジス
タ１２５，１２６……、１２Ｃ……、データ線コンタク
トＣＤ４……を介してデータ線ＤＬ２に接続される。
【００４８】また第１の選択トランジスタ１２１のゲー
ト電極と第３の選択トランジスタ１２３のゲート電極
は、ともに第１の選択ゲート線ＳＧ１に接続される。第
２の選択トランジスタ１２２のゲート電極と第４の選択
トランジスタ１２４のゲート電極は、ともに第２の選択
ゲート線ＳＧ２に接続される。また、選択トランジスタ
１２Ａのゲート電極と選択トランジスタ１２Ｂのゲート
電極は、ともに第３の選択ゲート線ＳＧ３に接続され
る。同様に、選択トランジスタ１２７のゲート電極と選
択トランジスタ１２９のゲート電極は、ともに選択ゲー
ト線ＳＧ２′に接続され、選択トランジスタ１２８のゲ
ート電極と選択トランジスタ１３０のゲート電極は、と
もに選択ゲート線ＳＧ１″に接続される。第１の選択ゲ
ート線ＳＧ１と第２の選択ゲート線ＳＧ２の間に第３の
選択ゲート線ＳＧ３が形成される。
ト電極と第３の選択トランジスタ１２３のゲート電極
は、ともに第１の選択ゲート線ＳＧ１に接続される。第
２の選択トランジスタ１２２のゲート電極と第４の選択
トランジスタ１２４のゲート電極は、ともに第２の選択
ゲート線ＳＧ２に接続される。また、選択トランジスタ
１２Ａのゲート電極と選択トランジスタ１２Ｂのゲート
電極は、ともに第３の選択ゲート線ＳＧ３に接続され
る。同様に、選択トランジスタ１２７のゲート電極と選
択トランジスタ１２９のゲート電極は、ともに選択ゲー
ト線ＳＧ２′に接続され、選択トランジスタ１２８のゲ
ート電極と選択トランジスタ１３０のゲート電極は、と
もに選択ゲート線ＳＧ１″に接続される。第１の選択ゲ
ート線ＳＧ１と第２の選択ゲート線ＳＧ２の間に第３の
選択ゲート線ＳＧ３が形成される。
【００４９】第１のデータ線コンタクトＣＤ１は選択ゲ
ート線ＳＧ１と選択ゲート線ＳＧ３との間に、第３のソ
ース線コンタクトＣＳ３は選択ゲート線ＳＧ３と選択ゲ
ート線ＳＧ２との間に、第４のデータ線コンタクトＣＤ
４は選択ゲート線ＳＧ１と選択ゲート線ＳＧ３との間
に、それぞれ互い違いに配置されている。このため、隣
接するコンタクトのＣＤ１、ＣＳ３相互、あるいはＣＳ
３、ＣＤ４相互の間隔を広げられるため、配線ショート
等を防ぐことができる。
ート線ＳＧ１と選択ゲート線ＳＧ３との間に、第３のソ
ース線コンタクトＣＳ３は選択ゲート線ＳＧ３と選択ゲ
ート線ＳＧ２との間に、第４のデータ線コンタクトＣＤ
４は選択ゲート線ＳＧ１と選択ゲート線ＳＧ３との間
に、それぞれ互い違いに配置されている。このため、隣
接するコンタクトのＣＤ１、ＣＳ３相互、あるいはＣＳ
３、ＣＤ４相互の間隔を広げられるため、配線ショート
等を防ぐことができる。
【００５０】複数のメモリセルトランジスタ１１のゲー
ト電極は、それぞれ対応して制御ゲート線ＣＧ１〜ＣＧ
４に接続される。また図７においては図示される通りデ
ータ線ＤＬ１，ＤＬ２………とソース線ＳＬ１，ＳＬ２
……とが相互に切り換え可能とされている。
ト電極は、それぞれ対応して制御ゲート線ＣＧ１〜ＣＧ
４に接続される。また図７においては図示される通りデ
ータ線ＤＬ１，ＤＬ２………とソース線ＳＬ１，ＳＬ２
……とが相互に切り換え可能とされている。
【００５１】前記第１のＮＡＮＤ型メモリセル列９１、
第２のＮＡＮＤ型メモリセル列９２、選択トランジスタ
１２１，１２２，１２Ａ、第１のデータ線コンタクトＣ
Ｄ１、および第１のデータ線ＤＬ１は第１のメモリセル
ユニットを構成し、前記第３のＮＡＮＤ型メモリセル列
９３、第４のＮＡＮＤ型メモリセル列９４、選択トラン
ジスタ１２３，１２４，１２Ｂ、第３のソース線コンタ
クトＣＳ３、および第１のソース線ＳＬ１は第２のメモ
リセルユニットを構成し、前記各メモリセルユニットが
素子分離領域２を挟んで複数個配設される。
第２のＮＡＮＤ型メモリセル列９２、選択トランジスタ
１２１，１２２，１２Ａ、第１のデータ線コンタクトＣ
Ｄ１、および第１のデータ線ＤＬ１は第１のメモリセル
ユニットを構成し、前記第３のＮＡＮＤ型メモリセル列
９３、第４のＮＡＮＤ型メモリセル列９４、選択トラン
ジスタ１２３，１２４，１２Ｂ、第３のソース線コンタ
クトＣＳ３、および第１のソース線ＳＬ１は第２のメモ
リセルユニットを構成し、前記各メモリセルユニットが
素子分離領域２を挟んで複数個配設される。
【００５２】図８は本発明の第２の実施形態例に関わる
ＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図であ
り、図９（ａ），（ｂ），（ｃ）はそれぞれ図８のＡ−
Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であり、
図１０は本発明の第２の実施形態例に関わるＮＡＮＤ型
ＥＥＰＲＯＭの等価回路である。図中、図１〜図３と同
一部分に相当する部分は同一符号を付してその説明を省
略する。
ＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図であ
り、図９（ａ），（ｂ），（ｃ）はそれぞれ図８のＡ−
Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であり、
図１０は本発明の第２の実施形態例に関わるＮＡＮＤ型
ＥＥＰＲＯＭの等価回路である。図中、図１〜図３と同
一部分に相当する部分は同一符号を付してその説明を省
略する。
【００５３】すなわち、選択トランジスタ１２１，１２
２，１２３，１２４，１２５，１２６……、１２Ａ，１
２Ｂ，１２Ｃ……、メモリセルトランジスタ１１のゲー
ト電極５，６，７の表面および半導体基板１の表面を絶
縁膜８、例えばＬＰＣＶＤ法により形成したシリコン窒
化膜ＳｉＮで覆い、フォトリソグラフィーによりデータ
線コンタクトＣＤ１〜ＣＤ３をパターニングした後に層
間絶縁膜５１のみを選択的にエッチングして自己整合的
にデータ線コンタクトＣＤ１〜ＣＤ３を形成したもので
ある。なお、選択トランジスタ１２１，１２２，１２
３，１２４，１２５，１２６……、１２Ａ，１２Ｂ，１
２Ｃ……のゲート電極側壁のみを絶縁膜８で覆うように
しても同様の効果を得ることができる。
２，１２３，１２４，１２５，１２６……、１２Ａ，１
２Ｂ，１２Ｃ……、メモリセルトランジスタ１１のゲー
ト電極５，６，７の表面および半導体基板１の表面を絶
縁膜８、例えばＬＰＣＶＤ法により形成したシリコン窒
化膜ＳｉＮで覆い、フォトリソグラフィーによりデータ
線コンタクトＣＤ１〜ＣＤ３をパターニングした後に層
間絶縁膜５１のみを選択的にエッチングして自己整合的
にデータ線コンタクトＣＤ１〜ＣＤ３を形成したもので
ある。なお、選択トランジスタ１２１，１２２，１２
３，１２４，１２５，１２６……、１２Ａ，１２Ｂ，１
２Ｃ……のゲート電極側壁のみを絶縁膜８で覆うように
しても同様の効果を得ることができる。
【００５４】図１１は本発明の第３の実施形態例に関わ
るＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図で
あり、図１２（ａ），（ｂ），（ｃ）はそれぞれ図１１
のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図で
あり、図１３は本発明の第３の実施形態例に関わるＮＡ
ＮＤ型ＥＥＰＲＯＭの等価回路である。図中、図１〜図
３と同一部分に相当する部分は同一符号を付してその説
明を省略する。
るＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図で
あり、図１２（ａ），（ｂ），（ｃ）はそれぞれ図１１
のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図で
あり、図１３は本発明の第３の実施形態例に関わるＮＡ
ＮＤ型ＥＥＰＲＯＭの等価回路である。図中、図１〜図
３と同一部分に相当する部分は同一符号を付してその説
明を省略する。
【００５５】すなわち、第１の選択ゲート線ＳＧＤ１と
第２の選択ゲート線ＳＧＤ２との間に配置された第３の
選択ゲート線ＳＧＤ３をゲート電極とする選択トランジ
スタ１２Ａ，１２Ｂ，１２Ｃ……は、電荷蓄積層となる
浮遊ゲート５および選択ゲート６よりなる選択トランジ
スタでも構わない。この場合、第１の選択ゲート線ＳＧ
Ｄ１および第２の選択ゲート線ＳＧＤ２をゲート電極と
する選択トランジスタ１２１〜１２６……は２つの選択
ゲート６が絶縁層を介して積層された選択トランジスタ
でもよく、２つの選択ゲート６はポリシリコンより形成
され電気的に接続される。
第２の選択ゲート線ＳＧＤ２との間に配置された第３の
選択ゲート線ＳＧＤ３をゲート電極とする選択トランジ
スタ１２Ａ，１２Ｂ，１２Ｃ……は、電荷蓄積層となる
浮遊ゲート５および選択ゲート６よりなる選択トランジ
スタでも構わない。この場合、第１の選択ゲート線ＳＧ
Ｄ１および第２の選択ゲート線ＳＧＤ２をゲート電極と
する選択トランジスタ１２１〜１２６……は２つの選択
ゲート６が絶縁層を介して積層された選択トランジスタ
でもよく、２つの選択ゲート６はポリシリコンより形成
され電気的に接続される。
【００５６】このように電荷蓄積領域を有する選択トラ
ンジスタ１２Ａ，１２Ｂ，１２Ｃ……を用いることによ
り、用途が拡大する。
ンジスタ１２Ａ，１２Ｂ，１２Ｃ……を用いることによ
り、用途が拡大する。
【００５７】図１４は本発明の第４の実施形態例に関わ
るＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図で
あり、図１５（ａ），（ｂ），（ｃ）はそれぞれ図１４
のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図で
あり、図１６は本発明の第４の実施形態例に関わるＮＡ
ＮＤ型ＥＥＰＲＯＭの等価回路である。図中、図１〜図
３と同一部分に相当する部分は同一符号を付してその説
明を省略する。
るＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図で
あり、図１５（ａ），（ｂ），（ｃ）はそれぞれ図１４
のＡ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図で
あり、図１６は本発明の第４の実施形態例に関わるＮＡ
ＮＤ型ＥＥＰＲＯＭの等価回路である。図中、図１〜図
３と同一部分に相当する部分は同一符号を付してその説
明を省略する。
【００５８】すなわち、第１のＮＡＮＤ型メモリセル列
９１に接続されている選択トランジスタ１２１のゲート
電極、および第３のＮＡＮＤ型メモリセル列９３に接続
されている選択トランジスタ１２３のゲート電極がとも
に選択ゲート線ＳＧＤ１に接続されているが、選択トラ
ンジスタ１２１の選択ゲート６のゲート長は選択トラン
ジスタ１２３の選択ゲート６のゲート長よりも短く形成
される。また、第２のＮＡＮＤ型メモリセル列９２に接
続されている選択トランジスタ１２２のゲート電極、お
よび第４のＮＡＮＤ型メモリセル列９４に接続されてい
る選択トランジスタ１２４のゲート電極がともに選択ゲ
ート線ＳＧＤ２に接続されているが、選択トランジスタ
１２２の選択ゲート６のゲート長は選択トランジスタ１
２４の選択ゲート６のゲート長よりも長く形成される。
このため、隣接するデータ線コンタクトＣＤ１、ＣＤ２
相互の間隔を広く取れ、配線ショート等を防ぐことがで
きる。
９１に接続されている選択トランジスタ１２１のゲート
電極、および第３のＮＡＮＤ型メモリセル列９３に接続
されている選択トランジスタ１２３のゲート電極がとも
に選択ゲート線ＳＧＤ１に接続されているが、選択トラ
ンジスタ１２１の選択ゲート６のゲート長は選択トラン
ジスタ１２３の選択ゲート６のゲート長よりも短く形成
される。また、第２のＮＡＮＤ型メモリセル列９２に接
続されている選択トランジスタ１２２のゲート電極、お
よび第４のＮＡＮＤ型メモリセル列９４に接続されてい
る選択トランジスタ１２４のゲート電極がともに選択ゲ
ート線ＳＧＤ２に接続されているが、選択トランジスタ
１２２の選択ゲート６のゲート長は選択トランジスタ１
２４の選択ゲート６のゲート長よりも長く形成される。
このため、隣接するデータ線コンタクトＣＤ１、ＣＤ２
相互の間隔を広く取れ、配線ショート等を防ぐことがで
きる。
【００５９】このように、選択トランジスタ１２２の選
択ゲート６のゲート長および選択トランジスタ１２３の
選択ゲート６のゲート長を広く形成することにより、ゲ
ート面積を大きくできデータ転送の際のしきい値落ちを
小さくできる。
択ゲート６のゲート長および選択トランジスタ１２３の
選択ゲート６のゲート長を広く形成することにより、ゲ
ート面積を大きくできデータ転送の際のしきい値落ちを
小さくできる。
【００６０】図１７は本発明の第５の実施形態例に関わ
るＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図で
あり、図１８（ａ），（ｂ）はそれぞれ図１７のＡ−
Ａ′断面図、Ｂ−Ｂ′断面図であり、図１９は本発明の
第５の実施形態例に関わるＮＡＮＤ型ＥＥＰＲＯＭの等
価回路である。図中、図１〜図３と同一部分に相当する
部分は同一符号を付してその説明を省略する。
るＮＡＮＤ型ＥＥＰＲＯＭのレイアウトを示す平面図で
あり、図１８（ａ），（ｂ）はそれぞれ図１７のＡ−
Ａ′断面図、Ｂ−Ｂ′断面図であり、図１９は本発明の
第５の実施形態例に関わるＮＡＮＤ型ＥＥＰＲＯＭの等
価回路である。図中、図１〜図３と同一部分に相当する
部分は同一符号を付してその説明を省略する。
【００６１】すなわち、半導体基板１上には電荷蓄積領
域を有するメモリセルトランジスタ１１が複数個ずつ直
列接続されて第１のＮＡＮＤ型メモリセル列９１′、第
２のＮＡＮＤ型メモリセル列９２′、第３のＮＡＮＤ型
メモリセル列９３′、第４のＮＡＮＤ型メモリセル列９
４′、………が構成され、第１のＮＡＮＤ型メモリセル
列９１′および第２のＮＡＮＤ型メモリセル列９２′に
素子分離領域２を挟んでそれぞれ隣り合うようにして第
３のＮＡＮＤ型メモリセル列９３′および第４のＮＡＮ
Ｄ型メモリセル列９４′が形成される。前記第１のメモ
リセル列９１′と第２のメモリセル列９２′との間に第
１の選択トランジスタ１２１が接続され、第１のメモリ
セル９１′と第１の選択トランジスタ１２１との間にデ
ータ線ＤＬ１に接続されるデータ線コンタクトＣＤ１が
形成される。また、前第３のメモリセル列９３′と第４
のメモリセル列９４との間に第２の選択トランジスタ１
２２が接続され、第２の選択トランジスタ１２２と第４
のメモリセル列９４′との間にデータ線ＤＬ２に接続さ
れるデータ線コンタクトＣＤ２が形成される。前記第１
の選択トランジスタ１２１のゲート電極と第２の選択ト
ランジスタ１２２のゲート電極はともに第１の選択ゲー
ト線ＳＧＤ１に接続される。
域を有するメモリセルトランジスタ１１が複数個ずつ直
列接続されて第１のＮＡＮＤ型メモリセル列９１′、第
２のＮＡＮＤ型メモリセル列９２′、第３のＮＡＮＤ型
メモリセル列９３′、第４のＮＡＮＤ型メモリセル列９
４′、………が構成され、第１のＮＡＮＤ型メモリセル
列９１′および第２のＮＡＮＤ型メモリセル列９２′に
素子分離領域２を挟んでそれぞれ隣り合うようにして第
３のＮＡＮＤ型メモリセル列９３′および第４のＮＡＮ
Ｄ型メモリセル列９４′が形成される。前記第１のメモ
リセル列９１′と第２のメモリセル列９２′との間に第
１の選択トランジスタ１２１が接続され、第１のメモリ
セル９１′と第１の選択トランジスタ１２１との間にデ
ータ線ＤＬ１に接続されるデータ線コンタクトＣＤ１が
形成される。また、前第３のメモリセル列９３′と第４
のメモリセル列９４との間に第２の選択トランジスタ１
２２が接続され、第２の選択トランジスタ１２２と第４
のメモリセル列９４′との間にデータ線ＤＬ２に接続さ
れるデータ線コンタクトＣＤ２が形成される。前記第１
の選択トランジスタ１２１のゲート電極と第２の選択ト
ランジスタ１２２のゲート電極はともに第１の選択ゲー
ト線ＳＧＤ１に接続される。
【００６２】このように、隣接するデータ線コンタクト
ＣＤ１，ＣＤ２，……の位置を第１の選択ゲート線ＳＧ
Ｄ１を挟むようにして互いにずらすことにより、データ
線コンタクトＣＤ１，ＣＤ２，……相互の間隔が広げら
れ、配線ショート等を防止することができる。
ＣＤ１，ＣＤ２，……の位置を第１の選択ゲート線ＳＧ
Ｄ１を挟むようにして互いにずらすことにより、データ
線コンタクトＣＤ１，ＣＤ２，……相互の間隔が広げら
れ、配線ショート等を防止することができる。
【００６３】なお、図１９において、データ線ＤＬ１，
ＤＬ２……とソース線ＳＬとを入れ換えるようにトラン
ジスタ１１，１２，１２１，１２２……のドレインとソ
ースの極性を反転して構成してもよい。
ＤＬ２……とソース線ＳＬとを入れ換えるようにトラン
ジスタ１１，１２，１２１，１２２……のドレインとソ
ースの極性を反転して構成してもよい。
【００６４】このように、隣接するデータ線コンタクト
の位置を選択ゲートに対して互いにずらすことにより、
データ線コンタクト相互の間隔を広げられ、配線ショー
ト等を防止することができる。
の位置を選択ゲートに対して互いにずらすことにより、
データ線コンタクト相互の間隔を広げられ、配線ショー
ト等を防止することができる。
【００６５】次に、本発明の第５の実施形態例に関わる
ＮＡＮＤ型ＥＥＰＲＯＭの動作について説明する。各動
作時における各部分の電圧関係を図２０に示す。ここ
で、書き込み時、読み出し時に選択されるメモリセルト
ランジスタは図１９に示されるメモリセルトランジスタ
Ａとした場合の電圧関係を示す。
ＮＡＮＤ型ＥＥＰＲＯＭの動作について説明する。各動
作時における各部分の電圧関係を図２０に示す。ここ
で、書き込み時、読み出し時に選択されるメモリセルト
ランジスタは図１９に示されるメモリセルトランジスタ
Ａとした場合の電圧関係を示す。
【００６６】まず、データ消去は選択された第１のＮＡ
ＮＤ型メモリセル列９１′内のすべてのメモリセルトラ
ンジスタ１１に対して一括に行われる。このとき、第１
のＮＡＮＤ型メモリセル列９１′内のすべての制御ゲー
ト線ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４を０Ｖとし、ｎ型
基板１、ｐ型ウェルと選択ゲート線ＳＧＤ１，ＳＧＳ
１，ＳＧＳ２に消去電圧Ｖｐｐｅを印加する。このとき
トンネル電流によって浮遊ゲート５からｐ型ウェルに電
子が放出され、メモリセルトランジスタＡのしきい値は
負方向に移動して、消去状態となる。
ＮＤ型メモリセル列９１′内のすべてのメモリセルトラ
ンジスタ１１に対して一括に行われる。このとき、第１
のＮＡＮＤ型メモリセル列９１′内のすべての制御ゲー
ト線ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４を０Ｖとし、ｎ型
基板１、ｐ型ウェルと選択ゲート線ＳＧＤ１，ＳＧＳ
１，ＳＧＳ２に消去電圧Ｖｐｐｅを印加する。このとき
トンネル電流によって浮遊ゲート５からｐ型ウェルに電
子が放出され、メモリセルトランジスタＡのしきい値は
負方向に移動して、消去状態となる。
【００６７】データ書き込みは各メモリセルトランジス
タ１１ごとに選択して行われる。選択されたメモリセル
トランジスタＡの制御ゲート線ＣＧ２に書き込み電圧Ｖ
ｐｐｗ、その他の制御ゲート線ＣＧ１，ＣＧ３，ＣＧ４
に中間電位Ｖｍが印加される。またｐ型ウェルには０
Ｖ、選択されたメモリセルトランジスタＡに接続された
データ線ＤＬ１には０Ｖ、他のデータ線ＤＬ２，ＤＬ３
には中間電位Ｖｍが印加される。これによって、選択さ
れたメモリセルトランジスタＡの浮遊ゲート５にトンネ
ル電流によって電子が注入され、メモリセルトランジス
タＡのしきい値は正方向にシフトし、書き込み状態とな
る。
タ１１ごとに選択して行われる。選択されたメモリセル
トランジスタＡの制御ゲート線ＣＧ２に書き込み電圧Ｖ
ｐｐｗ、その他の制御ゲート線ＣＧ１，ＣＧ３，ＣＧ４
に中間電位Ｖｍが印加される。またｐ型ウェルには０
Ｖ、選択されたメモリセルトランジスタＡに接続された
データ線ＤＬ１には０Ｖ、他のデータ線ＤＬ２，ＤＬ３
には中間電位Ｖｍが印加される。これによって、選択さ
れたメモリセルトランジスタＡの浮遊ゲート５にトンネ
ル電流によって電子が注入され、メモリセルトランジス
タＡのしきい値は正方向にシフトし、書き込み状態とな
る。
【００６８】データ読み出しは選択されたメモリセルト
ランジスタＡに接続された制御ゲート線ＣＧ２に０Ｖ、
その他の制御ゲート線ＣＧ１，ＣＧ３，ＣＧ４および選
択ゲート線ＳＧＳ１に電源電位Ｖｃｃを与え、データ線
ＤＬ１に読み出し電圧Ｖｃｃを与える。これにより、デ
ータ線ＤＬ１からメモリセルトランジスタＡを介してソ
ース線ＳＬに電流が流れるか否かによって選択されたメ
モリセルトランジスタＡに書き込まれたデータを判定す
る。
ランジスタＡに接続された制御ゲート線ＣＧ２に０Ｖ、
その他の制御ゲート線ＣＧ１，ＣＧ３，ＣＧ４および選
択ゲート線ＳＧＳ１に電源電位Ｖｃｃを与え、データ線
ＤＬ１に読み出し電圧Ｖｃｃを与える。これにより、デ
ータ線ＤＬ１からメモリセルトランジスタＡを介してソ
ース線ＳＬに電流が流れるか否かによって選択されたメ
モリセルトランジスタＡに書き込まれたデータを判定す
る。
【００６９】図２１は本発明の第６の実施形態例に関わ
るＥＥＰＲＯＭのレイアウトを示す平面図であり、図２
２（ａ），（ｂ），（ｃ）はそれぞれ図２１のＡ−Ａ′
断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であり、図２
３は本発明の第６の実施形態例に関わるＥＥＰＲＯＭの
等価回路である。図中、図１〜図３と同一部分に相当す
る部分は同一符号を付してその説明を省略する。
るＥＥＰＲＯＭのレイアウトを示す平面図であり、図２
２（ａ），（ｂ），（ｃ）はそれぞれ図２１のＡ−Ａ′
断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であり、図２
３は本発明の第６の実施形態例に関わるＥＥＰＲＯＭの
等価回路である。図中、図１〜図３と同一部分に相当す
る部分は同一符号を付してその説明を省略する。
【００７０】すなわち、メモリセルトランジスタ１１の
ソース・ドレインを共通化した、バーチャルグランドア
レイセルに適用した場合の実施形態例を示すものであ
る。
ソース・ドレインを共通化した、バーチャルグランドア
レイセルに適用した場合の実施形態例を示すものであ
る。
【００７１】次に、本実施形態例のＥＥＰＲＯＭの動作
について説明する。各動作時における各部分の電圧関係
を図２４に示す。ここで、書き込み時、読み出し時に選
択されるメモリセルトランジスタは図２３に示されるメ
モリセルトランジスタＡとした場合の電圧関係を示す。
について説明する。各動作時における各部分の電圧関係
を図２４に示す。ここで、書き込み時、読み出し時に選
択されるメモリセルトランジスタは図２３に示されるメ
モリセルトランジスタＡとした場合の電圧関係を示す。
【００７２】まず、データ消去は、選択ゲート線ＳＧＤ
２，ＳＧＳ１，ＳＧＳ２に電圧１５Ｖ（ｏｒ３Ｖ）を印
加し、制御ゲート線ＣＧ３，ＣＧ４，ＣＧ５，ＣＧ６に
電圧１５Ｖを印加して、Ｐ型ウエルからメモリセルトラ
ンジスタ１１の浮遊ゲートへと電子を注入することによ
って行う。またデータ書き込みは各メモリセルトランジ
スタ１１ごとに選択して行われる。選択されたメモリセ
ルトランジスタＡの制御ゲート線ＣＧ４に電圧−１０Ｖ
を印加し、データ線ＤＬ１、選択ゲート線ＳＧＤ２，Ｓ
ＧＳ２に電圧５Ｖを印加して、メモリセルトランジスタ
Ａの浮遊ゲートからドレインに電子を放出することによ
って行う。またデータ読み出しは選択されたメモリセル
トランジスタＡに接続された制御ゲート線ＣＧ４、デー
タ線ＤＬ１、選択ゲート線ＳＧＤ２，ＳＧＳ２に電圧３
Ｖを印加して、データ線ＤＬ１からメモリセルトランジ
スタＡを介してソース線ＳＬへ電流を流すことにより検
知する。
２，ＳＧＳ１，ＳＧＳ２に電圧１５Ｖ（ｏｒ３Ｖ）を印
加し、制御ゲート線ＣＧ３，ＣＧ４，ＣＧ５，ＣＧ６に
電圧１５Ｖを印加して、Ｐ型ウエルからメモリセルトラ
ンジスタ１１の浮遊ゲートへと電子を注入することによ
って行う。またデータ書き込みは各メモリセルトランジ
スタ１１ごとに選択して行われる。選択されたメモリセ
ルトランジスタＡの制御ゲート線ＣＧ４に電圧−１０Ｖ
を印加し、データ線ＤＬ１、選択ゲート線ＳＧＤ２，Ｓ
ＧＳ２に電圧５Ｖを印加して、メモリセルトランジスタ
Ａの浮遊ゲートからドレインに電子を放出することによ
って行う。またデータ読み出しは選択されたメモリセル
トランジスタＡに接続された制御ゲート線ＣＧ４、デー
タ線ＤＬ１、選択ゲート線ＳＧＤ２，ＳＧＳ２に電圧３
Ｖを印加して、データ線ＤＬ１からメモリセルトランジ
スタＡを介してソース線ＳＬへ電流を流すことにより検
知する。
【００７３】図２５は本発明の第７の実施形態例に関わ
るＥＥＰＲＯＭのレイアウトを示す平面図であり、図２
６（ａ），（ｂ），（ｃ）はそれぞれ図２５のＡ−Ａ′
断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。図
中、図１〜図３と同一部分に相当する部分は同一符号を
付してその説明を省略する。
るＥＥＰＲＯＭのレイアウトを示す平面図であり、図２
６（ａ），（ｂ），（ｃ）はそれぞれ図２５のＡ−Ａ′
断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。図
中、図１〜図３と同一部分に相当する部分は同一符号を
付してその説明を省略する。
【００７４】すなわち、図８〜図１０に示す本発明の第
２の実施形態例に係わるＮＡＮＤ型ＥＥＰＲＯＭにおい
て、データ線コンタクトＣＤ１〜ＣＤ３の下部付近の素
子領域２１の幅を広く取ったものである。このように素
子分離領域２の幅をさほど狭くすることなく、素子領域
２１の幅を広げることも可能である。素子領域２１の幅
を広げることにより、製造上有利であり、高集積化に適
している。
２の実施形態例に係わるＮＡＮＤ型ＥＥＰＲＯＭにおい
て、データ線コンタクトＣＤ１〜ＣＤ３の下部付近の素
子領域２１の幅を広く取ったものである。このように素
子分離領域２の幅をさほど狭くすることなく、素子領域
２１の幅を広げることも可能である。素子領域２１の幅
を広げることにより、製造上有利であり、高集積化に適
している。
【００７５】図２７は本発明の第８の実施形態例に関わ
るＤＩＮＯＲ（Ｄｉｖｉｄｅｄ ＮＯＲ）型ＥＥＰＲＯ
Ｍのメモリセルアレイの等価回路である。図中、図１〜
図３と同一部分に相当する部分は同一符号を付してその
説明を省略する。
るＤＩＮＯＲ（Ｄｉｖｉｄｅｄ ＮＯＲ）型ＥＥＰＲＯ
Ｍのメモリセルアレイの等価回路である。図中、図１〜
図３と同一部分に相当する部分は同一符号を付してその
説明を省略する。
【００７６】すなわち、図２７に示すように、ＤＩＮＯ
Ｒ型ＥＥＰＲＯＭでは、第１のサブビット線ＢＬ１とソ
ース線ＳＬ１，ＳＬ２との間に複数のメモリセルトラン
ジスタ１１が並列に接続されて第１のメモリセル列が構
成され、第２のサブビット線ＢＬ２とソース線ＳＬ３，
ＳＬ４との間に複数のメモリセルトランジスタ１１が並
列に接続されて第２のメモリセル列が構成され、第３の
サブビット線ＢＬ３とソース線ＳＬ１，ＳＬ２との間に
複数のメモリセルトランジスタ１１が並列に接続されて
第３のメモリセル列が構成され、第４のサブビット線Ｂ
Ｌ４とソース線ＳＬ３，ＳＬ４との間に複数のメモリセ
ルトランジスタ１１が並列に接続されて第４のメモリセ
ル列が構成される。前記第１のメモリセル列のサブビッ
ト線ＢＬ１は第１の選択トランジスタ１２１を介して第
１のビット線コンタクトによりデータ線としてのビット
線ＢＬに接続され、前記第２のメモリセル列のサブビッ
ト線ＢＬ２は第２の選択トランジスタ１２２に接続され
る。前記第３のメモリセル列のサブビット線ＢＬ３は第
３の選択トランジスタ１２３に接続され、前記第４のメ
モリセル列のサブビット線ＢＬ４は第４の選択トランジ
スタ１２４を介して第２のビット線コンタクトによりデ
ータ線としてのビット線ＢＬに接続される。前記第１の
ビット線コンタクトと前記第２の選択トランジスタ１２
２の間に第５の選択トランジスタ１２Ａが接続され、前
記第２のビット線コンタクトと前記第３の選択トランジ
スタ１２３の間に第６の選択トランジスタ１２Ｂが接続
される。前記第５の選択トランジスタ１２Ａのゲート電
極と前記第６の選択トランジスタ１２Ｂのゲート電極を
接続する第３の選択ゲート線ＳＧＤ３は、前記第１の選
択トランジスタ１２１のゲート電極と前記第３の選択ト
ランジスタ１２３のゲート電極を接続する第１の選択ゲ
ート線ＳＧＤ１と、前記第２の選択トランジスタ１２２
のゲート電極と前記第４の選択トランジスタ１２４のゲ
ート電極を接続する第２の選択ゲート線ＳＧＤ２との間
に形成される。このように、選択トランジスタ１２Ａ，
１２Ｂのゲート電極を接続する第３の選択ゲート線ＳＧ
Ｄ３を設けることにより、ビット線コンタクトの相互の
間隔を広げることができ、誤動作の原因となるビット線
ＢＬ間の配線ショート等を防止することが可能となる。
Ｒ型ＥＥＰＲＯＭでは、第１のサブビット線ＢＬ１とソ
ース線ＳＬ１，ＳＬ２との間に複数のメモリセルトラン
ジスタ１１が並列に接続されて第１のメモリセル列が構
成され、第２のサブビット線ＢＬ２とソース線ＳＬ３，
ＳＬ４との間に複数のメモリセルトランジスタ１１が並
列に接続されて第２のメモリセル列が構成され、第３の
サブビット線ＢＬ３とソース線ＳＬ１，ＳＬ２との間に
複数のメモリセルトランジスタ１１が並列に接続されて
第３のメモリセル列が構成され、第４のサブビット線Ｂ
Ｌ４とソース線ＳＬ３，ＳＬ４との間に複数のメモリセ
ルトランジスタ１１が並列に接続されて第４のメモリセ
ル列が構成される。前記第１のメモリセル列のサブビッ
ト線ＢＬ１は第１の選択トランジスタ１２１を介して第
１のビット線コンタクトによりデータ線としてのビット
線ＢＬに接続され、前記第２のメモリセル列のサブビッ
ト線ＢＬ２は第２の選択トランジスタ１２２に接続され
る。前記第３のメモリセル列のサブビット線ＢＬ３は第
３の選択トランジスタ１２３に接続され、前記第４のメ
モリセル列のサブビット線ＢＬ４は第４の選択トランジ
スタ１２４を介して第２のビット線コンタクトによりデ
ータ線としてのビット線ＢＬに接続される。前記第１の
ビット線コンタクトと前記第２の選択トランジスタ１２
２の間に第５の選択トランジスタ１２Ａが接続され、前
記第２のビット線コンタクトと前記第３の選択トランジ
スタ１２３の間に第６の選択トランジスタ１２Ｂが接続
される。前記第５の選択トランジスタ１２Ａのゲート電
極と前記第６の選択トランジスタ１２Ｂのゲート電極を
接続する第３の選択ゲート線ＳＧＤ３は、前記第１の選
択トランジスタ１２１のゲート電極と前記第３の選択ト
ランジスタ１２３のゲート電極を接続する第１の選択ゲ
ート線ＳＧＤ１と、前記第２の選択トランジスタ１２２
のゲート電極と前記第４の選択トランジスタ１２４のゲ
ート電極を接続する第２の選択ゲート線ＳＧＤ２との間
に形成される。このように、選択トランジスタ１２Ａ，
１２Ｂのゲート電極を接続する第３の選択ゲート線ＳＧ
Ｄ３を設けることにより、ビット線コンタクトの相互の
間隔を広げることができ、誤動作の原因となるビット線
ＢＬ間の配線ショート等を防止することが可能となる。
【００７７】なおここでは、各メモリセル列の構成をＤ
ＩＮＯＲ型にかえた以外は本発明の第１の実施形態例と
同一のＥＥＰＲＯＭについて示したが、本発明の他の実
施形態例についても全く同様にＤＩＮＯＲ型ＥＥＰＲＯ
Ｍに適用することが可能である。例えば、選択トランジ
スタ１２Ａ，１２Ｂを電荷蓄積領域を有するものとして
もよいし、選択ゲート線ＳＧＤ３を設けるかわりに選択
トランジスタ１２２，１２３のゲート電極のチャネル長
を長く形成しても構わない。
ＩＮＯＲ型にかえた以外は本発明の第１の実施形態例と
同一のＥＥＰＲＯＭについて示したが、本発明の他の実
施形態例についても全く同様にＤＩＮＯＲ型ＥＥＰＲＯ
Ｍに適用することが可能である。例えば、選択トランジ
スタ１２Ａ，１２Ｂを電荷蓄積領域を有するものとして
もよいし、選択ゲート線ＳＧＤ３を設けるかわりに選択
トランジスタ１２２，１２３のゲート電極のチャネル長
を長く形成しても構わない。
【００７８】図２８は本発明の第９の実施形態例に関わ
るＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路
である。図中、図１〜図３と同一部分に相当する部分は
同一符号を付してその説明を省略する。
るＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路
である。図中、図１〜図３と同一部分に相当する部分は
同一符号を付してその説明を省略する。
【００７９】すなわち、図２８に示すように、ＡＮＤ型
ＥＥＰＲＯＭでは、それぞれ４個のメモリセルトランジ
スタ１１が互いに並列接続されて第１〜４のメモリセル
列が構成される。前記第１のメモリセル列は第１の選択
トランジスタ１２１を介して第１のビット線コンタクト
によりデータ線としてのビット線ＢＬに接続され、前記
第２のメモリセル列は第２の選択トランジスタ１２２に
接続される。前記第３のメモリセル列は第３の選択トラ
ンジスタ１２３に接続され、前記第４のメモリセル列は
第４の選択トランジスタ１２４を介して第２のビット線
コンタクトによりデータ線としてのビット線ＢＬに接続
される。前記第１のビット線コンタクトと前記第２の選
択トランジスタ１２２の間に第５の選択トランジスタ１
２Ａが接続され、前記第２のビット線コンタクトと前記
第３の選択トランジスタ１２３の間に第６の選択トラン
ジスタ１２Ｂが接続される。前記第５の選択トランジス
タ１２Ａのゲート電極と前記第６の選択トランジスタ１
２Ｂのゲート電極を接続する第３の選択ゲート線ＳＧＤ
３は、前記第１の選択トランジスタ１２１のゲート電極
と前記第３の選択トランジスタ１２３のゲート電極を接
続する第１の選択ゲート線ＳＧＤ１と、前記第２の選択
トランジスタ１２２のゲート電極と前記第４の選択トラ
ンジスタ１２４のゲート電極を接続する第２の選択ゲー
ト線ＳＧＤ２との間に形成される。このように、選択ト
ランジスタ１２Ａ，１２Ｂのゲート電極を接続する第３
の選択ゲート線ＳＧＤ３を設けることにより、ビット線
コンタクトの相互の間隔を広げることができ、誤動作の
原因となるビット線ＢＬ間の配線ショート等を防止する
ことが可能となる。
ＥＥＰＲＯＭでは、それぞれ４個のメモリセルトランジ
スタ１１が互いに並列接続されて第１〜４のメモリセル
列が構成される。前記第１のメモリセル列は第１の選択
トランジスタ１２１を介して第１のビット線コンタクト
によりデータ線としてのビット線ＢＬに接続され、前記
第２のメモリセル列は第２の選択トランジスタ１２２に
接続される。前記第３のメモリセル列は第３の選択トラ
ンジスタ１２３に接続され、前記第４のメモリセル列は
第４の選択トランジスタ１２４を介して第２のビット線
コンタクトによりデータ線としてのビット線ＢＬに接続
される。前記第１のビット線コンタクトと前記第２の選
択トランジスタ１２２の間に第５の選択トランジスタ１
２Ａが接続され、前記第２のビット線コンタクトと前記
第３の選択トランジスタ１２３の間に第６の選択トラン
ジスタ１２Ｂが接続される。前記第５の選択トランジス
タ１２Ａのゲート電極と前記第６の選択トランジスタ１
２Ｂのゲート電極を接続する第３の選択ゲート線ＳＧＤ
３は、前記第１の選択トランジスタ１２１のゲート電極
と前記第３の選択トランジスタ１２３のゲート電極を接
続する第１の選択ゲート線ＳＧＤ１と、前記第２の選択
トランジスタ１２２のゲート電極と前記第４の選択トラ
ンジスタ１２４のゲート電極を接続する第２の選択ゲー
ト線ＳＧＤ２との間に形成される。このように、選択ト
ランジスタ１２Ａ，１２Ｂのゲート電極を接続する第３
の選択ゲート線ＳＧＤ３を設けることにより、ビット線
コンタクトの相互の間隔を広げることができ、誤動作の
原因となるビット線ＢＬ間の配線ショート等を防止する
ことが可能となる。
【００８０】なおここでは、各メモリセル列の構成をＡ
ＮＤ型にかえた以外は本発明の第１の実施形態例と同一
のＥＥＰＲＯＭについて示したが、本発明の他の実施形
態例についても全く同様にＡＮＤ型ＥＥＰＲＯＭに適用
することが可能である。例えば、選択トランジスタ１２
Ａ，１２Ｂを電荷蓄積領域を有するものとしてもよい
し、選択ゲート線ＳＧＤ３を設けるかわりに選択トラン
ジスタ１２２，１２３のゲート電極のゲート長を長く形
成しても構わない。
ＮＤ型にかえた以外は本発明の第１の実施形態例と同一
のＥＥＰＲＯＭについて示したが、本発明の他の実施形
態例についても全く同様にＡＮＤ型ＥＥＰＲＯＭに適用
することが可能である。例えば、選択トランジスタ１２
Ａ，１２Ｂを電荷蓄積領域を有するものとしてもよい
し、選択ゲート線ＳＧＤ３を設けるかわりに選択トラン
ジスタ１２２，１２３のゲート電極のゲート長を長く形
成しても構わない。
【００８１】
【発明の効果】以上述べたように本発明によれば、隣接
するコンタクト相互の間隔を広げることができ、誤動作
の原因となるコンタクトやデータ線の配線ショート、あ
るいは素子領域でのパンチスルー等を防止することが可
能となる。
するコンタクト相互の間隔を広げることができ、誤動作
の原因となるコンタクトやデータ線の配線ショート、あ
るいは素子領域でのパンチスルー等を防止することが可
能となる。
【図１】本発明の第１の実施形態例に係わるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す平
面図である。
ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す平
面図である。
【図２】（ａ），（ｂ），（ｃ）はそれぞれ図１のＡ−
Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。
Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。
【図３】本発明の第１の実施形態例に係わるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの等価回路図である。
ＥＥＰＲＯＭのメモリセルアレイの等価回路図である。
【図４】本発明の第１の実施形態例に係わるメモリセル
アレイの製造工程を示す図１のＡ−Ａ′断面図である。
アレイの製造工程を示す図１のＡ−Ａ′断面図である。
【図５】本発明の第１の実施形態例に係わるメモリセル
アレイの製造工程を示す図１のＣ−Ｃ′断面図である。
アレイの製造工程を示す図１のＣ−Ｃ′断面図である。
【図６】本発明の第１の実施形態例に係わるメモリセル
アレイの各動作時における各部分の電圧関係の一例を示
す説明図である。
アレイの各動作時における各部分の電圧関係の一例を示
す説明図である。
【図７】本発明の第１の実施形態例の変形例のメモリセ
ルアレイを示す等価回路図である。
ルアレイを示す等価回路図である。
【図８】本発明の第２の実施形態例に係わるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す平
面図である。
ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す平
面図である。
【図９】（ａ），（ｂ），（ｃ）はそれぞれ図８のＡ−
Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。
Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。
【図１０】本発明の第２の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
【図１１】本発明の第３の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
【図１２】（ａ），（ｂ），（ｃ）はそれぞれ図１１の
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
【図１３】本発明の第３の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
【図１４】本発明の第４の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
【図１５】（ａ），（ｂ），（ｃ）はそれぞれ図１４の
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
【図１６】本発明の第４の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
【図１７】本発明の第５の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
【図１８】（ａ），（ｂ）はそれぞれ図１７のＡ−Ａ′
断面図、Ｂ−Ｂ′断面図である。
断面図、Ｂ−Ｂ′断面図である。
【図１９】本発明の第５の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
【図２０】本発明の第５の実施形態例に係わるメモリセ
ルアレイの各動作時における各部分の電圧関係の一例を
示す説明図である。
ルアレイの各動作時における各部分の電圧関係の一例を
示す説明図である。
【図２１】本発明の第６の実施形態例に係わるＥＥＰＲ
ＯＭのメモリセルアレイのレイアウトを示す平面図であ
る。
ＯＭのメモリセルアレイのレイアウトを示す平面図であ
る。
【図２２】（ａ），（ｂ），（ｃ）はそれぞれ図２１の
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
【図２３】本発明の第６の実施形態例に係わるＥＥＰＲ
ＯＭのメモリセルアレイの等価回路図である。
ＯＭのメモリセルアレイの等価回路図である。
【図２４】本発明の第６の実施形態例に係わるメモリセ
ルアレイの各動作時における各部分の電圧関係の一例を
示す説明図である。
ルアレイの各動作時における各部分の電圧関係の一例を
示す説明図である。
【図２５】本発明の第７の実施形態例に係わるＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
型ＥＥＰＲＯＭのメモリセルアレイのレイアウトを示す
平面図である。
【図２６】（ａ），（ｂ），（ｃ）はそれぞれ図２５の
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
【図２７】本発明の第８の実施形態例に係わるＤＩＮＯ
Ｒ型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
Ｒ型ＥＥＰＲＯＭのメモリセルアレイの等価回路図であ
る。
【図２８】本発明の第９の実施形態例に係わるＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの等価回路図である。
ＥＥＰＲＯＭのメモリセルアレイの等価回路図である。
【図２９】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイのレイアウトを示す平面図である。
アレイのレイアウトを示す平面図である。
【図３０】（ａ），（ｂ），（ｃ）はそれぞれ図２９の
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
【図３１】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイの等価回路図である。
アレイの等価回路図である。
【図３２】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイのレイアウトを示す平面図である。
アレイのレイアウトを示す平面図である。
【図３３】（ａ），（ｂ），（ｃ）はそれぞれ図３２の
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図であ
る。
【図３４】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイの等価回路図である。
アレイの等価回路図である。
１…半導体基板 ２…素子分離領域 ３…ゲート絶縁膜 ４…ソース・ドレイン拡散層 ５…導電層から成る浮遊ゲート ６…導電層から成る選択ゲート ７…導電層から成る制御ゲート ８…側壁絶縁膜 １１…メモリセルトランジスタ １２、１２１〜１２６、１２Ａ、１２Ｂ、１２Ｃ…選択
トランジスタ ５１…層間絶縁膜 ９１…第１のメモリセル列 ９２…第２のメモリセル列 ９３…第３のメモリセル列 ９４…第４のメモリセル列 ＳＧＤ１〜３、ＳＧＳ１〜２…選択ゲート線 ＣＧ１〜６…制御ゲート線 ＣＤ１〜ＣＤ３…データ線コンタクト ＤＬ１〜ＤＬ３…データ線 ＳＬ…ソース線
トランジスタ ５１…層間絶縁膜 ９１…第１のメモリセル列 ９２…第２のメモリセル列 ９３…第３のメモリセル列 ９４…第４のメモリセル列 ＳＧＤ１〜３、ＳＧＳ１〜２…選択ゲート線 ＣＧ１〜６…制御ゲート線 ＣＤ１〜ＣＤ３…データ線コンタクト ＤＬ１〜ＤＬ３…データ線 ＳＬ…ソース線
フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 渡辺 寿治 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平７−202143（ＪＰ，Ａ) 特開 平６−188393（ＪＰ，Ａ) 特開 平４−168765（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788
Claims (10)
- 【請求項１】 半導体基板上に形成されたメモリセルト
ランジスタが複数個接続されて構成される第１のメモリ
セル列と、 前記第１のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第１の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第２のメモリセル列と、 前記第２のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第２の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第３のメモリセル列と、 前記第３のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第３の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第４のメモリセル列と、 前記第４のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第４の選択トランジスタと
を備え、 前記第１の選択トランジスタおよび前記第２の選択トラ
ンジスタは、共有する第１のコンタクトを介してデータ
線あるいはソース線に接続されて第１のメモリセルユニ
ットを形成しており、 前記第３の選択トランジスタおよび前記第４の選択トラ
ンジスタは、共有する第２のコンタクトを介してデータ
線あるいはソース線に接続されて第２のメモリセルユニ
ットを形成しており、 前記第１の選択トランジスタおよび前記第３の選択トラ
ンジスタのゲート電極はともに第１の選択ゲート線に接
続され、 前記第２の選択トランジスタおよび前記第４の選択トラ
ンジスタのゲート電極はともに第２の選択ゲート線に接
続され、 前記各メモリセルユニットが素子分離領域を挟んで複数
個配置され、前記第１の選択ゲート線および前記第２の
選択ゲート線は素子分離領域を挟んだメモリセルユニッ
トの選択トランジスタのゲート電極が相互に接続される
ように配置されたメモリセルアレイを具備する半導体記
憶装置において、 前記第１の選択ゲート線と前記第２の選択ゲート線の間
には第３のゲート線が配置されており、前記第１のコン
タクトは前記第１の選択ゲート線と前記第３のゲート線
との間に形成され、前記第２のコンタクトは前記第２の
選択ゲート線と前記第３のゲート線との間に形成されて
いることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板上に形成されたメモリセルト
ランジスタが複数個接続されて構成される第１のメモリ
セル列と、 前記第１のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第１の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第２のメモリセル列と、 前記第２のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第２の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第３のメモリセル列と、 前記第３のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第３の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第４のメモリセル列と、 前記第４のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第４の選択トランジスタと
を備え、 前記第１の選択トランジスタおよび前記第２の選択トラ
ンジスタは、共有する第１のコンタクトを介してデータ
線あるいはソース線に接続されて第１のメモリセルユニ
ットを形成しており、 前記第３の選択トランジスタおよび前記第４の選択トラ
ンジスタは、共有する第２のコンタクトを介してデータ
線あるいはソース線に接続されて第２のメモリセルユニ
ットを形成しており、 前記第１の選択トランジスタおよび前記第３の選択トラ
ンジスタのゲート電極はともに第１の選択ゲート線に接
続され、 前記第２の選択トランジスタおよび前記第４の選択トラ
ンジスタのゲート電極はともに第２の選択ゲート線に接
続され、 前記各メモリセルユニットが素子分離領域を挟んで複数
個配置され、前記第１の選択ゲート線および前記第２の
選択ゲート線は素子分離領域を挟んだメモリセルユニッ
トの選択トランジスタのゲート電極が相互に接続される
ように配置されたメモリセルアレイを具備する半導体記
憶装置において、 前記第１のコンタクトと前記第２の選択トランジスタと
の間には第５の選択トランジスタが接続され、前記第２
のコンタクトと前記第３の選択トランジスタとの間には
第６の選択トランジスタが接続されていることを特徴と
する半導体記憶装置。 - 【請求項３】 前記第５の選択トランジスタおよび前記
第６の選択トランジスタのうち少なくとも一方がディプ
レッション型トランジスタよりなることを特徴とする請
求項２記載の半導体記憶装置。 - 【請求項４】 前記第５の選択トランジスタおよび前記
第６の選択トランジスタのうち少なくとも一方は、ゲー
ト電極を高レベルにバイアスすることによって導通状態
としたエンハンスメント型トランジスタよりなることを
特徴とする請求項２記載の半導体記憶装置。 - 【請求項５】 前記第５の選択トランジスタおよび前記
第６の選択トランジスタは、前記半導体基板上に第１の
絶縁膜を介して第１の導電層が形成され、この第１の導
電層上に第２の絶縁膜を介して第２の導電層が形成され
るトランジスタよりなることを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項６】 前記第１の選択トランジスタ、前記第２
の選択トランジスタ、前記第３の選択トランジスタ、前
記第４の選択トランジスタ、前記第５の選択トランジス
タおよび前記第６の選択トランジスタのそれぞれゲート
電極が側壁絶縁膜を有し、前記第１のコンタクトおよび
前記第２のコンタクトが自己整合的に形成されているこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項７】 半導体基板上に形成されたメモリセルト
ランジスタが複数個接続されて構成される第１のメモリ
セル列と、 前記第１のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第１の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第２のメモリセル列と、 前記第２のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第２の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第３のメモリセル列と、 前記第３のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第３の選択トランジスタ
と、 前記半導体基板上に形成されたメモリセルトランジスタ
が複数個接続されて構成される第４のメモリセル列と、 前記第４のメモリセル列のドレイン側あるいはソース側
のいずれか一方に接続された第４の選択トランジスタと
を備え、 前記第１の選択トランジスタおよび前記第２の選択トラ
ンジスタは、共有する第１のコンタクトを介してデータ
線あるいはソース線に接続されて第１のメモリセルユニ
ットを形成しており、 前記第３の選択トランジスタおよび前記第４の選択トラ
ンジスタは、共有する第２のコンタクトを介してデータ
線あるいはソース線に接続されて第２のメモリセルユニ
ットを形成しており、 前記第１の選択トランジスタおよび前記第３の選択トラ
ンジスタのゲート電極はともに第１の選択ゲート線に接
続され、 前記第２の選択トランジスタおよび前記第４の選択トラ
ンジスタのゲート電極はともに第２の選択ゲート線に接
続され、 前記各メモリセルユニットが素子分離領域を挟んで複数
個配置され、前記第１の選択ゲート線および前記第２の
選択ゲート線は素子分離領域を挟んだメモリセルユニッ
トの選択トランジスタのゲート電極が相互に接続される
ように配置されたメモリセルアレイを具備する半導体記
憶装置において、 前記第２の選択トランジスタは前記第１の選択トランジ
スタよりも長いゲート長を有するトランジスタより形成
され、かつ前記第３の選択トランジスタは前記第４の選
択トランジスタよりも長いゲート長を有するトランジス
タより形成されることを特徴とする半導体記憶装置。 - 【請求項８】 前記第１のコンタクトは前記素子分離領
域を挟んで前記第３の選択トランジスタと対向配置さ
れ、前記第２のコンタクトは前記素子分離領域を挟んで
前記第２の選択トランジスタと対向配置されることを特
徴とする請求項７記載の半導体記憶装置。 - 【請求項９】 半導体基板上にそれぞれ形成されたメモ
リセルトランジスタが複数個接続されて構成される第１
のメモリセル列、第２のメモリセル列、第３のメモリセ
ル列、および第４のメモリセル列を有し、この各メモリ
セル列が複数個配置されて構成されるメモリセルアレイ
を具備する半導体記憶装置において、 前記第１のメモリセル列と前記第２のメモリセル列とは
第１の選択トランジスタを介して接続されており、前記
第１のメモリセル列および前記第２のメモリセル列に素
子分離領域を挟んでそれぞれ隣り合う前記第３のメモリ
セル列と前記第４のメモリセル列とは第２の選択トラン
ジスタを介して接続されており、 前記第１の選択トランジスタのゲート電極と前記第２の
選択トランジスタのゲート電極はともに第１の選択ゲー
ト線に接続されており、 前記第１の選択トランジスタとデータ線あるいはソース
線とを接続するように、前記第１の選択トランジスタと
前記第１のメモリセル列との間に位置するように設けら
れた第１のコンタクトと、 前記第２の選択トランジスタとデータ線あるいはソース
線とを接続するように、前記第２の選択トランジスタと
前記第４のメモリセル列との間に位置するように設けら
れた第２のコンタクトを有することを特徴とする半導体
記憶装置。 - 【請求項１０】 前記メモリセル列は、半導体基板上に
第１の絶縁膜を介して第１の導電層が形成され、この第
１の導電層上に第２の絶縁膜を介して第２の導電層が形
成されて成るメモリセルトランジスタを直列に複数個接
続して形成されたＮＡＮＤ型不揮発性メモリセル、並び
に前記メモリセルトランジスタを並列に複数個接続して
形成されたＤＩＮＯＲ型不揮発性メモリセルおよびＡＮ
Ｄ型不揮発性メモリセルのうちいずれか１つよりなるこ
とを特徴とする請求項１、２、３、４、５、６、７、８
又は９記載の半導体記憶装置。
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|---|---|---|---|
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| KR1019980001506A KR100271944B1 (ko) | 1997-01-20 | 1998-01-20 | 반도체 기억 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP726297A JP3354418B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体記憶装置 |
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|---|---|---|---|
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