JP3152642B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3152642B2
JP3152642B2 JP01739498A JP1739498A JP3152642B2 JP 3152642 B2 JP3152642 B2 JP 3152642B2 JP 01739498 A JP01739498 A JP 01739498A JP 1739498 A JP1739498 A JP 1739498A JP 3152642 B2 JP3152642 B2 JP 3152642B2
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に任意に結線可能なトランジスタを有する
半導体集積回路装置およびそれを構成する基本セルの構
造に関する。
【０００２】
【従来の技術】従来より、顧客からの要求に迅速に対処
するために、ＬＳＩ（大規模集積回路）の設計から拡散
処理までを予め画一的に行い、その後の回路配線のみを
品種ごとに行うマスタスライス方式がよく知られてい
る。このマスタスライス方式は、開発期間の短縮化、開
発費用の低減など少量多品種の生産に適した利点を有し
ている。
【０００３】マスタスライス方式の半導体集積回路装置
は、マトリクス状または一方向に配列された複数の基本
セルを、完成品の仕様に合わせて結線することにより実
現される。
【０００４】例えば、特開平５−６３０４６５号公報に
記載されているようなマスタスライス方式の半導体集積
回路装置に搭載されている一般的な基本セルの構造を図
１１に示す。
【０００５】図１１に示すように、基本セル１００は、
Ｐ型ＭＯＳ（金属酸化物半導体）トランジスタのゲート
電極１０１，１０２、Ｐ型ＭＯＳトランジスタのドレイ
ン端子またはソース端子となるＰ型不純物拡散領域１０
３、Ｎ型ＭＯＳトランジスタのゲート電極１０４，１０
５、Ｎ型ＭＯＳトランジスタのドレイン端子またはソー
ス端子となるＮ型不純物拡散領域１０６および２本の電
源配線１０７，１０８により構成されている。
【０００６】マスタスライス方式の半導体集積回路装置
では、このような構造を有する複数の基本セル１００が
半導体基板上に配列されている。各基本セル１００の各
トランジスタのゲート長Ｌは半導体集積回路装置の性能
およびコストに大きく影響を及ぼす。すなわち、各トラ
ンジスタのゲート長Ｌが短いほど、トランジスタの高速
化を図ることができ、また素子密度を向上させて同一規
模の回路を小さな面積のＬＳＩで実現することが可能と
なる。
【０００７】したがって、各トランジスタのゲート長Ｌ
を短縮することにより、半導体集積回路装置の大規模
化、高集積化および高速化が実現される。近年、各トラ
ンジスタのゲート長Ｌは０．５μｍ、０．３５μｍおよ
び０．２５μｍと短縮化が進行している。マスタスライ
ス方式の半導体集積回路装置においても、通常、各基本
セル１００に形成されるＰ型ＭＯＳトランジスタおよび
Ｎ型ＭＯＳトランジスタのゲート長Ｌは最小サイズに設
定される。
【０００８】
【発明が解決しようとする課題】上記のように、マスタ
スライス方式の半導体集積回路装置において、最小サイ
ズのゲート長Ｌを有する基本セルを使用すると、回路の
高速化および高集積化を図ることができる。
【０００９】しかしながら、トランジスタのゲート長が
短くなると、リーク電流の増大により消費電力が増加
し、かつ微細化によるプロセス上のばらつきの影響が増
大する。例えば、ゲート長のばらつきが同一である場
合、ゲート長が短いほど正規のゲート長に対するばらつ
きの割合が大きくなり、プロセス上のばらつきが素子特
性に与える影響が大きくなる。その結果、歩留りの低下
が発生する。また、プロセス上のばらつきを考慮して実
際の素子動作にマージンを付与することが必要な場合も
生じる。その結果、素子性能が低下する。
【００１０】本発明の目的は、高速化および高集積化を
図りつつ低消費電力化を図ることができ、かつプロセス
上のばらつきによる歩留りおよび性能の低下を抑制する
ことが可能な半導体集積回路装置を提供することであ
る。
【００１１】
【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係る半導体集積回路装置は、基板上に複数
の基本セルが形成され、各基本セル内にトランジスタが
配置され、複数の基本セルのうち少なくとも１つの基本
セル内のトランジスタが他の基本セル内のトランジスタ
と異なるゲート長を有するものである。
【００１２】本発明に係る半導体集積回路装置において
は、少なくとも１つの基本セル内のトランジスタが他の
基本セル内のトランジスタと異なるゲート長を有するの
で、高速動作の必要性、消費電力の低減化の必要性およ
び設計精度の必要性に応じて基本セルを選択することが
できる。したがって、小さなゲート長を有する基本セル
を用いて高速動作および高集積化が可能な回路を構成す
ることができ、大きなゲート長を有する基本セルを用い
て低消費電力化が可能でプロセス上のばらつきによる影
響が少ない回路を構成することができる。
【００１３】その結果、全体として、高速化および高集
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
【００１４】（２）第２の発明 第２の発明に係る半導体集積回路装置は、基板上に複数
の基本セルが形成され、各基本セル内に複数のトランジ
スタが選択組み合わせ可能に配列され、複数の基本セル
のうち少なくとも１つの基本セル内の複数のトランジス
タが他の基本セル内の複数のトランジスタと異なるゲー
ト長を有するものである。
【００１５】本発明に係る半導体集積回路装置において
は、少なくとも１つの基本セル内の複数のトランジスタ
が他の基本セル内の複数のトランジスタと異なるゲート
長を有するので、高速動作の必要性、消費電力の低減化
の必要性および設計精度の必要性に応じて基本セルを選
択することができる。したがって、小さなゲート長を有
する基本セルを用いて高速動作および高集積化が可能な
回路を構成することができ、大きなゲート長を有する基
本セルを用いて低消費電力化が可能でプロセス上のばら
つきによる影響が少ない回路を構成することができる。
【００１６】その結果、全体として、高速化および高集
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
【００１７】（３）第３の発明 第３の発明に係る半導体集積回路装置は、基板上に複数
の基本セルが形成され、各基本セル内に１または複数の
第１導電型トランジスタおよび１または複数の第２導電
型トランジスタが選択組み合わせ可能に配列され、複数
の基本セルのうち少なくとも１つの基本セル内の１また
は複数の第１導電型トランジスタおよび１または複数の
第２導電型トランジスタが他の基本セル内の１または複
数の第１導電型トランジスタおよび１または複数の第２
導電型トランジスタと異なるゲート長を有するものであ
る。
【００１８】本発明に係る半導体集積回路装置において
は、少なくとも１つの基本セル内の１または複数の第１
導電型トランジスタおよび１または複数の第２導電型ト
ランジスタが他の基本セル内の１または複数の第１導電
型トランジスタおよび１または複数の第２導電型トラン
ジスタと異なるゲート長を有するので、高速動作の必要
性、消費電力の低減化の必要性および設計精度の必要性
に応じて基本セルを選択することができる。したがっ
て、小さなゲート長を有する基本セルを用いて高速動作
および高集積化が可能な回路を構成することができ、大
きなゲート長を有する基本セルを用いて低消費電力化が
可能でプロセス上のばらつきによる影響が少ない回路を
構成することができる。
【００１９】その結果、全体として、高速化および高集
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
【００２０】（４）第４の発明 第４の発明に係る半導体集積回路装置は、基板上に複数
の基本セルが形成され、各基本セル内に第１導電型トラ
ンジスタおよび第２導電型トランジスタからなる１また
は複数のトランジスタ対が選択組み合わせ可能に配列さ
れ、トランジスタ対の第１導電型トランジスタおよび第
２導電型トランジスタはゲート電極を共有し、複数の基
本セルのうち少なくとも１つの基本セル内の１または複
数のトランジスタ対のゲート電極が他の基本セル内の１
または複数のトランジスタ対のゲート電極と異なるゲー
ト長を有するものである。
【００２１】本発明に係る半導体集積回路装置において
は、少なくとも１つの基本セル内の１または複数のトラ
ンジスタ対のゲート電極が他の基本セル内の１または複
数のトランジスタ対のゲート電極と異なるゲート長を有
するので、高速動作の必要性、消費電力の低減化の必要
性および設計精度の必要性に応じて基本セルを選択する
ことができる。したがって、小さなゲート長を有する基
本セルを用いて高速動作および高集積化が可能な回路を
構成することができ、大きなゲート長を有する基本セル
を用いて低消費電力化が可能でプロセス上のばらつきに
よる影響が少ない回路を構成することができる。
【００２２】その結果、全体として、高速化および高集
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
【００２３】（５）第５の発明 第５の発明に係る半導体集積回路装置は、基板上に１ま
たは複数の第１の基本セルおよび１または複数の第２の
基本セルが形成され、第１の基本セル内に第１のゲート
長を有する１または複数のトランジスタが選択組み合わ
せ可能に配列され、第２の基本セル内に第１のゲート長
よりも大きい第２のゲート長を有する１または複数のト
ランジスタが選択組み合わせ可能に配列され、１または
複数の第１の基本セルのうち少なくとも１つの第１の基
本セル内の１または複数のトランジスタを結線すること
により高速動作が可能な第１の回路が構成され、１また
は複数の基本セルのうち少なくとも１つの第２の基本セ
ル内の１または複数のトランジスタを結線することによ
り低消費電力動作または高精度動作が可能な第２の回路
が構成されたものである。
【００２４】本発明に係る半導体集積回路装置において
は、少なくとも１つの第１の基本セル内の第１のゲート
長を有する１または複数のトランジスタを結線すること
により高速動作が可能な第１の回路が構成され、少なく
とも１つの第２の基本セル内の第２のゲート長を有する
１または複数のトランジスタを結線することにより低消
費電力動作および高精度動作が可能な第２の回路が構成
されている。
【００２５】この場合、第１の回路は小さなゲート長を
有する１または複数のトランジスタにより構成されるの
で、占有面積が低減される。また、第２の回路は大きな
ゲート長を有する１または複数のトランジスタにより構
成されるので、プロセス上のばらつきによる影響が少な
い。
【００２６】したがって、全体として、高速化および高
集積化を図りつつ低消費電力化を図ることができ、かつ
プロセス上のばらつきによる歩留りおよび性能の低下を
抑制することが可能となる。
【００２７】（６）第６の発明 第６の発明に係る半導体集積回路装置は、第３、第４ま
たは第５の発明に係る半導体集積回路装置の構成におい
て、各基本セル内に複数のトランジスタまたは複数のト
ランジスタ対が選択組み合わせ可能に配列されたもので
ある。
【００２８】この場合、高速動作の必要性、消費電力の
低減化の必要性および設計精度の必要性に応じて基本セ
ルを選択し、小さなゲート長を有する基本セルの複数の
トランジスタまたは複数のトランジスタ対を用いて高速
動作および高集積化が可能な回路を構成することがで
き、大きなゲート長を有する基本セルの複数のトランジ
スタまたは複数のトランジスタ対を用いて低消費電力化
が可能でプロセス上のばらつきによる影響が少ない回路
を構成することができる。
【００２９】その結果、全体として、高速化および高集
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
【００３０】（７）第７の発明 第７の発明に係る半導体集積回路装置は、第２、第４ま
たは第６の発明に係る半導体集積回路装置の構成におい
て、各基本セル内において複数のトランジスタのうち少
なくとも１つのトランジスタが他のトランジスタと異な
るゲート長を有するものである。
【００３１】この場合、各基本セル内において、高速動
作の必要性、消費電力の低減化の必要性および設計精度
の必要性に応じてトランジスタを選択することができ
る。したがって、各基本セル内で、小さなゲート長を有
するトランジスタを結線することにより高速動作および
高集積化が可能な回路を構成することができ、大きなゲ
ート長を有するトランジスタを結線することにより低消
費電力化が可能でプロセス上のばらつきによる影響が少
ない回路を構成することができる。
【００３２】その結果、全体としておよび各基本セルご
とに、高速化および高集積化を図りつつ低消費電力化を
図ることができ、かつプロセス上のばらつきによる歩留
りおよび性能の低下を抑制することが可能となる。
【００３３】（８）第８の発明 第８の発明に係る半導体集積回路装置は、基板上に複数
の基本セルが形成され、各基本セル内に複数のトランジ
スタが選択組み合わせ可能に配列され、少なくとも１つ
の基本セル内において複数のトランジスタのうち少なく
とも１つのトランジスタが他のトランジスタと異なるゲ
ート長を有するものである。
【００３４】本発明に係る半導体集積回路装置において
は、少なくとも１つの基本セル内で少なくとも１つのト
ランジスタが他のトランジスタと異なるゲート長を有す
るので、高速動作の必要性、消費電力の低減化の必要性
および設計精度の必要性に応じてトランジスタを選択す
ることができる。したがって、小さなゲート長を有する
トランジスタを結線することにより高速動作および高集
積化が可能な回路を構成することができ、大きなゲート
長を有するトランジスタを結線することにより低消費電
力化が可能でプロセス上のばらつきによる影響が少ない
回路を構成することができる。
【００３５】その結果、全体として、高速化および高集
積化を図りつつ低消費電力化を図ることができ、かつプ
ロセス上のばらつきによる歩留りおよび性能の低下を抑
制することが可能となる。
【００３６】（９）第９の発明 第９の発明に係る半導体集積回路装置は、第２、第４、
第６、第７または第８の発明に係る半導体集積回路装置
の構成において、各基本セル内において複数のトランジ
スタのうち少なくとも１つのトランジスタが他のトラン
ジスタと異なる向きに配列されたものである。
【００３７】この場合、少なくとも１つのトランジスタ
が他のトランジスタと異なる向きに配列されているの
で、結線方向の自由度が増す。
【００３８】（１０）第１０の発明 第１０の発明に係る半導体集積回路装置は、第１〜第９
のいずれかの発明に係る半導体集積回路装置の構成にお
いて、各基本セル内の空隙部に配線ラインが設けられた
ものである。
【００３９】この場合、空隙部に設けられた配線ライン
を利用することにより、結線の自由度の増加および配線
の短縮化を図ることができる。
【００４０】（１１）第１１の発明 第１１の発明に係る半導体集積回路装置は、第１〜第１
０のいずれかの発明に係る半導体集積回路装置の構成に
おいて、各基本セルは方形状のセル領域に形成され、セ
ル領域の少なくとも１辺に沿って電源ラインが設けられ
たものである。この場合、配線の交差を最小限にしつつ
トランジスタを電源ラインに結線することができる。
【００４１】（１２）第１２の発明 第１２の発明に係る半導体集積回路装置は、第１〜第１
１のいずれかの発明に係る半導体集積回路装置の構成に
おいて、各基本セル内の１または複数のトランジスタの
ゲート電極の中央部または端部に幅広部が設けられたも
のである。
【００４２】この場合、１または複数のトランジスタの
ゲート電極の中央部または端部に設けられた幅広部を利
用することにより、結線の自由度の増加および配線の短
縮化を図ることができる。
【００４３】（１３）第１３の発明 第１３の発明に係る半導体装置は、基板上に複数のトラ
ンジスタが選択組み合わせ可能に配列され、複数のトラ
ンジスタのうち少なくとも１つのトランジスタが他のト
ランジスタと異なるゲート長を有するものである。
【００４４】本発明に係る半導体装置においては、少な
くとも１つのトランジスタが他のトランジスタと異なる
ゲート長を有するので、高速動作の必要性、消費電力の
低減化の必要性および設計精度の必要性に応じてトラン
ジスタを選択することができる。それにより、小さなゲ
ート長を有するトランジスタを結線することにより高速
動作および高集積化が可能な回路を構成することがで
き、大きなゲート長を有するトランジスタを結線するこ
とにより低消費電力化が可能でプロセス上のばらつきに
よる影響が少ない回路を構成することができる。
【００４５】したがって、本発明に係る半導体装置を基
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
【００４６】（１４）第１４の発明 第１４の発明に係る半導体装置は、基板上に１または複
数の第１導電型トランジスタおよび１または複数の第２
導電型トランジスタが選択組み合わせ可能に配列され、
少なくとも１つのトランジスタが他のトランジスタと異
なるゲート長を有するものである。
【００４７】本発明に係る半導体装置においては、少な
くとも１つのトランジスタが他のトランジスタと異なる
ゲート長を有するので、高速動作の必要性、消費電力の
低減化の必要性および設計精度の必要性に応じて第１導
電型トランジスタおよび第２導電型トランジスタを選択
することができる。それにより、小さなゲート長を有す
るトランジスタを結線することにより高速動作および高
集積化が可能な回路を構成することができ、大きなゲー
ト長を有するトランジスタを結線することにより低消費
電力化が可能でプロセス上のばらつきによる影響が少な
い回路を構成することができる。
【００４８】したがって、本発明に係る半導体装置を基
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
【００４９】（１５）第１５の発明 第１５の発明に係る半導体集積回路装置は、基板上に第
１導電型トランジスタおよび第２導電型トランジスタか
らなる複数のトランジスタ対が選択組み合わせ可能に配
列され、各トランジスタ対の第１導電型トランジスタお
よび第２導電型トランジスタはゲート電極を共有し、複
数のトランジスタ対のうち少なくとも１つのトランジス
タ対のゲート電極が他のトランジスタ対のゲート電極と
異なるゲート長を有するものである。
【００５０】本発明に係る半導体装置においては、少な
くとも１つのトランジスタ対のゲート電極が他のトラン
ジスタ対のゲート電極と異なるゲート長を有するので、
高速動作の必要性、消費電力の低減化の必要性および設
計精度の必要性に応じてトランジスタ対を選択すること
ができる。それにより、小さなゲート長を有するトラン
ジスタ対を結線することにより高速動作および高集積化
が可能な回路を構成することができ、大きなゲート長を
有するトランジスタ対を結線することにより低消費電力
化が可能でプロセス上のばらつきによる影響が少ない回
路を構成することができる。
【００５１】したがって、本発明に係る半導体装置を基
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
【００５２】（１６）第１６の発明 第１６の発明に係る半導体装置は、基板上に第１のゲー
ト長を有する複数のトランジスタおよび第１のゲート長
よりも大きい第２のゲート長を有する複数のトランジス
タが配列され、第１のゲート長を有する複数のトランジ
スタを結線することにより高速動作が可能な第１の回路
が構成され、第２のゲート長を有する複数のトランジス
タを結線することにより低消費電力動作および高精度動
作が可能な第２の回路が構成されたものである。
【００５３】本発明に係る半導体装置においては、第１
のゲート長を有する複数のトランジスタを結線すること
により高速動作が可能な第１の回路が構成され、第２の
ゲート長を有する複数のトランジスタを結線することに
より低消費電力動作および高精度動作が可能な第２の回
路が構成されている。この場合、第１の回路は小さなゲ
ート長を有する複数のトランジスタにより構成されるの
で、占有面積が低減される。また、第２の回路は大きな
ゲート長を有する複数のトランジスタにより構成される
ので、プロセス上のばらつきによる影響が少ない。
【００５４】したがって、本発明に係る半導体装置を基
本セルとして用いることにより、全体として、高速化お
よび高集積化を図りつつ低消費電力化を図ることがで
き、かつプロセス上のばらつきによる歩留りおよび性能
の低下を抑制することが可能な半導体集積回路装置を実
現することができる。
【００５５】（１７）第１７の発明 第１７の発明に係る半導体装置は、第１３〜第１６のい
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタのうち少なくとも１つのトランジ
スタが他のトランジスタと異なる向きに配列されたもの
である。
【００５６】この場合、少なくとも１つのトランジスタ
が他のトランジスタと異なる向きに配列されているの
で、結線方向の自由度が増す。
【００５７】（１８）第１８の発明 第１８の発明に係る半導体装置は、第１３〜第１７のい
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタ間の空隙部に配線ラインが設けら
れたものである。
【００５８】この場合、複数のトランジスタ間の空隙部
に設けられた配線ラインを利用することにより、結線の
自由度の増加および配線の短縮化を図ることができる。
【００５９】（１９）第１９の発明 第１９の発明に係る半導体装置は、第１３〜第１８のい
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタが方形状のセル領域内に配列さ
れ、セル領域の少なくとも１辺に沿って電源ラインが設
けられたものである。この場合、配線の交差を最小限に
しつつトランジスタを電源ラインに結線することができ
る。
【００６０】（２０）第２０の発明 第２０の発明に係る半導体装置は、第１３〜第１９のい
ずれかの発明に係る半導体装置の構成において、基板上
の複数のトランジスタのゲート電極の中央部または端部
に幅広部が設けられたものである。
【００６１】この場合、複数のトランジスタのゲート電
極の中央部または端部に設けられた幅広部を利用するこ
とにより、結線の自由度の増加および配線の短縮化を図
ることができる。
【００６２】
【発明の実施の形態】（１）第１の実施例 図１は本発明の第１の実施例におけるマスタスライス方
式のゲートアレイ半導体集積回路装置を構成する基本セ
ルの構造を示す平面図であり、（ａ）は第１の基本セル
を示し、（ｂ）は第２の基本セルを示す。
【００６３】図１（ａ）に示すように、第１の基本セル
１Ａは、シリコンからなる半導体基板上の方形状のセル
領域２内に形成される。セル領域２は、このセル領域２
内で図の上部約３分の１の面積を占める第１デバイス領
域３と、セル領域２内で図の左下約４分の１の面積を占
める第２デバイス領域４と、セル領域２内で図の右下約
３分の１の面積を占める第３デバイス領域５と、第１デ
バイス領域３と第３デバイス領域５との間の空隙部に設
けられた配線パターン６とから構成されている。配線パ
ターン６は、例えばタングステンポリサイドからなる。
【００６４】第１デバイス領域３には、第１Ｐ型トラン
ジスタ群９および第１Ｎ型トランジスタ群１０が設けら
れている。
【００６５】第１Ｐ型トランジスタ群９は、互いに平行
に図の左右方向に延びるポリシリコンからなる第１およ
び第２ゲート電極１１，１２と、これら第１および第２
ゲート電極１１，１２の左側領域部分によって互いに上
下方向に隔てられた第１、第２および第３Ｐ型ソース・
ドレイン領域１３，１４，１５とからなる。
【００６６】また、第１Ｎ型トランジスタ群１０は、第
１および第２ゲート電極１１，１２と、これら第１およ
び第２ゲート電極１１，１２の右側領域部分によって互
いに上下方向に隔てられた第１、第２および第３Ｎ型ソ
ース・ドレイン領域１６，１７，１８とからなる。
【００６７】すなわち、第１Ｐ型トランジスタ群９の２
個のＰ型トランジスタおよび第１Ｎ型トランジスタ群１
０の２個のＮ型トランジスタとはそれぞれ１対１の関係
で第１ゲート電極１１または第２ゲート電極１２を共有
している。
【００６８】さらに、第１デバイス領域３の空隙部を有
効利用するために、第１および第２ゲート電極１１，１
２の中央部および端部の適宜な箇所を拡張することによ
りコンタクト部を形成可能な幅広部１９，２０，２１が
形成されている。
【００６９】第２デバイス領域４には、第２Ｐ型トラン
ジスタ群２２および第２Ｎ型トランジスタ群２３が設け
られている。
【００７０】第１Ｐ型トランジスタ群２２は、互いに平
行に図の上下方向に延びるポリシリコンからなる第３、
第４および第５ゲート電極２４，２５，２６と、これら
第３〜第５ゲート電極２４〜２６の上側領域部分によっ
て互いに左右方向に隔てられた第４、第５、第６および
第７Ｐ型ソース・ドレイン領域２７，２８，２９，３０
とからなる。
【００７１】また、第１Ｎ型トランジスタ群２３は、第
３〜第５ゲート電極２４〜２６と、これら第３〜第５ゲ
ート電極２４〜２６の下側領域部分によって互いに左右
方向に隔てられた第４、第５、第６および第７Ｎ型ソー
ス・ドレイン領域３１，３２，３３，３４とからなる。
【００７２】すなわち、第２Ｐ型トランジスタ群２２の
３個のＰ型トランジスタと第２Ｎ型トランジスタ群２３
の３個のＮ型トランジスタとは、それぞれ１対１の関係
で第３ゲート電極２４、第４ゲート電極２５または第５
ゲート電極２６を共有している。
【００７３】さらに、第２デバイス領域４の空隙部を有
効利用するために、第３〜第５ゲート電極２４〜２６の
中央部および端部の適宜な箇所を拡張することによりコ
ンタクト部を形成可能な幅広部３５，３６，３７，３
８，３９，４０が形成されている。
【００７４】第３デバイス領域５は、鉤状に複数箇所で
屈曲しながら延びるポリシリコンからなる第６ゲート電
極４１と、同じく鉤状に複数箇所で屈曲しながら延びか
つ第６ゲート電極４１との間に隘路を構成するように設
けられたポリシリコンからなる第７ゲート電極４２と、
この第７ゲート電極４２の端部からさらにセル領域２の
一辺に沿って図の上下方向に延びる第８ゲート電極４３
とを有する。
【００７５】さらに、第３デバイス領域５は、第６ゲー
ト電極４１の一端部４１ａと第７ゲート電極４２の一端
部４２ａとによって互いに図の左右方向に隔てられた第
８、第９および第１０Ｐ型ソース・ドレイン領域４４，
４５，４６と、第６ゲート電極４１の他端部４１ｂと第
７ゲート電極４２の他端部４２ｂとによって互いに図の
左右方向に隔てられた第８、第９および第１０Ｎ型ソー
ス・ドレイン領域４７，４８，４９と、第８ゲート電極
４３の一端部４３ａによって隔てられた第１１および第
１２Ｐ型ソース・ドレイン領域５０，５１と、第８ゲー
ト電極４３の他端部４３ｂによって隔てられた第１１お
よび第１２Ｎ型ソース・ドレイン領域５２，５３とを有
する。
【００７６】そして、第６ゲート電極４１の一端部４１
ａと、第７ゲート電極４２の一端部４２ａと、第８、第
９および第１０Ｐ型ソース・ドレイン領域４４，４５，
４６と、第８ゲート電極４３の一端部４３ａと、第１１
および第１２Ｐ型ソース・ドレイン領域５０，５１とに
より第３Ｐ型トランジスタ群５４が構成される。また、
第６ゲート電極４１の他端部４１ｂと、第７ゲート電極
４２の他端部４２ｂと、第８、第９および第１０Ｎ型ソ
ース・ドレイン領域４７，４８，４９と、第８ゲート電
極４３の他端部４３ｂと、第１１および第１２Ｎ型ソー
ス・ドレイン領域５２，５３とにより第３Ｎ型トランジ
スタ群５５が構成される。
【００７７】さらに、第３デバイス領域５の空隙部を有
効利用するために、第６〜第８ゲート電極４１〜４３の
中央部および端部の適宜な箇所を拡張することによりコ
ンタクト部を形成可能な幅広部５６，５７，５８が形成
されている。
【００７８】なお、第１〜第１２Ｐ型ソース・ドレイン
領域１３〜１５，２８〜３０，４４〜４６，５０，５１
はＰ型不純物拡散領域からなり、第１〜第１２Ｎ型ソー
ス・ドレイン領域１６〜１８，３２〜３４，４７〜４
９，５２，５３はＮ型不純物拡散領域からなる。
【００７９】この第１の基本セル１Ａにおいては、第１
〜第８ゲート電極１１，１２，２４〜２６，４１〜４３
が最小サイズのゲート長Ｌ１を有する。本実施例では、
ゲート長Ｌ１は０．３８μｍである。
【００８０】図１（ｂ）に示すように、第２の基本セル
１Ｂは、図１（ａ）の第１の基本セル１Ａとほぼ同様の
パターンを有する。ただし、第２の基本セル１Ｂでは、
第１〜第８ゲート電極１１，１２，２４〜２６，４１〜
４３が第１の基本セル１Ａのゲート長Ｌ１よりも大きい
ゲート長Ｌ２を有する。本実施例では、ゲート長Ｌ２は
０．５６μｍである。
【００８１】図１（ａ）の第１の基本セル１Ａにおいて
は、各ゲート電極１１，１２，２４〜２６，４１〜４３
のゲート長Ｌ１が最小サイズに設定されているので、各
トランジスタが高速動作可能となる。また、セル領域２
の面積を低減することも可能となる。
【００８２】一方、図１（ｂ）の第２の基本セル１Ｂに
おいては、各ゲート電極１１，１２，２４〜２６，４１
〜４３のゲート長Ｌ２が第１の基本セル１Ａにおけるゲ
ート長Ｌ１に比べて大きく設定されているので、第１の
基本セル１Ａに比べて各トランジスタの動作速度は低く
なるが、リーク電流が少なくなり、消費電力が低減され
る。
【００８３】また、プロセス上のばらつきによるゲート
長のばらつきをΔＬとすると、正規のゲート長に対する
ばらつきの割合は、第１の基本セル１ＡではΔＬ／Ｌ１
となり、第２の基本セル１ＢではΔＬ／Ｌ２となる。し
たがって、第２の基本セル１Ｂにおいては、第１の基本
セル１Ａに比べてプロセス上のばらつきによる特性の変
動が小さくなり、歩留りが向上する。また、第２の基本
セル１Ｂにおいては、プロセス上のばらつきを考慮して
実際の素子動作に付与するマージンを小さくすることが
できるので、性能の劣化が抑制される。
【００８４】図２は図１の第１の基本セル１Ａおよび第
２の基本セル１Ｂを用いたマスタスライス方式のゲート
アレイ半導体集積回路装置の一例を示す平面図である。
【００８５】図２の例では、半導体基板Ｗ上のＬ字形の
第１の領域Ｒ１に複数の第１の基本セル１Ａが配置さ
れ、残りの矩形状の領域Ｒ２に複数の第２の基本セル１
Ｂが配置されている。
【００８６】図３は図１の第１の基本セル１Ａおよび第
２の基本セル１Ｂを用いたマスタスライス方式のゲート
アレイ半導体集積回路装置の他の例を示す平面図であ
る。
【００８７】図３の例では、半導体基板Ｗ上のストライ
プ状の複数の領域Ｒ１に複数の第１の基本セル１Ａが配
置され、残りのストライプ状の領域Ｒ２に複数の第２の
基本セル１Ｂが配置されている。
【００８８】第１の基本セル１Ａおよび第２の基本セル
１Ｂの配置は、図２および図３の例に限らず、任意のパ
ターンに配置することができる。
【００８９】図４は図１の第１の基本セル１Ａおよび第
２の基本セル１Ｂにより構成されるマスタスライス方式
のゲートアレイ半導体集積回路装置の具体例を示すブロ
ック図である。図４の半導体集積回路装置は、ＰＨＳ
（パーソナルハンディフォンシステム）用携帯機に使用
されるベースバンドＬＳＩである。
【００９０】図４において、半導体基板Ｗ上に、Ａ／Ｄ
（アナログ・デジタル）変換器３０１、Ｄ／Ａ（デジタ
ル・アナログ）変換器３０２、コーデック３０３、時分
割多重回路３０４、モデム３０５、Ｄ／Ａ変換器３０
６、Ａ／Ｄ変換器３０７、降圧回路３０８および待ち受
け部３０９が形成されている。
【００９１】コーデック３０３、時分割多重回路３０４
およびモデム３０５は、図１（ａ）に示した複数の第１
の基本セル１Ａにより構成される。降圧回路３０８およ
び待ち受け部３０９は、図１（ｂ）に示した第２の基本
セル１Ｂにより構成される。Ａ／Ｄ変換器３０１，３０
７およびＤ／Ａ変換器３０２，３０６は、マクロセルに
より構成される。
【００９２】Ａ／Ｄ変換器３０１は、入力されたアナロ
グ信号をデジタル信号に変換してコーデック３０３に与
える。Ｄ／Ａ変換器３０２は、コーデック３０３から与
えられるデジタル信号をアナログ信号に変換して出力す
る。
【００９３】コーデック３０３は、音声信号の圧縮・符
号化を行うとともに、音声信号の伸張・復号化を行う。
時分割多重回路３０４は、音声信号の時分割多重処理を
行う。モデム３０５は、音声信号の変調および復調処理
を行う。
【００９４】Ｄ／Ａ変換器３０６は、モデム３０５から
与えられるデジタル信号をアナログ信号に変換して出力
する。Ａ／Ｄ変換器３０７は、入力されるアナログ信号
をデジタル信号に変換してモデム３０５に与える。降圧
回路３０８は、外部電源電圧を降圧し、電源電圧として
各回路に与える。待ち受け部３０９は、待ち受け処理を
行う。
【００９５】コーデック３０３、時分割多重回路３０４
およびモデム３０５では、高周波信号処理するために高
速動作が必要となる。したがって、コーデック３０３、
時分割多重回路３０４およびモデム３０５は、図１
（ａ）に示した第１の基本セル１Ａにより構成される。
【００９６】一方、半導体基板Ｗ上に形成されるすべて
のトランジスタの電源電圧は降圧回路３０８により決定
される。降圧回路３０８において、プロセス上のばらつ
きによりゲート長がばらつくと、電源電圧が変動してＬ
ＳＩの特性が劣化するおそれがある。そのため、降圧回
路３０８には、高精度の動作が要求される。したがっ
て、降圧回路３０８は、図１（ｂ）に示した第２の基本
セル１Ｂにより構成される。これにより、プロセス上の
ばらつきの影響が小さくなり、ＬＳＩの歩留りが向上す
る。
【００９７】また、待ち受け部３０９は、常時動作して
いる。ＰＨＳ用の携帯機では、待ち受け時間は、通話時
間および受信時間に比べて圧倒的に長くなるので、待ち
受け時間の電力を低下させることによりＰＨＳ用の携帯
機の全体の消費電力を低下させることが可能となる。ま
た、待ち受け部３０９は、低周波動作を行うため、コー
デック３０３、時分割多重回路３０４およびモデム３０
５と比較してトランジスタの動作速度の低下は問題とな
らない。したがって、待ち受け部３０９は、図１（ｂ）
に示した第２の基本セル１Ｂにより構成される。これに
より、動作時に発生するリーク電流が低減される。
【００９８】上記のように、図４の半導体集積回路装置
においては、高速動作が必要なコーデック３０３、時分
割多重回路３０４およびモデム３０５が最小サイズのゲ
ート長Ｌ１を有する第１の基本セル１Ａにより構成さ
れ、高精度動作または低消費電力動作が要求される降圧
回路３０８および待ち受け部３０９は大きいゲート長Ｌ
２を有する第２の基本セル１Ｂにより構成される。した
がって、高速化および高集積化を図りつつ低消費電力化
を図ることができ、かつプロセス上のばらつきによる歩
留りおよび性能の低下を抑制することが可能となる。
【００９９】なお、本実施例の第１の基本セル１Ａおよ
び第２の基本セル１Ｂは、上記の半導体集積回路装置に
限らず、高速動作が要求される回路および高精度動作ま
たは低消費電力動作が要求される回路が混在する種々の
半導体集積回路装置に適用可能である。
【０１００】図５は図４の時分割多重回路３０４および
待ち受け部３０９においてレジスタの一記憶素子として
用いられるリセット付き遅延型フリップフロップ回路
（Delayed Flip Flop:以下、ＤＦＦ回路と呼ぶ) の回路
図である。
【０１０１】図５のＤＦＦ回路１０９においては、ＮＡ
ＮＤ回路１１０、インバータ１１１およびトランスファ
ゲート１１２からなるラッチ回路１１３と、ＮＡＮＤ回
路１１４、インバータ１１５およびトランスファゲート
１１６からなるラッチ回路１１７とが２段に接続され、
後段のラッチ回路１１７から信号Ｑおよびその反転信号
ＱＮが出力される。
【０１０２】入力端子Ｄとラッチ回路１１３との間およ
びラッチ回路１１３とラッチ回路１１７との間は、それ
ぞれトランスファゲート１１８，１１９により開閉され
る。各トランスファーゲート１１２，１１６，１１８，
１１９は、クロック回路１２０からのクロック信号Ｃ
Ｋ，ＣＫＮにより開閉される。クロック回路１２０はイ
ンバータ１２１により構成され、クロック信号ＣＫおよ
びその反転信号ＣＫＮを出力する。ＮＡＮＤ回路１１
０，１１４の一方の入力端子には、リセット信号ＲＮが
与えられる。
【０１０３】図６は図１（ａ）の第１の基本セル１Ａを
用いて図５のＤＦＦ回路１０９を構成した場合の実体配
線図であり、図７は図６の配線層を太い実線で表わした
実体配線図である。図中の■印はコンタクト部を示して
いる。図６および図７のＤＦＦ回路１０９は、図４の時
分割多重回路３０４に用いられる。
【０１０４】図６および図７に示すように、ＤＦＦ回路
１０９は、ミラー配置された２つの第１の基本セル１Ａ
により構成される。隣接する２つの第１の基本セル１Ａ
の連続する１辺に沿って接地電位ＧＮＤを受ける接地配
線７が設けられている。また、左側の第１の基本セル１
Ａの他の対向する２辺に沿って電源電圧ＶＤＤを受ける
電源配線８が絶縁膜を介して２層目にそれぞれ設けられ
ている。また、右側の基本セル１Ａの他の対向する２辺
のうち左側の１辺に沿って接地電位ＧＮＤを受ける接地
配線７が絶縁膜を介して２層目に設けられ、右側の１辺
に沿って電源電圧ＶＤＤを受ける電源配線８が絶縁膜を
介して２層目に設けられている。これらの接地配線７お
よび電源配線８が電源ラインに相当する。
【０１０５】各トランジスタのゲート電極およびソース
・ドレイン領域、配線パターン６、接地配線７および電
源配線８を太い実線で示す配線層で接続することによ
り、図５に示したＮＡＮＤ回路１１０，１１４、インバ
ータ１１１，１１５，１２１およびトランスファゲート
１１２，１１６，１１８，１１９が構成される。
【０１０６】これらの配線は絶縁膜を介して２層に分け
られ、各トランジスタを結ぶ配線層および接地配線７は
１層目に設けられ、電源配線８は絶縁膜を介して２層目
に設けられる。
【０１０７】図６および図７のＤＦＦ回路１０９は、最
小サイズのゲート長Ｌ１を有するトランジスタにより構
成されているので、高速動作が可能となる。
【０１０８】図８は図１（ｂ）の第２の基本セル１Ｂを
用いて図５のＤＦＦ回路１０９を構成した場合の実体配
線図である。図８においては、図７と同様に、配線層が
太い実線で表されている。図中の■印はコンタクト部を
示している。図８のＤＦＦ回路１０９は、図４の待ち受
け部３０９に用いられる。
【０１０９】図８において、ＤＦＦ回路１０９は、ミラ
ー配置された２つの第２の基本セル１Ｂにより構成され
る。この場合も、隣接する２つの第２の基本セル１Ｂの
連続する１辺に沿って接地電位ＧＮＤを受ける接地配線
７が設けられている。また、左側の第２の基本セル１Ｂ
の他の対向する２辺に沿って電源電圧ＶＤＤを受ける電
源配線８が絶縁膜を介して２層目にそれぞれ設けられて
いる。また、右側の基本セル１Ａの他の対向する２辺の
うち左側の１辺に沿って接地電位ＧＮＤを受ける接地配
線７が絶縁膜を介して２層目に設けられ、右側の１辺に
沿って電源電圧ＶＤＤを受ける電源配線８が絶縁膜を介
して２層に設けられている。これらの接地配線７および
電源配線８が電源ラインに相当する。
【０１１０】各トランジスタのゲート電極およびソース
・ドレイン領域、配線パターン６、接地配線７および電
源配線８を太い実線で示す配線層で接続することによ
り、ＮＡＮＤ回路１１０，１１４、インバータ１１１，
１１５，１２１およびトランスファゲート１１２，１１
６，１１８，１１９が構成される。
【０１１１】これらの配線は絶縁膜を介して２層に分け
られ、各トランジスタを結ぶ配線層および接地配線７は
１層目に設けられ、電源配線８は絶縁膜を介して２層目
に設けられる。
【０１１２】図８のＤＦＦ回路１０９は、大きいサイズ
のゲート長Ｌ２を有するトランジスタにより構成される
ので、低消費電力化が可能であり、かつプロセス上のば
らつきによる影響が小さい。
【０１１３】本実施例における第１の基本セル１Ａおよ
び第２の基本セル１Ｂにおいては、上記の効果に加えて
以下の効果も得られる。
【０１１４】（ａ）第１デバイス領域３のトランジスタ
群９，１０の配列方向と第２デバイス領域４のトランジ
スタ群２２，２３の配列方向とが９０度異なっているの
で、結線方向の自由度が増す。
【０１１５】（ｂ）第３デバイス領域５において、第６
ゲート電極４１の一端部４１ａをゲート電極とするＰ型
トランジスタと第７ゲート電極４２の他端部４２ｂをゲ
ート電極とするＮ型トランジスタとが上下方向の直線上
にほぼずれることなく位置し、さらには、第６ゲート電
極４１の他端部４１ｂをゲート電極とするＮ型トランジ
スタと第７ゲート電極４２の一端部４２ａをゲート電極
とするＰ型トランジスタとが上下方向の直線上にほぼず
れることなく位置するように、第６および第７ゲート電
極４１，４２が屈曲されているので、この部分でトラン
スファゲートを構成する場合、Ｐ型トランジスタとＮ型
トランジスタとを接続する配線層が交差しない。
【０１１６】したがって、Ｐ型トランジスタとＮ型トラ
ンジスタとを接続する配線層の長さが最短になり、トラ
ンスファゲート自身の回路面積が縮小され、半導体集積
回路装置の省面積化に寄与できる。
【０１１７】（ｃ）配線ライン６が設けられるととも
に、各ゲート電極の中央部または端部にコンタクト用幅
広部が設けられているので、セル領域２内の空き領域が
有効に活用されつつ、結線位置の自由度が増す。
【０１１８】特に、各ゲート電極の中央部に幅広部１
９，２０，３５〜３７，５７が設けられているので、従
来に比べてコンタクトの選択肢が広がる。
【０１１９】（ｄ）第１〜第３デバイス領域３〜５の各
々において、Ｐ型トランジスタおよびＮ型トランジスタ
がゲート電極を共有しているので、結線時に金属配線を
用いてＰ型トランジスタおよびＮ型トランジスタのゲー
ト電極を接続する必要がなく、配線領域に自由度が生じ
る。
【０１２０】（ｅ）セル領域２の直交する２辺に沿って
接地配線７または電源配線８が設けられているので、本
実施例のようにトランジスタの向きが９０度異なる第１
の基本セル１Ａおよび第２の基本セル１Ｂにあっては、
接地配線７および電源配線８と各トランジスタとを接続
する配線層の長さを最短化できる。
【０１２１】（ｆ）各トランジスタを結ぶ配線層および
接地配線７が１層目に位置し、かつ電源配線８が２層目
に位置するように構成されているので、各トランジスタ
を結ぶ配線層（例えば、基本セル間を接続する配線層）
が電源配線８を交差する場合でも、それらの配線層を電
源配線８の下を通すことができ、配線の自由度が高くな
る。
【０１２２】（ｇ）回路として使用しないゲート電極は
そのまま配線層の一部として使用することができる。
【０１２３】以上のことより、本実施例の第１の基本セ
ル１Ａまたは第２の基本セル１Ｂを用いて構成されるＤ
ＦＦ回路１０９では、図６および図７から明らかなよう
に、配線が交差したり、トランジスタのコンタクト領域
を跨いだりする率が非常に小さく、総配線距離が短くな
る上に、コンタクト領域でのコンタクト数が多い。
【０１２４】（２）第２の実施例 図９は本発明の第２の実施例におけるマスタスライス方
式のゲートアレイ半導体集積回路装置を構成する第３の
基本セルの構造を示す平面図である。
【０１２５】図９に示すように、第３の基本セル１Ｃ
は、図１（ａ）の第１の基本セル１Ａとほぼ同様のパタ
ーンを有する。ただし、第３の基本セル１Ｃにおいて
は、第１〜第５および第８ゲート電極１１，１２，２４
〜２６，４３が、第１の基本セル１Ａと同様に、最小サ
イズのゲート長Ｌ１を有し、第６および第７ゲート電極
４１，４２が、第２の基本セル１Ｂと同様に、ゲート長
Ｌ１よりも大きいサイズのゲート長Ｌ２を有する。本実
施例では、ゲート長Ｌ１は０．３８μｍであり、ゲート
長Ｌ２は０．５６μｍである。
【０１２６】図１０は図９の第３の基本セル１Ｃを用い
て図５のＤＦＦ回路１０９を構成した場合の実体配線図
である。図１０においても、配線層が太い実線で表され
ている。図中の■印はコンタクト部を示している。
【０１２７】図１０において、ＤＦＦ回路１０９は、ミ
ラー配置された２つの第３の基本セル１Ｃにより構成さ
れる。隣接する第３の基本セル１Ｃの連続する１辺に沿
って接地電位ＧＮＤを受ける接地配線７が設けられてい
る。また、左側の第３の基本セル１Ｃの他の対向する２
辺に沿って電源電圧ＶＤＤを受ける電源配線８が絶縁膜
を介して２層目にそれぞれ設けられている。また、右側
の基本セル１Ａの他の対向する２辺のうち左側の１辺に
沿って接地電位ＧＮＤを受ける接地配線７が絶縁膜を介
して２層目に設けられ、右側の１辺に沿って電源電圧Ｖ
ＤＤを受ける電源配線８が絶縁膜を介して２層目に設け
られている。これらの接地配線７および電源配線８が電
源ラインに相当する。
【０１２８】各トランジスタのゲート電極およびソース
・ドレイン領域、配線パターン６、接地配線７および電
源配線８を太い実線で示す配線層で接続することによ
り、図５に示したＮＡＮＤ回路１１０，１１４、インバ
ータ１１１，１１５，１２１およびトランスファゲート
１１２，１１６，１１８，１１９が構成される。
【０１２９】本実施例においては、ＮＡＮＤ回路１１
０，１１４およびインバータ１１１，１１５，１２１が
最小サイズのゲート長Ｌ１を有するトランジスタにより
構成され、トランスファゲート１１２，１１６，１１
８，１１９が大きなサイズのゲート長Ｌ２を有するトラ
ンジスタにより構成される。それにより、トランスファ
ゲート１１２，１１６，１１８，１１９を構成するトラ
ンジスタの動作速度は、ＮＡＮＤ回路１１０，１１４お
よびインバータ１１１，１１５，１２１を構成するトラ
ンジスタの動作速度に比べて遅くなる。したがって、各
トランスファゲート１１２，１１６，１１８，１１９に
おける信号の伝搬遅れが大きくなり、データの突き抜け
が起きにくくなるため、クロックスキューによるＤＦＦ
回路１０９の誤動作が防止される。すなわち、ＤＦＦ回
路１０９におけるクロックスキュー耐性が向上する。
【０１３０】なお、クロックスキューとは、複数の記憶
要素を単一のクロック源から分岐した複数のクロック信
号により別個に駆動する場合に、各クロック信号の間に
存在する位相のずれをいう。
【０１３１】なお、本実施例の第３の基本セル１Ｃは、
上記のＤＦＦ回路１０９に限らず、高速動作が要求され
る回路および高精度動作または低消費電力動作が要求さ
れる回路が混在する種々の半導体集積回路装置に適用可
能である。
【０１３２】（３）他の変形例 マスタスライス方式の半導体集積回路装置を第１の実施
例における第１の基本セル１Ａおよび第２の基本セル１
Ｂならびに第２の実施例における第３の基本セル１Ｃを
用いて構成してもよい。
【０１３３】上記実施例では、本発明をマスタスライス
方式の半導体集積回路装置に適用した場合について説明
したが、本発明はスタンダードセルにも適用することが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるマスタスライス
方式のゲートアレイ半導体集積回路装置を構成する第１
および第２の基本セルの構造を示す平面図である。
【図２】図１の第１の基本セルおよび第２の基本セルを
用いたマスタスライス方式のゲートアレイ半導体集積回
路装置の一例を示す平面図である。
【図３】図１の第１の基本セルおよび第２の基本セルを
用いたマスタスライス方式のゲートアレイ半導体集積回
路装置の他の例を示す平面図である。
【図４】図１の第１の基本セルおよび第２の基本セルに
より構成されるマスタスライス方式のゲートアレイ半導
体集積回路装置の具体例を示すブロック図である。
【図５】図４の時分割多重回路および待ち受け部におい
てレジスタの一記憶素子として用いられるリセット付き
遅延型フリップフロップ回路の回路図である。
【図６】図１（ａ）の第１の基本セルを用いて図５のＤ
ＦＦ回路を構成した場合の実体配線図である。
【図７】図６の配線層を太い実線で表した実体配線図で
ある。
【図８】図１（ｂ）の第２の基本セルを用いて図５のＤ
ＦＦ回路を構成した場合の実体配線図である。
【図９】本発明の第２の実施例におけるマスタスライス
方式のゲートアレイ半導体集積回路装置を構成する第３
の基本セルの構造を示す平面図である。
【図１０】図９の第３の基本セルを用いて図５のＤＦＦ
回路を回路を構成した場合の実体配線図である。
【図１１】従来のマスタスライス方式の半導体集積回路
装置に用いられる一般的な基本セルの構造を示す平面図
である。
【符号の説明】
１Ａ 第１の基本セル １Ｂ 第２の基本セル １Ｃ 第３の基本セル ２ セル領域 ３ 第１デバイス領域 ４ 第２デバイス領域 ５ 第３デバイス領域 ６ 配線パターン ９，２２，５４ 第１〜第３Ｐ型トランジスタ群 １０，２３，５５ 第１〜第３Ｎ型トランジスタ群 １１，１２，２４，２５，２６，４１，４２，４３ ゲ
ート電極 １３，１４，１５，２８，２９，３０，４４，４５，４
６，５０，５１ 第１〜第１２Ｐ型ソース・ドレイン領
域 １６，１７，１８，３２，３３，３４，４７，４８，４
９，５２，５３ 第１〜第１２Ｎ型ソース・ドレイン領
域 Ｌ１，Ｌ２ ゲート長 Ｗ 半導体基板 １０９ ＤＦＦ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−65546（ＪＰ，Ａ) 特開 平２−284468（ＪＰ，Ａ) 特開 平５−206415（ＪＰ，Ａ) 特開 平５−299508（ＪＰ，Ａ) 特開 平５−63046（ＪＰ，Ａ) 特開 昭63−314847（ＪＰ，Ａ) 特開 昭61−168954（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118 H01L 29/78

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に複数の基本セルが形成され、各
    基本セル内に第１導電型トランジスタおよび第２導電型
    トランジスタからなる１または複数のトランジスタ対が
    選択組み合わせ可能に配列され、前記トランジスタ対の
    第１導電型トランジスタおよび前記第２導電型トランジ
    スタはゲート電極を共有し、前記複数の基本セルのうち
    少なくとも１つの基本セル内の前記１または複数のトラ
    ンジスタ対のゲート電極が他の基本セル内の前記１また
    は複数のトランジスタ対のゲート電極と異なるゲート長
    を有し、各基本セル内において複数のトランジスタのう
    ち少なくとも１つのトランジスタが他のトランジスタと
    異なる向きに配列されたことを特徴とする半導体集積回
    路装置。
  2. 【請求項２】 各基本セル内に複数の前記トランジスタ
    対が選択組み合わせ可能に配列されたことを特徴とする
    請求項１に記載の半導体集積回路装置。
  3. 【請求項３】 基板上に１または複数の第１の基本セル
    および１または複数の第２の基本セルが形成され、前記
    第１の基本セル内に第１のゲート長を有する複数のトラ
    ンジスタが選択組み合わせ可能に配列され、前記第２の
    基本セル内に前記第１のゲート長よりも大きい第２のゲ
    ート長を有する複数のトランジスタが選択組み合わせ可
    能に配列され、前記１または複数の第１の基本セルのう
    ち少なくとも１つの第１の基本セル内の１または複数の
    トランジスタを結線することにより高速動作が可能な第
    １の回路が構成され、前記１または複数の第２の基本セ
    ルのうち少なくとも１つの第２の基本セル内の１または
    複数のトランジスタを結線することにより低消費電力動
    作および高精度動作が可能な第２の回路が構成され、前
    記各基本セル内において複数のトランジスタのうち少な
    くとも１つのトランジスタが他のトランジスタと異なる
    向きに配列されたことを特徴とする半導体集積回路装
    置。
  4. 【請求項４】 各基本セル内において複数のトランジス
    タのうち少なくも１つのトランジスタが他のトランジス
    タと異なるゲート長を有することを特徴とする請求項１
    〜３のいずれか１項に記載の半導体集積回路装置。
  5. 【請求項５】 基板上に複数の基本セルが形成され、各
    基本セル内に複数のトランジスタが選択組み合わせ可能
    に配列され、少なくとも１つの基本セルは、第１導電型
    トランジスタとこれに隣接する第２導電型トランジスタ
    とを有する第１デバイス領域と、第１導電型トランジス
    タとこれに隣接する第２導電型トランジスタとを有する
    第２デバイス領域とを有し、 前記第２デバイス領域のトランジスタのゲート長が前記
    第１デバイス領域における同じ導電型のトランジスタの
    ゲート長と異なることを特徴とする半導体集積回路装
    置。
  6. 【請求項６】 前記第１デバイス領域の各トランジスタ
    の向きと前記第２デバイス領域の各トランジスタの向き
    とが異なることをことを特徴とした請求項５に記載の半
    導体集積回路装置。
  7. 【請求項７】 各基本セル内の空隙部に配線ラインが設
    けられたことを特徴とする請求項１〜６のいずれかに記
    載の半導体集積回路装置。
  8. 【請求項８】 各基本セルは方形状のセル領域に形成さ
    れ、前記セル領域の少なくとも一辺に沿って電源ライン
    が設けられたことを特徴とする請求項１〜７のいずれか
    に記載の半導体集積回路装置。
  9. 【請求項９】 各基本セル内の１または複数のトランジ
    スタのゲート電極の中央部または端部に幅広部が設けら
    れたことを特徴とする請求項１〜８のいずれかに記載の
    半導体集積回路装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101828843B1 (ko) * 2016-02-18 2018-02-19 유희숙 마스크 팩 분말을 지닌 용기

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734521B2 (en) * 2002-08-30 2004-05-11 Texas Instruments Incorporated Integrated circuit cells
US7149999B2 (en) * 2003-02-25 2006-12-12 The Regents Of The University Of California Method for correcting a mask design layout
JP4801910B2 (ja) 2005-02-17 2011-10-26 株式会社東芝 半導体チップの設計方法
US7441211B1 (en) 2005-05-06 2008-10-21 Blaze Dfm, Inc. Gate-length biasing for digital circuit optimization
US8490043B2 (en) 2005-05-06 2013-07-16 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
JP5509599B2 (ja) * 2009-01-23 2014-06-04 ソニー株式会社 半導体集積回路
GB2506141A (en) * 2012-09-21 2014-03-26 Rolls Royce Plc Distributed power semiconductor device
US9076775B2 (en) 2013-09-04 2015-07-07 Qualcomm Incorporated System and method of varying gate lengths of multiple cores
US10073943B2 (en) * 2015-09-25 2018-09-11 Nxp Usa, Inc. Gate length upsizing for low leakage standard cells

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6065546A (ja) 1983-09-20 1985-04-15 Fujitsu Ltd ゲ−トアレイ型集積回路
US4745084A (en) * 1986-11-12 1988-05-17 Vlsi Technology, Inc. Method of making a customized semiconductor integrated device
JPS63314847A (ja) * 1987-06-17 1988-12-22 Nec Corp マスタ−スライス型半導体装置
JPH02181949A (ja) 1989-01-09 1990-07-16 Kawasaki Steel Corp 半導体集積回路
JPH02284468A (ja) 1989-04-26 1990-11-21 Nec Corp ゲートアレイ型半導体集積回路
JPH038357A (ja) 1989-06-06 1991-01-16 Mitsubishi Electric Corp 半導体集積回路装置
US5250823A (en) * 1989-10-24 1993-10-05 U.S. Philips Corp. Integrated CMOS gate-array circuit
US5164811A (en) * 1990-04-20 1992-11-17 Seiko Epson Corporation Semiconductor integrated circuit with varying channel widths
JPH0410468A (ja) 1990-04-26 1992-01-14 Nec Corp 半導体集積回路
US5055716A (en) 1990-05-15 1991-10-08 Siarc Basic cell for bicmos gate array
JPH0548050A (ja) 1991-08-20 1993-02-26 Seiko Epson Corp 半導体装置
JPH0563046A (ja) 1991-08-30 1993-03-12 Fujitsu Ltd ゲートアレイ集積回路及びその製造方法
JPH05206415A (ja) 1991-12-03 1993-08-13 Nec Corp Ｃｍｏｓゲートアレイ
JPH05299508A (ja) 1992-04-16 1993-11-12 Toshiba Corp 半導体集積回路装置
JPH0645565A (ja) 1992-07-22 1994-02-18 Nec Ic Microcomput Syst Ltd 集積回路装置
US5420447A (en) * 1993-01-29 1995-05-30 Sgs-Thomson Microelectronics, Inc. Double buffer base gate array cell
JP2936998B2 (ja) * 1994-03-15 1999-08-23 日本電気株式会社 周波数変換器
US5990502A (en) 1995-12-29 1999-11-23 Lsi Logic Corporation High density gate array cell architecture with metallization routing tracks having a variable pitch
JPH09270466A (ja) * 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1074843A (ja) * 1996-06-28 1998-03-17 Toshiba Corp 多電源集積回路および多電源集積回路システム
JP3354418B2 (ja) * 1997-01-20 2002-12-09 株式会社東芝 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101828843B1 (ko) * 2016-02-18 2018-02-19 유희숙 마스크 팩 분말을 지닌 용기

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