JPH0645565A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH0645565A JPH0645565A JP19443192A JP19443192A JPH0645565A JP H0645565 A JPH0645565 A JP H0645565A JP 19443192 A JP19443192 A JP 19443192A JP 19443192 A JP19443192 A JP 19443192A JP H0645565 A JPH0645565 A JP H0645565A
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- Japan
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- basic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】 （修正有）
【目的】配線工程の追加による論理回路形成のための基
本セル間の配線の自由度を高め、さらに、セル使用効率
を向上させる。 【構成】横長矩形のＮ型拡散層を２箇所の垂直なゲート
領域により横に並ぶ三つの拡散層領域１ａ，１ｂ，１ｃ
からなる拡散層列１と、拡散層列１の下側で平行する同
じような拡散層列２とが形成され、さらに拡散層列１と
２の縦に並ぶゲート領域の上に共通なゲート電極３と４
が設けられてＮ型の基本素子１Ｐが形成される。また、
Ｐ型の拡散層領域により同様なＰ型基本素子１Ｐが形成
される。しかして、Ｐ型基本素子１Ｐの２個とＮ型基本
素子１Ｎの２個とを四角の対角に配置したゲートアレイ
構成要素の基本セル１０が形成される。
本セル間の配線の自由度を高め、さらに、セル使用効率
を向上させる。 【構成】横長矩形のＮ型拡散層を２箇所の垂直なゲート
領域により横に並ぶ三つの拡散層領域１ａ，１ｂ，１ｃ
からなる拡散層列１と、拡散層列１の下側で平行する同
じような拡散層列２とが形成され、さらに拡散層列１と
２の縦に並ぶゲート領域の上に共通なゲート電極３と４
が設けられてＮ型の基本素子１Ｐが形成される。また、
Ｐ型の拡散層領域により同様なＰ型基本素子１Ｐが形成
される。しかして、Ｐ型基本素子１Ｐの２個とＮ型基本
素子１Ｎの２個とを四角の対角に配置したゲートアレイ
構成要素の基本セル１０が形成される。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩの設計の単純化の
ために、半導体チップ上に予め基本セルを格子状に並べ
て配置しておき、基本セル間の配線設計だけを追加して
所望のＬＳＩを得るために用いられるゲートアレイ方式
の集積回路装置に関する。
ために、半導体チップ上に予め基本セルを格子状に並べ
て配置しておき、基本セル間の配線設計だけを追加して
所望のＬＳＩを得るために用いられるゲートアレイ方式
の集積回路装置に関する。
【０００２】
【従来の技術】従来の集積回路装置、特に上記のゲート
アレイにおいては、図６に示すような基本セルが用いら
れている。図６において、横長の矩形のＮ型拡散層が２
箇所の垂直なゲート領域により３個のＮ型拡散層領域５
ａ，５ｂ，５ｃに分割されてＮ型拡散層列５を形成し、
同じように、拡散層列５の下側に平行するＰ型拡散層が
２箇所のゲート領域により分割されて６ａ，６ｂ，６ｃ
の３個のＰ型拡散層領域からなるＰ型拡散層列６に、同
じように、Ｐ型拡散層列６の下側に平行するＮ型拡散層
が２箇所のゲート領域により７ａ，７ｂ，７ｃの３個の
Ｎ型拡散層領域に分割されてＮ型拡散層列７に、同じよ
うに、Ｎ型拡散層列７の下側に平行するＮ型拡散層が２
箇所のゲート領域により分割されて、Ｎ型拡散層領域８
ａ，８ｂ，８ｃのＮ型拡散層列８が形成されている。
アレイにおいては、図６に示すような基本セルが用いら
れている。図６において、横長の矩形のＮ型拡散層が２
箇所の垂直なゲート領域により３個のＮ型拡散層領域５
ａ，５ｂ，５ｃに分割されてＮ型拡散層列５を形成し、
同じように、拡散層列５の下側に平行するＰ型拡散層が
２箇所のゲート領域により分割されて６ａ，６ｂ，６ｃ
の３個のＰ型拡散層領域からなるＰ型拡散層列６に、同
じように、Ｐ型拡散層列６の下側に平行するＮ型拡散層
が２箇所のゲート領域により７ａ，７ｂ，７ｃの３個の
Ｎ型拡散層領域に分割されてＮ型拡散層列７に、同じよ
うに、Ｎ型拡散層列７の下側に平行するＮ型拡散層が２
箇所のゲート領域により分割されて、Ｎ型拡散層領域８
ａ，８ｂ，８ｃのＮ型拡散層列８が形成されている。
【０００３】そして、Ｎ型拡散層列５と８のゲート領域
上にはそれぞれ個別にゲート電極３，４、および３，４
が、また、Ｐ型拡散層列６とＮ型拡散層列７のゲート領
域上には共通ゲート電極３，４がそれぞれ形成されてい
る。しかして、各拡散層列においては、そのゲート電極
の両側の拡散層領域はＭＯＳトランジスタのソースまた
はドレインとする２個のＭＯＳトランジスタを形成して
いる。
上にはそれぞれ個別にゲート電極３，４、および３，４
が、また、Ｐ型拡散層列６とＮ型拡散層列７のゲート領
域上には共通ゲート電極３，４がそれぞれ形成されてい
る。しかして、各拡散層列においては、そのゲート電極
の両側の拡散層領域はＭＯＳトランジスタのソースまた
はドレインとする２個のＭＯＳトランジスタを形成して
いる。
【０００４】このような基本セルにより、例えば図５の
回路図に示すところの、バッファ回路で、かつ、入力の
ＨレベルからＬレベルへの変化に対して、出力がＨレベ
ルからＬレベルに変化するスピードよりも、入力のＬレ
ベルからＨレベルに対して出力がＬレベルからＨレベル
に変化するスピードの方が速くなるようなレシオ回路を
形成するには、図７に示すように、図６の基本セル２０
を３個横に並べたのに対して、図７の配線（図中のハッ
チング部分）とコンタクト（□）を形成することにより
実施される。
回路図に示すところの、バッファ回路で、かつ、入力の
ＨレベルからＬレベルへの変化に対して、出力がＨレベ
ルからＬレベルに変化するスピードよりも、入力のＬレ
ベルからＨレベルに対して出力がＬレベルからＨレベル
に変化するスピードの方が速くなるようなレシオ回路を
形成するには、図７に示すように、図６の基本セル２０
を３個横に並べたのに対して、図７の配線（図中のハッ
チング部分）とコンタクト（□）を形成することにより
実施される。
【０００５】
【発明が解決しようとする課題】上記従来の基本セル２
０により、バッファで、かつ、レシヨ回路の図５に示す
回路を形成した場合、最上部と最下部のＮ型チャネルＭ
ＯＳトランジスタは、メモリセルなどのコントロール用
ゲート（トランスファーゲート）として使用する以外は
ほとんど配線領域となるため、セル使用効率が悪く、無
駄な領域が増加し、また、レシオ回路などを構成する場
合、使用セル数が増加し、それと共に消費電流も大幅に
増加するという欠点があった。
０により、バッファで、かつ、レシヨ回路の図５に示す
回路を形成した場合、最上部と最下部のＮ型チャネルＭ
ＯＳトランジスタは、メモリセルなどのコントロール用
ゲート（トランスファーゲート）として使用する以外は
ほとんど配線領域となるため、セル使用効率が悪く、無
駄な領域が増加し、また、レシオ回路などを構成する場
合、使用セル数が増加し、それと共に消費電流も大幅に
増加するという欠点があった。
【０００６】
【課題を解決するための手段】上記課題に対して本発明
では、横長の矩形のＰ型またはＮ型の拡散層を垂直な２
箇所のゲート領域により３分割した拡散層列を上下２段
に形成し、前記ゲート領域上に上下拡散層列に共通に垂
直に通るゲート電極を設けて、四っつのＭＯＳトランジ
スタを含む基本素子を形成し、この基本素子を複数個集
めてゲートアレーイ構成要素の基本セルとしている。
では、横長の矩形のＰ型またはＮ型の拡散層を垂直な２
箇所のゲート領域により３分割した拡散層列を上下２段
に形成し、前記ゲート領域上に上下拡散層列に共通に垂
直に通るゲート電極を設けて、四っつのＭＯＳトランジ
スタを含む基本素子を形成し、この基本素子を複数個集
めてゲートアレーイ構成要素の基本セルとしている。
【０００７】
【実施例】つぎに図面により本発明を説明する。図１
（Ａ）は本発明に係る基本セルの構成要素である基本素
子を示す平面図である。図において、横長の矩形のＮ型
拡散層が垂直な２箇所のゲート領域により１ａ，１ｂ，
１ｃの拡散層領域に分割されて拡散層列１が形成されて
いる。拡散層列１の下側に、拡散層列１と平行して同じ
ような拡散層領域２ａ，２ｂ，２ｃからなる拡散層列２
が形成されている。そして拡散層列１と２の縦に並ぶゲ
ート領域に共通にゲート電極３と４がそれぞれ設けられ
ている。よってこの基本素子はゲート電極３と４のそれ
ぞれの両側の拡散層領域はそれぞれＭＯＳトランジスタ
のソースまたはドレインとなって全体で四っつのＮ型チ
ャネルＭＯＳトランジスタを形成している。ただし、４
個それぞれは独立ではなく、拡散層列の方向には２個直
列であって、縦方向では２個のゲート電極は互いに共通
になっている。
（Ａ）は本発明に係る基本セルの構成要素である基本素
子を示す平面図である。図において、横長の矩形のＮ型
拡散層が垂直な２箇所のゲート領域により１ａ，１ｂ，
１ｃの拡散層領域に分割されて拡散層列１が形成されて
いる。拡散層列１の下側に、拡散層列１と平行して同じ
ような拡散層領域２ａ，２ｂ，２ｃからなる拡散層列２
が形成されている。そして拡散層列１と２の縦に並ぶゲ
ート領域に共通にゲート電極３と４がそれぞれ設けられ
ている。よってこの基本素子はゲート電極３と４のそれ
ぞれの両側の拡散層領域はそれぞれＭＯＳトランジスタ
のソースまたはドレインとなって全体で四っつのＮ型チ
ャネルＭＯＳトランジスタを形成している。ただし、４
個それぞれは独立ではなく、拡散層列の方向には２個直
列であって、縦方向では２個のゲート電極は互いに共通
になっている。
【０００８】図１（Ａ）はＮ型拡散層列によったＮ型チ
ャネルＭＯＳトランジスタの基本素子であるが、Ｐ型拡
散層列によって同じようにＰ型チャネルＭＯＳトランジ
スタの基本素子が形成される。
ャネルＭＯＳトランジスタの基本素子であるが、Ｐ型拡
散層列によって同じようにＰ型チャネルＭＯＳトランジ
スタの基本素子が形成される。
【０００９】図１（Ｂ）は同図（Ａ）のＮ型基本素子１
Ｎの２個と、Ｐ型に変えた基本素子１Ｐの２個の合計４
個の基本素子でもって１個の基本セル１０を構成してい
る。図において、２個のＮ型基本素子１Ｎと２個のＰ型
基本素子１Ｐがそれぞれ４角形の角頂点位置に、かつ、
対角線上には同じ導電型同士、すなわち、右斜めの対角
にはＰ型の基本素子１Ｐが、左斜めの対角にはＮ型の基
本素子１Ｎがそれぞれ配置されており、かつ、従来のセ
ルサイズとほぼ同等のセルサイズに形成されている。
Ｎの２個と、Ｐ型に変えた基本素子１Ｐの２個の合計４
個の基本素子でもって１個の基本セル１０を構成してい
る。図において、２個のＮ型基本素子１Ｎと２個のＰ型
基本素子１Ｐがそれぞれ４角形の角頂点位置に、かつ、
対角線上には同じ導電型同士、すなわち、右斜めの対角
にはＰ型の基本素子１Ｐが、左斜めの対角にはＮ型の基
本素子１Ｎがそれぞれ配置されており、かつ、従来のセ
ルサイズとほぼ同等のセルサイズに形成されている。
【００１０】図２は、図１（Ｂ）の基本セル１０に対し
ハッチングで示す配線工程を追加して、図７に示す従来
の基本セル３個で形成した図５の回路図に示したバッフ
ァ、レシヨ回路を、本発明の一つの基本セル１０で形成
したものを示す。
ハッチングで示す配線工程を追加して、図７に示す従来
の基本セル３個で形成した図５の回路図に示したバッフ
ァ、レシヨ回路を、本発明の一つの基本セル１０で形成
したものを示す。
【００１１】また図１（Ｂ）の基本セル１０は、図３の
平面図のように半導体チップ１１上に格子状に配置され
てゲートアレイを構成するのであるが、隣接する基本セ
ルの上下左右同士のＰ型またはＮ型の基本素子でインバ
ータなどの論理回路を形成できる。
平面図のように半導体チップ１１上に格子状に配置され
てゲートアレイを構成するのであるが、隣接する基本セ
ルの上下左右同士のＰ型またはＮ型の基本素子でインバ
ータなどの論理回路を形成できる。
【００１２】なお前述のレシヨ回路以外にも本発明の基
本セルを用いれば、図４に示すような配線工程（ハッチ
ング部分）を追加することにより、容易に２入力ＮＡＮ
Ｄ、２入力ＮＯＲなどが基本セル一つで構成できる。し
かも、図４の２入力ＮＡＮＤ、２入力ＮＯＲは、ハッチ
ングを空白にした配線部分およびコンタクト部分を取り
払ったとした場合、各基本素子の上側の拡散層列だけで
構成できるので、半分の能力で間に合うので消費電流も
半分に低減出来る。
本セルを用いれば、図４に示すような配線工程（ハッチ
ング部分）を追加することにより、容易に２入力ＮＡＮ
Ｄ、２入力ＮＯＲなどが基本セル一つで構成できる。し
かも、図４の２入力ＮＡＮＤ、２入力ＮＯＲは、ハッチ
ングを空白にした配線部分およびコンタクト部分を取り
払ったとした場合、各基本素子の上側の拡散層列だけで
構成できるので、半分の能力で間に合うので消費電流も
半分に低減出来る。
【００１３】
【発明の効果】以上説明したように本発明の基本セルを
用いてゲートアレイを構成した場合、隣接する基本セル
の上下左右同士のＰ型基本素子またはＮ型基本素子でイ
ンバータなどの論理回路を構成することができ、論理回
路の配置の自由度を高め、空きセル占有率を低減させる
ので、セルの使用効率が上がる。また、レシヨ回路など
を構成する場合でも、従来の１／３の基本セルで構成で
き、消費電流も低減できる。さらに、基本セルを構成す
る基本素子は二つの拡散層列を含むので、一つの拡散層
列だけで論理回路を構成し、消費電流を低減できる効果
がある。
用いてゲートアレイを構成した場合、隣接する基本セル
の上下左右同士のＰ型基本素子またはＮ型基本素子でイ
ンバータなどの論理回路を構成することができ、論理回
路の配置の自由度を高め、空きセル占有率を低減させる
ので、セルの使用効率が上がる。また、レシヨ回路など
を構成する場合でも、従来の１／３の基本セルで構成で
き、消費電流も低減できる。さらに、基本セルを構成す
る基本素子は二つの拡散層列を含むので、一つの拡散層
列だけで論理回路を構成し、消費電流を低減できる効果
がある。
【図１】分図（Ａ）は本発明の一実施例に係るＮ型基本
素子の平面図、同図（Ｂ）は同図（Ａ）のＮ型およびＰ
型基本素子から構成された基本セルの平面図である。
素子の平面図、同図（Ｂ）は同図（Ａ）のＮ型およびＰ
型基本素子から構成された基本セルの平面図である。
【図２】本発明の一実施例に係る１個の基本セルに配線
工程を追加してバッファ、レシヨ回路を形成した平面図
である。
工程を追加してバッファ、レシヨ回路を形成した平面図
である。
【図３】本発明の一実施例のゲートアレイの部分平面図
である。
である。
【図４】本発明の一実施例に係る１個の基本セルに配線
工程を追加してＮＡＮＤ回路とＮＯＲ回路を形成した平
面図である。
工程を追加してＮＡＮＤ回路とＮＯＲ回路を形成した平
面図である。
【図５】バッファ回路でレシヨ回路の回路図である。
【図６】従来のゲートアレイ用基本セルの平面図であ
る。
る。
【図７】従来の基本セルに配線工程を追加し、図５のバ
ッファ、レシヨ回路を形成した平面図である。
ッファ、レシヨ回路を形成した平面図である。
１Ｎ Ｎ型基本素子 １Ｐ Ｐ型基本素子 １，２ 拡散層列 ３，４ ゲート電極 ５〜８ 従来の拡散層列 １０ 本発明の一実施例に係る基本セル １１ 半導体チップ ２０ 従来の基本セル
Claims (2)
- 【請求項１】 半導体チップ上に多数の基本セルが格子
状に整列されてゲイトアレイを構成する集積回路装置に
おいて、前記基本セルは、矩形のＰ型またはＮ型の拡散
層が垂直な２箇所のゲート領域により分割されて三つの
拡散層領域が並んだ拡散層列が形成され、この拡散層列
の二つが上下で平行に配置され、この上下の拡散層列の
左右それぞれのゲート領域上に共通なゲート電極が設け
られ、このゲート電極の両側の拡散層がそれぞれＭＯＳ
トランジスタのドレインまたはソースとなって全体で４
個のＮ型チャネルまたはＰ型チャネルのＭＯＳトランジ
スタを形成する基本素子のＰ型の素子およびＮ型の素子
を構成要素として含むことを特徴とする集積回路装置。 - 【請求項２】 上記基本セルを構成する基本素子は四っ
つであって、それぞれ４角形の角頂点に配置され、か
つ、縦および横に隣り合う素子同志は互いに導電型を異
にすることを特徴とする請求項１の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19443192A JPH0645565A (ja) | 1992-07-22 | 1992-07-22 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19443192A JPH0645565A (ja) | 1992-07-22 | 1992-07-22 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645565A true JPH0645565A (ja) | 1994-02-18 |
Family
ID=16324489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19443192A Pending JPH0645565A (ja) | 1992-07-22 | 1992-07-22 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645565A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5732426A (en) * | 1996-02-21 | 1998-03-31 | Furuya; Mitsumasa | Pillow filled with chips of cypress |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
| JP2003338508A (ja) * | 2002-02-22 | 2003-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6957462B1 (en) * | 2004-11-17 | 2005-10-25 | Wilcox Richard B | Pillow with slidable strap through it |
| WO2015045281A1 (ja) * | 2013-09-27 | 2015-04-02 | パナソニック株式会社 | 半導体集積回路および論理回路 |
-
1992
- 1992-07-22 JP JP19443192A patent/JPH0645565A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5732426A (en) * | 1996-02-21 | 1998-03-31 | Furuya; Mitsumasa | Pillow filled with chips of cypress |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
| JP2003338508A (ja) * | 2002-02-22 | 2003-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6957462B1 (en) * | 2004-11-17 | 2005-10-25 | Wilcox Richard B | Pillow with slidable strap through it |
| WO2015045281A1 (ja) * | 2013-09-27 | 2015-04-02 | パナソニック株式会社 | 半導体集積回路および論理回路 |
| JPWO2015045281A1 (ja) * | 2013-09-27 | 2017-03-09 | 株式会社ソシオネクスト | 半導体集積回路および論理回路 |
| US9748237B2 (en) | 2013-09-27 | 2017-08-29 | Socionext, Inc. | Semiconductor integrated circuit and logic circuit |
| US10008498B2 (en) | 2013-09-27 | 2018-06-26 | Socionext Inc. | Semiconductor integrated circuit and logic circuit |
| CN109616445A (zh) * | 2013-09-27 | 2019-04-12 | 株式会社索思未来 | 半导体集成电路及逻辑电路 |
| US10304825B2 (en) | 2013-09-27 | 2019-05-28 | Socionext Inc. | Semiconductor integrated circuit and logic circuit |
| US10600784B2 (en) | 2013-09-27 | 2020-03-24 | Socionext Inc. | Semiconductor integrated circuit and logic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980908 |