JP3577131B2 - ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル - Google Patents
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- 238000003491 array Methods 0.000 title description 3
- 229910052751 metal Inorganic materials 0.000 description 27
- 239000002184 metal Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 8
- 102100022087 Granzyme M Human genes 0.000 description 7
- 101000900697 Homo sapiens Granzyme M Proteins 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 101100170933 Arabidopsis thaliana DMT1 gene Proteins 0.000 description 2
- 101100170942 Arabidopsis thaliana MET4 gene Proteins 0.000 description 2
- 101150014095 MET2 gene Proteins 0.000 description 2
- 101100261242 Mus musculus Trdmt1 gene Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 101150043924 metXA gene Proteins 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、一般的には、半導体デバイス分野に関するものであり、更に詳細にはＢｉＣＭＯＳおよびＣＭＯＳのゲートアレイ用基本セルに関する。
【０００２】
【従来の技術】
ゲートアレイは行および列に配置された数多くの同一基本セルを含む。ゲートアレイの基本セル上に金属配線パターンが作製されて、特定用途向け集積回路（ＡＳＩＣ）が生成される。このように、ゲートアレイは顧客の仕様に基づく各種の論理回路を実現するように構成される。
【０００３】
従来の特定用途向け集積回路（ＡＳＩＣ）チップのゲートアレイ用基本セルは一般に横方向にタイル張りされる。図１は、従来技術のバイポーラ／相補型金属酸化物半導体（ＢｉＣＭＯＳ）基本セルのタイル張り配置の代表的な一部の平面図を示す。主としてＣＭＯＳ回路を含む相補型金属酸化物半導体（ＣＭＯＳ）サイトはＣという記号で示されている。主としてバイポーラ駆動回路を含むバイポーラサイトは記号Ｂで示されている。サイト間の接続は、接続記号２で示されたように、一般に横方向である。
【０００４】
隣り合うＣＭＯＳサイト間を横方向に接続することには、一般に問題点はないが、バイポーラサイトを横切ってＣＭＯＳサイト間を横方向に接続することは、実質的にそれらの間にバイポーラサイトを使用することを排除することになる。そのようなＣＭＯＳサイト間の相互接続金属配線は、バイポーラデバイスへの物理的接続のために十分な領域が残されていないために、中間にバイポーラサイトを使用することを許容しない。このようなバイポーラサイトの排除は、ゲートアレイチップという資産の著しく不十分な活用につながる。進歩したバイポーラサイトの活用を含む、進歩した基本セルの配置が望まれる。更に、アーキテクチャの制約と未使用セルサイト領域とに起因する高い入力容量は、最適とは言えないゲートアレイ動作速度をもたらす。
【０００５】
【発明の概要】
従来のゲートアレイ用基本セルと比べて、入力負荷を低減化された進歩したゲートアレイ基本セルが提供される。
【０００６】
本発明の１つの実施例では、ＢｉＣＭＯＳゲートアレイ基本セルが開示されており、それはＣＭＯＳサイトの行間に配置された少なくとも１個のバイポーラサイトを含み、その少なくとも１個のバイポーラサイトはそれの上下のＣＭＯＳサイトに対して接続可能となっている。
【０００７】
本発明の別の１つの実施例は、１個のＣＭＯＳサイトにあるトランジスタゲートが隣接サイトにあるトランジスタゲートよりも狭くなったゲートアレイ基本セルを提供する。この実施例は、ＢｉＣＭＯＳまたはＣＭＯＳゲートアレイ基本セルとして実現することができ、更に／あるいはまた、低入力ゲート容量を有するように実現できる。更に別の実施例では、前記狭いトランジスタゲートが隣接サイトの広いトランジスタゲートの半分の寸法になっており、そのため狭いトランジスタゲートを並列接続して幅広いトランジスタゲートと等価なものとすることができるようになっている。
【０００８】
本発明の１つの特長は、従来技術のデバイスよりもサイトを有効に活用したゲートアレイを提供することである。
【０００９】
本発明の別の１つの特長は、低入力ゲート容量、またはより高い駆動能力を提供するように構成できるＣＭＯＳ回路を有するゲートアレイを提供することである。
【００１０】
これらおよびその他の特長については、以下の図面を参照した詳細な説明から当業者には明らかになるであろう。
【００１１】
【実施例】
本発明をＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セルに関して説明する。
【００１２】
図２ａは、高度なバイポーラサイト活用（ＨＢＵ）を可能とする、ＢｉＣＭＯＳゲートアレイ基本セルの平面図を示している。この基本セルは２個の小型ＣＭＯＳサイト（各サイトにはＣＳと符号を付けてある）を２組含み、それらの組は２個の大型ＣＭＯＳサイト（各サイトにはＣＬと符号を付けてある）に隣接してそれらの間に挿入されている。当業者には明らかなように、ＣＳサイト対ＣＬサイトの比率は望みの値に設定することができる。ＣＭＯＳサイトはＣＭＯＳトランジスタを含む回路を含んでいる。好適実施例における各基本セルのＣＬサイト対ＣＳサイトの１対１という比は、より高い動作速度および増大した密度を可能とする。この動作速度の増大は負荷の減少によるもので、これは従来のゲートアレイ基本セルと対照的である。入力容量の低減によって、タイル張りパターンに固有な負荷の減少が得られる。バイポーラサイト（各サイトはバイポーラトランジスタを含む回路を含み、ＢＮと符号を付けてある）はＣＳサイトおよびそれらに隣接するＣＬサイトの２つの組に接している。
【００１３】
大型ＣＭＯＳサイトＣＬは、一般的に、小型のＣＭＯＳサイトＣＳから、大型のＣＭＯＳサイトＣＬが小型のＣＭＯＳサイト中のトランジスタのゲート幅よりも幅広いゲート幅を有するトランジスタを含む点で区別できる。ゲート幅が広くなるほどトランジスタが有する駆動能力は増大する。これは幅広いゲートを有するトランジスタは同様な位置にある狭い幅のトランジスタよりも大きい電流を供給することができるためである。このように、ＣＬサイトは論理および／または駆動回路の両方のために使用できる。ＣＳトランジスタは大きいトランジスタに付随するものと比べて低減化された入力ゲート負荷と増大した密度を許容する。しかし、低減化された入力ゲート負荷と増大した密度とを活用する目的のために、個々のＣＳサイトトランジスタの駆動はＣＬサイトトランジスタの駆動よりも小さい。
【００１４】
好適実施例では、ＣＳサイトトランジスタのゲート幅はＣＬサイトトランジスタの幅の約１／２である。プロセスによる幅の減少を考慮に入れたうえで、ＣＳサイトトランジスタの幅はＣＬサイトトランジスタの幅の半分の値から５％以内の範囲にあることが好ましい。このことの利点は、利用できるもの以外の特別な回路設計や経路選択における柔軟性のためにより多くのＣＬサイトが必要とされる時に、ＣＳサイトトランジスタを並列接続することによってＣＬサイトと電気的に等価な構成をＣＳサイトが提供できるという点である。従って、ＣＬおよびＣＳサイトの両方は論理および／または駆動回路のために使用することができる。
【００１５】
バイポーラトランジスタは大きい負荷および高速が必要とされる時に好んで使用される。本発明の基本セルは１対４のバイポーラ／ＣＭＯＳサイトの比を有するのが好ましいが、用途に応じてその他の比を使用することも可能である。接続記号２は本発明の基本セルの接続を示している。基本セル上でのルーティング（経路選択）接続は、バイポーラサイトＢＮの同じ側で隣接するＣＭＯＳサイト間を横方向に行うことが可能であり、それは大型ＣＭＯＳサイトＣＬ間（この例についての接続は図示していない）か、小型ＣＭＯＳサイトＣＳ間か、あるいは小型ＣＭＯＳサイトＣＳと大型ＣＭＯＳサイトＣＬとの間かである。バイポーラサイトＢＮと大型ＣＭＯＳサイトＣＬとの間、およびバイポーラサイトＢＮと小型のＣＭＯＳサイトＣＳとの間に縦方向に経路選択して接続を設けることも可能である。本発明の基本セルは、横方向に離れて配置されたＣＭＯＳサイトを含むマクロを生成する場合に、金属配線パターンで以てバイポーラサイトを覆う必要をなくする。上述のようにバイポーラサイトをタイル張り配置することによって、バイポーラサイトをＣＭＯＳサイトへ縦方向につなぐことができ、それによってバイポーラサイトは上下のＣＭＯＳタイルと一緒にできるようになる。このように、バイポーラサイトの有効活用が図られる。基本セル当たりに必要とされるバイポーラサイトの数が従来技術の設計よりも低減化されることに注意されたい。一般に、従来のセルは基本セル中に３サイト当たり１個のバイポーラサイトを含み、バイポーラサイトの不十分な活用に留まっている。本発明の基本セルは基本セルの中に５サイト当たり１個のバイポーラサイトを提供する。
【００１６】
図２ｂはＣＭＯＳゲートアレイ基本セルの平面図を示しているが、この基本セルは従来のゲートアレイ基本セルと比べて負荷を低減化されている。図示のように、この基本セルはＣＭＯＳサイトだけを含んでいる。このようなサイトのタイル張り配置の結果、図２ｂに示すように、大型のＣＭＯＳサイトＣＬが小型のＣＭＯＳサイトＣＳに接するようになる。ＢｉＣＭＯＳゲートアレイ用の、図２ａに示されたようなセルのタイル張り配置と同様に、このＣＬとＣＳサイト間のような大型対小型のゲート幅のパターンは、負荷を減少させ、従来のゲートアレイ基本セルと比べてゲートアレイ動作速度の増大を許容する。タイル張りパターンに固有な低減化された入力容量のために負荷の減少が得られる。サイト間の接続は接続記号２で示されたようにもっぱら横方向である。
【００１７】
図２ａおよび図２ｂに示されたように、数多くの基本セル１００は行および列のアレイに組み合わされて図２ｃに示されたようなゲートアレイ１１０を形成する。ゲートアレイ中の各基本セルは未接続のトランジスタを含み、個々の基本セルは互い違うように構成され、所望の論理回路を生成できる。基本セルを構成するために使用される金属配線パターンはマクロと呼ばれる。個々の顧客の仕様に従ってＡＳＩＣを生成するために、基本セルに対して個々に異なるマクロが適用される。
【００１８】
本発明の好適実施例に従うＢｉＣＭＯＳゲートアレイ基本セルの模式図が図３に示されている。これに対応する平面図は図４に示され、好適実施例に従うＣＭＯＳ基本セルの平面図が図５に示されている。
【００１９】
図３−図４を参照すると、ＢＮサイトの上側に位置するＣＬおよびＣＳサイトはＢＮサイトの下側に位置するＣＬおよびＣＳサイトを反転したものとなっている。各バイポーラサイトＢＮはバイポーラトランジスタ２とインバータ４とを含む。バイポーラトランジスタ２は５μｍ×０．０６μｍのオーダーであり、ＢＮサイトの外側端に位置している。バイポーラトランジスタ２は隣接する基本セルのＢＮサイトと共通コレクタを共有している。インバータ４のｎチャンネルトランジスタは各々、１．６μｍのオーダーのゲート幅を有し、合計で３．２μｍであり、インバータ４のｐチャンネルトランジスタは各々が４．８μｍのオーダーのゲート幅を有し、合計で９．６μｍとなっている。インバータ４は各ＢＮサイトの内側に位置しており、隣接するＢＮサイトと共通ｎウエルを共有している。
【００２０】
各ＣＬサイトは、１対のパストランジスタ６、１対のｐチャンネルトランジスタ８、１対のｐチャンネルトランジスタ１０、および１対の小型ｐチャンネルトランジスタ１２を含む。パストランジスタ６はＳＲＡＭ中のパスゲートとして使用されるのが典型的である。しかし、当業者には明らかなように、それらは論理ゲートを形成する等、他の機能を形成するように接続できる。好適実施例では、パストランジスタ６の寸法は３．９μｍのオーダーである。パストランジスタ６はＣＬサイトの、ＢＮサイトに最も近い端に位置している。トランジスタ８および１０は典型的には、組み合わせて使用され、ＣＭＯＳ論理ゲートまたは駆動回路を形成する。トランジスタ８および１０は各々９．０μｍのオーダーの寸法を有している。トランジスタ８および１０はＣＬサイトの中央に位置しており、ｎチャンネルトランジスタ８はパストランジスタ６とｐチャンネルトランジスタ１０との間に位置している。トランジスタ１２は典型的には論理機能用として使用され、２．４μｍのオーダーの寸法を有している。トランジスタ１２はｐチャンネルトランジスタ１０に隣接して位置し、ＣＬサイトの、パストランジスタ６とは反対側の端に位置している。
【００２１】
各ＣＳサイトは、１対のパストランジスタ６、２対のｎチャンネルトランジスタ１４、および２対のｐチャンネルトランジスタ１６を含む。パストランジスタ６は、ＣＬサイトの場合と同様にＢＮサイトに最も近いＣＳサイトの端に位置している。トランジスタ１４および１６は、トランジスタ８および１０の寸法の半分に可能な限り近い寸法である。好適実施例では、トランジスタ１４および１６は各々４．６μｍのオーダーである。
【００２２】
１対のトランジスタ１４および１対のトランジスタ１６が区分１８を構成している。各ＣＳは２つの同一区分１８（構造的にもレイアウトの点でも同一）有している。２つの区分１８の間に同じ寄生効果が得られるように、同様な配置が望まれる。このためおよび面積節約のために、各ＣＳサイト中で、ｐチャンネルトランジスタ１６対がｐチャンネルトランジスタ１４対の間に位置している。各ＣＳサイトは２つの同一区分１８を有し、各区分１８はトランジスタ８および１０の半分の幅を有するトランジスタを含むため（プロセスの間に生ずる０．２μｍの幅縮小を考慮に入れて）、２つの区分１８は並列接続されてＣＬサイト中でのトランジスタ８および１０と電気的に等価なものを提供する。このように、経路選択の柔軟性のためおよび／または駆動区分の追加のために、必要なだけの数のＣＳサイトが電気的に等価なＣＬサイトへ変換される（トランジスタ１２を除いて等価）。
【００２３】
好適実施例のＣＭＯＳ基本セルの平面図が図５に示されている。ＣＭＯＳ基本セルの模式図は、ＢＮサイトが除かれていることを除いて図３に示されたＢｉＣＭＯＳ基本セルのそれと同一である。ＣＭＯＳ基本セルの各ＣＳおよびＣＬ区分はＢｉＣＭＯＳ基本セル中の各ＣＳおよびＣＬ区分と同一である。ＢｉＣＭＯＳ基本セル中（図４）のＣＭＯＳサイト（ＣＬおよびＣＳ）はＣＭＯＳ基本セル中（図５）のＣＭＯＳサイト（ＣＬおよびＣＳ）と正確に同じパターンを有しているので、ＣＭＯＳ基本セル用のＣＭＯＳマクロ（または金属配線パターン）を修正なしでＢｉＣＭＯＳ基本セルに利用できる。このことはまた、ＢｉＣＭＯＳ基本セル中のＣＭＯＳサイト（ＣＬおよびＣＳ）間にバイポーラＢＮサイトが挟まれた形のレイアウトにもよる。ＣＭＯＳライブラリはＢｉＣＭＯＳゲートアレイとＣＭＯＳゲートアレイとの間で共有できる。ＢｉＣＭＯＳゲートアレイとＣＭＯＳゲートアレイとでこのように共通基本セルの設計を共有する方式はライブラリのサポート業務を軽減することから、これら２つの技術の間の協力関係を促進する。
【００２４】
ＢｉＣＭＯＳおよびＣＭＯＳの基本セルは、次に述べるように、図６ないし図１１ｂに示された基本セルの一部を示す構造配置で、従来のプロセスを用いて形成される。図６ないし図１１ｂは、好適基本セルの、ＣＬおよびＣＳサイトの１つの行と２つのＢＮサイトだけを示している。当業者には明らかなように、ＢＮサイト中の構造はＣＭＯＳ基本セルでは省かれている。
【００２５】
本発明に従う基本セルを作製する目的で、図６に示すように半導体基板２２中に深いウエル領域２４が形成される。深いウエル領域２４は燐および／または砒素等のｎ形ドーパントをイオン打ち込みまたは拡散することで形成される。深いウエル領域２４の実際の平面的な形状はほぼ四辺形である。
【００２６】
図７は図６の構造の上に重ね合わせた格子点パターン２６を示す。格子点パターン２６は物理的な層ではない。これは単に、設計中の基準とする目的で使用されるものであり、これを用いて多結晶半導体（ポリ）ラインおよび金属配線ラインが格子点パターン２６の格子点に沿って揃えて配置される。格子点パターン２６の格子点は更に、特定の設計用に最適な経路選択を決定するための自動配置およびルーティングツールによって格子をつなぐためにも使用される。
【００２７】
次に、図８に示すように、モート領域ＰＭＯＡＴ２８、ＮＭＯＡＴ３０、およびＮＭＯＡＴ３０Ａが形成される。ＰＭＯＡＴ２８とＮＭＯＡＴ３０との間の陰影の違いに注意されたい。ＰＭＯＡＴ２８は、一般に、深いウエル領域２４中に形成され、一方、ＮＭＯＡＴ３０および３０Ａは、一般に、基板２２中へ直接形成される。モート領域２８、３０、および３０Ａは従来技術に従って形成される。例えば、ＰＭＯＡＴ２８とＮＭＯＡＴ３０および３０Ａを形成すべきエリアをマスクするために、マスク層（図示されていない）が形成される。次に、露出したエリアにフィールド酸化物領域２９が形成され、マスク層が除去される。次に、ｐ＋およびｎ＋打ち込みが実行される。図示の便宜上、図７に示された深いウエル領域２４は図８および図９には示されていない。
【００２８】
図９はＰＭＯＡＴ２８のエリアおよびＮＭＯＡＴ３０のエリアに関するポリゲート３１およびポリジャンパー３２の位置を示す平面図である。図示の便宜上、ポリゲート３１およびポリジャンパー３２は陰影を施して示しているが、いくつかにだけ符号を付けてある。ポリゲート３１はモート２８および３０の上を横切っている。ポリジャンパーはポリジャンパーがモート２８および３０の上を横切らないことからポリゲートと区別できる。ポリゲート３１は、構造の上にゲート酸化物を形成し、ゲート酸化物層の上に多結晶シリコン層を堆積させることによって形成される。多結晶シリコン層およびゲート酸化物層は次にエッチされて、ポリゲート３１が形成される。ポリジャンパー３２は同時に形成されるかあるいは別に多結晶シリコンの堆積とエッチとを行うことで形成される。
【００２９】
互いに隣接して形成されたＮＭＯＡＴ３０Ａ（図示の便宜上、すべてには符号を付けていない）は読み出し／書き込みＳＲＡＭパスゲート用のトランジスタサイトとして働く。ＮＭＯＡＴ３０とＰＭＯＡＴ２８を用いてそのようなＳＲＡＭ用の交差接続されたインバータが構築される。ポリジャンパーは基本セル上の電気的接続のために使用され、基本セルのフィールド酸化物２９の上に形成される。フィールド酸化物２９は基本セルの電気伝導性要素間の分離のために使用される。
【００３０】
バイポーラトランジスタ２は従来技術に従って形成される。その下の深いウエル領域２４に対するコンタクトを提供する拡散領域３０Ｂが形成される。図７に示されたように、拡散領域３０Ｂの下の深いウエル領域２４はバイポーラトランジスタ２のコレクタとなる。エミッタ電極３１Ａの形成の前にベース領域２８Ａが打ち込まれる。エミッタ電極３１Ａは、ポリゲート３１に先だってあるいはそれと同時に形成される。例えば、上述の多結晶シリコンの堆積に先だってゲート酸化物層がエッチされて、ベース領域２８Ａの上にエミッタコンタクトエリアが残される。多結晶シリコン層が次に堆積され、ゲート酸化物層と一緒にエッチされて、ポリゲート３１、ポリジャンパー３２、およびエミッタ電極３１Ａが形成される。
【００３１】
次に続くプロセスはｐ＋およびｎ＋のソース／ドレイン領域３３Ａおよび３３Ｂの形成である。Ｐ＋ソース／ドレイン領域３３Ａはホウ素等のｐ形ドーパントを打ち込みおよび拡散させることによって形成され、ｎ＋ソース／ドレイン領域３３Ｂは燐および／または砒素等のｎ形ドーパントを打ち込みおよび拡散させることによって形成される。図示の便宜上、ソース／ドレイン領域３３Ａ−Ｂのいくつかのものだけに符号を付けてある。
【００３２】
図１０は、基本セル上の大型および小型のＣＭＯＳサイト（それぞれＣＬおよびＣＳと符号を付けてある）の、バイポーラサイトＢＮおよびその他の関連基本セル回路要素との相対的な位置を示す、基本セルの一部の平面図を示している。基本セル要素は互いに重ね合わせた形で図１０に示されている。図示の便宜上、ＰＭＯＡＴ２８およびＮＭＯＡＴ３０は陰影を付けて示され、ポリゲートとジャンパー３２とは陰影なしとしてある。更に、図示の便宜上、すべての要素には符号付けしていないが、既に示した図面に示されたのと同じ相対的位置は保たれている。図７に示された形状の上に重ねて表示された要素のすべてはその下にｎ形ウエル２４のパターンを有している。アースＧＮＤおよびパワーバスＶＣＣは、図示のように、好適には最上層の金属配線層を表す。金属配線層の形成は、中間レベル誘電体堆積、コンタクト／ビア形成、および金属堆積・エッチの引き続く処理によって所望の相互接続を形成することを含む。相互接続の金属／コンタクト／ビアの領域は数字３４で表されている。
【００３３】
図１１ａおよび図１１ｂはそれぞれ、図１０の金属／コンタクト／ビア３４を詳細に示す平面図および断面図を示している。領域３４は従来技術で形成される。例えば、中間レベル誘電体層３５が構造を覆って堆積される。次に、所望の場所に、中間レベル誘電体層３５を貫通してポリゲート３１またはモート領域２８、３０に達するコンタクト３６が形成される。金属層ＭＥＴ１ １１２が堆積され、パターン化され、そしてエッチされる。第２の中間レベル誘電体が堆積され、ビアＶＩＡ１ １１４がこの第２の中間レベル誘電体層を通ってＭＥＴ１
１１２まで形成される。第２の金属層ＭＥＴ２ １１８が堆積され、パターン化され、そしてエッチされる。相互接続レベルの所望数に応じてこのプロセスが繰り返される。図１１ａおよび図１１ｂには３層の相互接続レベルが示されている。
【００３４】
図１０にはＧＮＤとＶＣＣが示されているが、ＧＮＤとＶＣＣは最上層の金属配線層中に形成されることが好ましい。従って、基本セル中のトランジスタ間または基本セル間の所望の相互接続（すなわち、マクロ）は、ＧＮＤおよびＶＣＣ金属相互接続ラインに先だって形成される。ＶＣＣおよびＧＮＤ用の最上層金属相互接続を使用することで、ゲートアレイ全体に亘るＶＣＣおよびＧＮＤ金属ラインは、基本セルに対するマクロ相互接続を妨害しない。
【００３５】
当業者には明らかなように、当該分野で良く知られたように、代替えおよび／または付加的なプロセス工程を実行することができる。例えば、ポリゲート３１の形成の前に低濃度にドープされたドレインを形成することができ、更に／あるいは従来技術に従ってポリゲート３１およびソース／ドレイン領域３３Ａ−Ｂをシリサイド化することもできる。
【００３６】
図１０の基本セル部分に対して各種のマクロを適用することについて図１２ａないし図２３を参照しながらここで説明する。以下で説明するマクロは数多くの可能なマクロのうちのいくつかに過ぎない。数多くのその他のマクロは本明細書を参照することで当業者には明かとなろう。
【００３７】
図１２ａないし図１４を参照しながら２入力ＮＡＮＤゲートマクロについて説明する。図１２ａおよび図１２ｂは、図１０に示された基本セル上に実現することのできる２入力ＮＡＮＤゲートマクロの、それぞれ平面図および模式図を示す。マクロのための金属配線は図１２ａ中に陰影を付して示されている。
【００３８】
図１２ａおよび図１２ｂを参照すると、ＮＡＮＤゲートの２つの入力はＡおよびＢと符号を付けられている。ＮＡＮＤゲートの出力はＹと符号を付されている。パワーバス供給電圧ＶｃｃはＶＣＣと記号を付けられ、回路アースバスはＧＮＤと記されている。ＮＡＮＤゲートは、並列接続された２つのｐチャンネルトランジスタ１２２、１２４と、直列接続された２つのｎチャンネルトランジスタ１２６、１２８を含む。各入力（Ａ，Ｂ）は１個のｐチャンネルトランジスタおよび１個のｎチャンネルトランジスタへつながれている。出力Ｙはｐチャンネルトランジスタとｎチャンネルトランジスタとの接続点である。動作時には、出力Ｙは、ＡとＢの両方が論理的に”高レベル”信号である時にのみＧＮＤへつながれることになる。そうでなければ、ＹはＶＣＣへつながれよう。
【００３９】
図１３は、図１２ａの２入力ＮＡＮＤゲートマクロ用の金属／コンタクト／ビア領域３４に相対的なパワーおよびアースバスの平面図を詳細に示している。図示の便宜のためだけに、パワーおよびアースバスは陰影を付けて示されている。
【００４０】
図１４は図１２ａの２入力ＮＡＮＤゲートマクロ用に使用されるＣＯＮＴＡＣＴ（コンタクト）３６の平面図を示す。コンタクト３６は金属相互接続層ＭＥＴ１を、図１１ａ−ｂに示されたように多結晶シリコンまたはモート領域へつないでいる。図示の便宜上、コンタクトすべてに記号を付けているわけではない。
【００４１】
ここで、図１５ないし図１８を参照しながらＣＭＯＳ２入力排他的ＯＲゲートマクロについて説明する。
【００４２】
図１５はＣＭＯＳ２入力排他的ＯＲゲートの模式図を示す。ＡおよびＢは真の入力信号を表し、Ａ（バー）およびＢ（バー）は相補信号を表す。Ｙは２入力排他的ＯＲゲートの出力を表す。入力信号ＡとＢは両方とも対応するインバータ５０へ送り込まれ、そこから各々反転した信号Ａ（バー）およびＢ（バー）となって出力される。図示のように、信号Ａ、Ｂ、Ａ（バー）、およびＢ（バー）はｐチャンネルトランジスタ５２およびｎチャンネルトランジスタ５４へ送られる。トランジスタ５２および５４のドレイン／ソースはインバータ５６へつながれ、インバータ５６の出力は排他的ＯＲゲートの出力Ｙを供給する。
【００４３】
図１６は図１５のインバータ５６を詳細に示す模式図を示している。図示のように、ｐチャンネルトランジスタ５８はそれのドレインをｎチャンネルトランジスタ６０のドレインへつながれている。
【００４４】
図１７は、図１５のＣＭＯＳ２入力排他的ＯＲゲートマクロを実現するために使用されるコンタクト３６を備えた金属配線プログラメーション（ｐｒｏｇｒａｍｍａｔｉｏｎ）（図示の便宜上のみの理由で陰影を付けて示されている）の平面図を示す。
【００４５】
図１８はＣＭＯＳ２入力排他的ＯＲゲートマクロの平面図であって、ポリゲート３１、モート２８、３０、およびＧＮＤとＶＣＣの金属配線を示している。
【００４６】
ここで、図１９ないし図２３を参照しながら、ＢｉＮＭＯＳ２入力排他的ＯＲゲートマクロについて説明する。
【００４７】
図１９はＢｉＮＭＯＳドライバーを使用して実現される２入力排他的ＯＲゲートの模式図を示す。この図は図１５に類似している。しかし、インバータ５６の代わりにインバータ６２が用いられている。インバータ６２は次に述べるように、ＢｉＮＭＯＳ回路を含んでいる。
【００４８】
図２０はインバーター６２を詳細に描いた模式図を示している。インバータ６２は、ｎチャンネルトランジスタ６６へつながれたｐチャンネルトランジスタ６４を含むインバータ３を含んでいる。トランジスタ６６の各ドレイン／ソースはトランジスタ６８のドレイン／ソースへつながれている。インバータ６２はまた、ｐチャンネルトランジスタ７４へつながれたｎチャンネルトランジスタ７２を含むインバータ７０を含んでいる。インバータ７０の出力はバイポーラトランジスタ７６のベースへつながれている。
【００４９】
図２１は、２入力排他的ＯＲマクロを実現するＢｉＮＭＯＳドライバーの平面図を示す。この図でＭＥＴ１の金属配線パターンがモート領域２８および３０に重ね合わされている。
【００５０】
図２２は、２入力排他的ＯＲマクロを実現するＢｉＮＭＯＳドライバーの実現のためのすべてのコンタクトを備えたＭＥＴ１（陰影付き）の平面図を示している。
【００５１】
図２３は２入力排他的ＯＲマクロを実現するＢｉＮＭＯＳドライバーと一緒に用いられるパワーバスを示す平面図を示している。
【００５２】
本発明はそれの好適実施例および特定の代替え例に関連して詳細に説明してきたが、この説明がほんの一例に過ぎないこと、そしてそれに限定されないことを理解されたい。更に、本発明の実施例の詳細に関しては数多くの変更が可能であり、また本発明のその他の実施例が可能であることは本明細書を参照することで当業者には明かであろう。そのような変更や付加的な実施例のすべてが、既に提示した本発明の特許請求の範囲によって定義される本発明の精神および真のスコープに包含されることを理解されるべきである。例えば、基本セル中のＣＳサイトの数を増やすことによってより高密度の基本セルが構築できる。
【００５３】
以上の説明に関して更に以下の項を開示する。
（１）ゲートアレイ用の基本セルであって、
ａ．少なくとも１つの行の形に配置された複数個のＣＭＯＳサイトであって、第１のゲート幅のトランジスタを有する２つの小型ＣＭＯＳサイトと、前記第１のゲート幅よりも広い第２のゲート幅のトランジスタを有する２つの大型ＣＭＯＳサイトとを前記少なくとも１つの行のうちの各々の行の中に含む複数個のＣＭＯＳサイト、
を含む基本セル。
【００５４】
（２）第１項記載の基本セルであって、前記少なくとも１つの行が２つの行を含んでおり、前記行の第１のものの中のＣＭＯＳサイトが前記行の第２のものの中のＣＭＯＳサイトを反転したものである基本セル。
【００５５】
（３）第１項記載の基本セルであって、前記大型のＣＭＯＳサイトが論理関数を実行するように設計された基本セル。
【００５６】
（４）第２項記載の基本セルであって、更に、前記２つの行の間に位置する少なくとも１つのバイポーラサイトを含む基本セル。
【００５７】
（５）ゲートアレイ用の基本セルであって、
ａ．複数個の第１ＣＭＯＳサイトであって、それぞれが少なくとも２つの同一区分を含み、各区分が第１のゲート幅のトランジスタを含んでいる複数個の第１ＣＭＯＳサイト、
ｂ．複数個の第２ＣＭＯＳサイトであって、それぞれが前記第１のゲート幅の約２倍の第２のゲート幅のトランジスタを有し、前記複数個の第１ＣＭＯＳサイトの各々の中のトランジスタが前記複数個の第２ＣＭＯＳサイト中のトランジスタの１つと電気的に等価なものとなるように構成できる複数個の第２ＣＭＯＳサイト、
を含む基本セル。
【００５８】
（６）第５項記載の基本セルであって、更に、前記複数個の第１ＣＭＯＳサイトおよび前記複数個の第２ＣＭＯＳサイトに隣接して位置する少なくとも１個のバイポーラートランジスタを含む基本セル。
【００５９】
（７）第５項記載の基本セルであって、前記複数個の第１ＣＭＯＳサイトおよび前記複数個の第２ＣＭＯＳサイトが少なくとも２つの行の形に配置されて、各行の中に前記第１ＣＭＯＳサイトの少なくとも２個と、前記第２ＣＭＯＳサイトの少なくとも２個とが含まれている基本セル。
【００６０】
（８）第７項記載の基本セルであって、更に、前記少なくとも２つの行の間に位置する少なくとも１個のバイポーラトランジスタを含む基本セル。
【００６１】
（９）第８項記載の基本セルであって、前記少なくとも１個のバイポーラサイトが２個のバイポーラサイトを含んでいる基本セル。
【００６２】
（１０）第７項記載の基本セルであって、前記少なくとも１個のバイポーラサイトが少なくとも１個のバイポーラトランジスタと少なくとも１個のＣＭＯＳインバータとを含んでいる基本セル。
【００６３】
（１１）第５項記載の基本セルであって、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイトが各々、前記第１のゲート幅よりも狭い第３のゲート幅を有する１対のトランジスタを含んでいる基本セル。
【００６４】
（１２）第５項記載の基本セルであって、前記第２ＣＭＯＳサイトが更に、前記第１のゲート幅よりも狭い第４のゲート幅を有する１対の小型ｐチャンネルトランジスタを含んでいる基本セル。
【００６５】
（１３）第５項記載の基本セルであって、第１ＣＭＯＳサイトの各々の中の前記第１のゲート幅の前記トランジスタが４個の中型ｐチャンネルトランジスタおよび４個の中型ｎチャンネルトランジスタを含み、第２ＣＭＯＳサイトの各々の中の前記第２のゲート幅の前記トランジスタが２個の大型ｐチャンネルトランジスタおよび２個の大型ｎチャンネルトランジスタを含んでいる基本セル。
【００６６】
（１４）第１３項記載の基本セルであって、前記４個の中型ｐチャンネルトランジスタが前記４個の中型ｎチャンネルトランジスタの間に位置している基本セル。
【００６７】
（１５）第１３項記載の基本セルであって、前記大型ｐチャンネルトランジスタの１個のもののゲートが前記大型ｎチャンネルトランジスタの１個のもののゲートへつながれ、前記大型ｐチャンネルトランジスタの他の１個のもののゲートが前記大型ｎチャンネルトランジスタの他のもののゲートから分離されている基本セル。
【００６８】
（１６）第５項記載の基本セルであって、更に、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイトの中に多結晶シリコンジャンパーを含む基本セル。
【００６９】
（１７）複数個の基本セルを含むゲートアレイであって、前記基本セルが各々、
ａ．各々が第１のゲート幅の中型トランジスタを含む複数個の第１ＣＭＯＳサイト、
ｂ．各々が前記第１のゲート幅よりも広い第２のゲート幅の大型トランジスタを含む複数個の第２ＣＭＯＳサイト、
を含み、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイトの各々が更に、前記第１のゲート幅よりも狭い第３のゲート幅を有する１対の小型トランジスタを含んでいるゲートアレイ。
【００７０】
（１８）行および列の形に配置された複数個の基本セルを含むゲートアレイであって、前記基本セルが各々、
ａ．第１のゲート幅を有する少なくとも２個の大型ｎチャンネルトランジスタ、
ｂ．前記第１のゲート幅よりも狭い第２のゲート幅を有する少なくとも２個の中型ｎチャンネルトランジスタ、
を含み、前記２個の中型ｎチャンネルトランジスタが並列接続される場合には前記大型ｎチャンネルトランジスタの１個と電気的に等価なものを提供するようになっているゲートアレイ。
【００７１】
（１９）第１８項記載のゲートアレイであって、各基本セルが更に、
ａ．第３のゲート幅を有する少なくとも２個の大型ｐチャンネルトランジスタ、
ｂ．前記第３のゲート幅よりも狭い第４のゲート幅を有する少なくとも２個の中型ｐチャンネルトランジスタ、
を含み、前記２個の中型ｐチャンネルトランジスタが並列接続される場合には前記大型のｐチャンネルトランジスタの１個と電気的に等価なものを提供するようになっているゲートアレイ。
【００７２】
（２０）第１９項記載のゲートアレイであって、前記第１のゲート幅が前記第３のゲート幅にほぼ等しく、前記第２のゲート幅が前記第４のゲート幅にほぼ等しいゲートアレイ。
【００７３】
（２１）第１９項記載のゲートアレイであって、前記少なくとも２個の中型ｎチャンネルトランジスタが各々の大型ｎチャンネルトランジスタに対して２個の中型ｎチャンネルトランジスタを含み、前記少なくとも２個の中型ｐチャンネルトランジスタが各々の大型ｐチャンネルトランジスタに対して２個の中型ｐチャンネルトランジスタを含んでいるゲートアレイ。
【００７４】
（２２）第２１項記載のゲートアレイであって、更に、各基本セルが、
ａ．大型ｎチャンネルトランジスタの各々に対して、また中型ｎチャンネルトランジスタの各２個に対して、前記中型ｎチャンネルトランジスタよりも狭いゲート幅を有する１個の小型ｎチャンネルトランジスタ、
ｂ．大型ｐチャンネルトランジスタの各々に対して、前記中型ｐチャンネルトランジスタよりも狭いゲート幅を有する１個の小型ｐチャンネルトランジスタ、
を含んでいるゲートアレイ。
【００７５】
（２３）ＢｉＣＭＯＳゲートアレイ用の基本セルであって、
ａ．少なくとも２つの行の形に配置された第１の複数個のＣＭＯＳサイト、
ｂ．前記少なくとも２つの行の間に位置する少なくとも１個のバイポーラトランジスタ、
を含む基本セル。
【００７６】
（２４）第２３項記載の基本セルであって、前記第１の複数個のＣＭＯＳサイトが、第１のゲート幅の１個のトランジスタを有する少なくとも１個の小型ＣＭＯＳサイトと、前記第１のゲート幅よりも広い第２のゲート幅の複数トランジスタを有する少なくとも１個の大型ＣＭＯＳサイトとを含んでいる基本セル。
【００７７】
（２５）第２４項記載の基本セルであって、前記第２のゲート幅が前記第１のゲート幅の２倍の値から５％以内の範囲にある基本セル。
【００７８】
（２６）第２４項記載の基本セルであって、前記行の各々が２個の小型ＣＭＯＳサイトと２個の大型ＣＭＯＳサイトとを含んでいる基本セル。
【００７９】
（２７）第２４項記載の基本セルであって、前記小型ＣＭＯＳサイトの各々が、前記第１のゲート幅を有する４個の中型ｎチャンネルトランジスタ、第３のゲート幅を有する４個の中型ｐチャンネルトランジスタ、および前記第１および第３のゲート幅よりも狭い第４のゲート幅を有する２個の小型ｎチャンネルトランジスタを含んでいる基本セル。
【００８０】
（２８）第２７項記載の基本セルであって、前記大型ＣＭＯＳサイトの各々が、前記第２のゲート幅の２個のｎチャンネルトランジスタ、前記第３のゲート幅よりも広い第５のゲート幅の２個のｐチャンネルトランジスタ、前記第４のゲート幅の２個のｎチャンネルトランジスタ、および前記第３のゲート幅よりも狭い第６のゲート幅の２個のｐチャンネルトランジスタを含んでいる基本セル。
【００８１】
（２９）第２８項記載の基本セルであって、前記第１のゲート幅が前記第３のゲート幅に等しく、前記第２のゲート幅が前記第５のゲート幅に等しい基本セル。
【００８２】
（３０）第２３項記載の基本セルであって、更に、前記第１の複数個のＣＭＯＳサイト間に複数個の横方向の接続を含むが、縦方向には接続を含まず、また前記ＣＭＯＳサイトと前記少なくとも１個のバイポーラサイトとの間に複数個の縦方向接続を含む基本セル。
【００８３】
（３１）第２３項記載の基本セルであって、前記バイポーラサイトが少なくとも１個のバイポーラトランジスタと少なくとも１個のＣＭＯＳインバータとを含んでいる基本セル。
【００８４】
（３２）第２３項記載の基本セルであって、前記少なくとも２つの行のうちの第１の行の中にある前記ＣＭＯＳサイトが前記少なくとも２つの行のうちの第２の行の中にあるＣＭＯＳサイトを反転したものである基本セル。
【００８５】
（３３）第２３項記載の基本セルであって、ＣＭＯＳ基本セル用に開発されたマクロが前記基本セルに対しても機能できるようになった基本セル。
【００８６】
（３４）第２３項記載の基本セルであって、バイポーラサイト対ＣＭＯＳサイトの比が１対４である基本セル。
【００８７】
（３５）入力負荷を低減化するゲートアレイ基本セルが開示されている。好適基本セルは２行のＣＭＯＳサイトを含む。各行は小型のＣＭＯＳサイトＣＳと大型のＣＭＯＳサイトＣＬとを含む。小型ＣＭＯＳサイトＣＳ中のトランジスタゲートは大型ＣＭＯＳサイトＣＬ中のトランジスタゲートよりも狭い。好ましくは、ＣＳサイトはＣＬサイトのトランジスタゲートの半分のトランジスタゲートを含み、それによってＣＳサイトにあるトランジスタゲートを並列接続することでＣＬサイトにあるトランジスタゲートと電気的に等価なものが構成できるようになっている。
【図面の簡単な説明】
【図１】タイル張りされた、従来技術のバイポーラ／相補型金属酸化物半導体（ＢｉＣＭＯＳ）基本セルの代表的な一部分の平面図。
【図２】ａは本発明に従う、高度なバイポーラサイトの活用を許容するゲートアレイ基本セルの平面図。
ｂは本発明に従うＣＭＯＳゲートアレイ基本セルの平面図。
ｃは本発明に従うゲートアレイの平面図。
【図３】本発明に従う基本セルの模式図。
【図４】本発明のＢｉＣＭＯＳ基本セルの平面図。
【図５】本発明に従うＣＭＯＳ基本セルの平面図。
【図６】製造段階にある本発明に従う基本セルの部分平面図であって、半導体基板中に深いウエル領域が形成された段階を示す平面図。
【図７】製造段階にある本発明に従う基本セルの部分平面図であって、図６の構造の上に格子点パターンを重ね合わせた平面図。
【図８】製造段階にある本発明に従う基本セルの部分平面図であって、モート領域が形成された段階を示す平面図。
【図９】製造段階にある本発明に従う基本セルの部分平面図であって、モート領域に対するポリゲートおよびポリジャンパーの位置を示す平面図。
【図１０】製造段階にある本発明に従う基本セルの部分平面図であって、大型および小型ＣＭＯＳセルのバイポーラサイトに対する位置を示す平面図。
【図１１】ａは製造段階にある本発明に従う基本セルの部分平面図であって、図１０の金属／コンタクト／ビア領域の詳細を示す平面図。ｂは製造段階にある本発明に従う基本セルの部分平断面図であって、図１０の金属／コンタクト／ビア領域の詳細を示す断面図。
【図１２】ａは図１０に示された基本セルに組み込むことのできる２入力ＮＡＮＤゲートマクロの平面図。ｂは図１２ａに示された２入力ＮＡＮＤゲートの模式図。
【図１３】図１２ａの２入力ＮＡＮＤゲートマクロに対する金属／コンタクト／ビアに相対的なパワーおよびアースのバスの平面図。
【図１４】図１２ａの２入力ＮＡＮＤゲートマクロ用に使用されるコンタクトの平面図。
【図１５】ＣＭＯＳ２入力排他的ＯＲゲートの模式図。
【図１６】図１５のインバータの詳細を示す模式図。
【図１７】多結晶ゲートおよび拡散エリアを示す図１５のＣＭＯＳ２入力排他的ＯＲゲート用のマクロ平面図。
【図１８】図１７のＣＭＯＳ２入力排他的ＯＲゲートマクロを実現するために用いる、コンタクト付きの金属配線プログラメーション（ｐｒｏｇｒａｍｍａｔｉｏｎ）（図示の目的上、陰影で示してある）の平面図。
【図１９】ＢｉＮＭＯＣドライバーを使用して実現される２入力排他的ＯＲゲートの模式図。
【図２０】図１９のＢｉＮＭＯＳインバータの詳細を示す模式図。
【図２１】図１９の２入力排他的ＯＲゲートを実現するために使用される２入力排他的ＯＲマクロの平面図。
【図２２】２入力排他的ＯＲマクロを実現する図２１のＢｉＮＭＯＳドライバーと一緒に使用されるパワーバスを示す平面図。
【図２３】２入力排他的ＯＲマクロを実現する図２１のＢｉＮＭＯＳドライバーの実現のための、コンタクトを備えたＭＥＴ１（陰影で示した）の平面図。
【符号の説明】
２ 接続
２ バイポーラトランジスタ
４ インバータ
６ パストランジスタ
８ ｎチャンネルトランジスタ
１０ ｐチャンネルトランジスタ
１２ 小型ｐチャンネルトランジスタ
１４ ｎチャンネルトランジスタ
１６ ｐチャンネルトランジスタ
１８ 区分
２２ 半導体基板
２４ 深いウエル領域
２６ 格子点パターン
２８ ＰＭＯＡＴ
２８Ａ ベース領域
３０ ＰＭＯＡＴ
３０Ａ ＮＭＯＡＴ
３０Ｂ 拡散領域
３１ ポリゲート
３１Ａ エミッタ電極
３２ ポリジャンパー
３３Ａ ｐ＋ソース／ドレイン領域
３３Ｂ ｐ＋ソース／ドレイン領域
３４ 金属／コンタクト／ビア領域
３５ 中間レベル誘電体層
３６ コンタクト
５０ インバータ
５２ ｐチャンネルトランジスタ
５４ ｎチャンネルトランジスタ
５６ インバータ
５８ ｐチャンネルトランジスタ
６０ ｎチャンネルトランジスタ
６２ インバータ
６３ インバータ
６４ ｐチャンネルトランジスタ
６６ ｎチャンネルトランジスタ
６８ ｎチャンネルトランジスタ
７０ インバータ
７２ ｎチャンネルトランジスタ
７４ ｐチャンネルトランジスタ
７６ バイポーラトランジスタ
１００ 基本セル
１１０ ゲートアレイ
１１２ 金属層ＭＥＴ１
１１４ ビアＶＩＡ１
１１８ 金属層ＭＥＴ２
１２２，１２４ ｐチャンネルトランジスタ
１２６，１２８ ｎチャンネルトランジスタ
【産業上の利用分野】
本発明は、一般的には、半導体デバイス分野に関するものであり、更に詳細にはＢｉＣＭＯＳおよびＣＭＯＳのゲートアレイ用基本セルに関する。
【０００２】
【従来の技術】
ゲートアレイは行および列に配置された数多くの同一基本セルを含む。ゲートアレイの基本セル上に金属配線パターンが作製されて、特定用途向け集積回路（ＡＳＩＣ）が生成される。このように、ゲートアレイは顧客の仕様に基づく各種の論理回路を実現するように構成される。
【０００３】
従来の特定用途向け集積回路（ＡＳＩＣ）チップのゲートアレイ用基本セルは一般に横方向にタイル張りされる。図１は、従来技術のバイポーラ／相補型金属酸化物半導体（ＢｉＣＭＯＳ）基本セルのタイル張り配置の代表的な一部の平面図を示す。主としてＣＭＯＳ回路を含む相補型金属酸化物半導体（ＣＭＯＳ）サイトはＣという記号で示されている。主としてバイポーラ駆動回路を含むバイポーラサイトは記号Ｂで示されている。サイト間の接続は、接続記号２で示されたように、一般に横方向である。
【０００４】
隣り合うＣＭＯＳサイト間を横方向に接続することには、一般に問題点はないが、バイポーラサイトを横切ってＣＭＯＳサイト間を横方向に接続することは、実質的にそれらの間にバイポーラサイトを使用することを排除することになる。そのようなＣＭＯＳサイト間の相互接続金属配線は、バイポーラデバイスへの物理的接続のために十分な領域が残されていないために、中間にバイポーラサイトを使用することを許容しない。このようなバイポーラサイトの排除は、ゲートアレイチップという資産の著しく不十分な活用につながる。進歩したバイポーラサイトの活用を含む、進歩した基本セルの配置が望まれる。更に、アーキテクチャの制約と未使用セルサイト領域とに起因する高い入力容量は、最適とは言えないゲートアレイ動作速度をもたらす。
【０００５】
【発明の概要】
従来のゲートアレイ用基本セルと比べて、入力負荷を低減化された進歩したゲートアレイ基本セルが提供される。
【０００６】
本発明の１つの実施例では、ＢｉＣＭＯＳゲートアレイ基本セルが開示されており、それはＣＭＯＳサイトの行間に配置された少なくとも１個のバイポーラサイトを含み、その少なくとも１個のバイポーラサイトはそれの上下のＣＭＯＳサイトに対して接続可能となっている。
【０００７】
本発明の別の１つの実施例は、１個のＣＭＯＳサイトにあるトランジスタゲートが隣接サイトにあるトランジスタゲートよりも狭くなったゲートアレイ基本セルを提供する。この実施例は、ＢｉＣＭＯＳまたはＣＭＯＳゲートアレイ基本セルとして実現することができ、更に／あるいはまた、低入力ゲート容量を有するように実現できる。更に別の実施例では、前記狭いトランジスタゲートが隣接サイトの広いトランジスタゲートの半分の寸法になっており、そのため狭いトランジスタゲートを並列接続して幅広いトランジスタゲートと等価なものとすることができるようになっている。
【０００８】
本発明の１つの特長は、従来技術のデバイスよりもサイトを有効に活用したゲートアレイを提供することである。
【０００９】
本発明の別の１つの特長は、低入力ゲート容量、またはより高い駆動能力を提供するように構成できるＣＭＯＳ回路を有するゲートアレイを提供することである。
【００１０】
これらおよびその他の特長については、以下の図面を参照した詳細な説明から当業者には明らかになるであろう。
【００１１】
【実施例】
本発明をＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セルに関して説明する。
【００１２】
図２ａは、高度なバイポーラサイト活用（ＨＢＵ）を可能とする、ＢｉＣＭＯＳゲートアレイ基本セルの平面図を示している。この基本セルは２個の小型ＣＭＯＳサイト（各サイトにはＣＳと符号を付けてある）を２組含み、それらの組は２個の大型ＣＭＯＳサイト（各サイトにはＣＬと符号を付けてある）に隣接してそれらの間に挿入されている。当業者には明らかなように、ＣＳサイト対ＣＬサイトの比率は望みの値に設定することができる。ＣＭＯＳサイトはＣＭＯＳトランジスタを含む回路を含んでいる。好適実施例における各基本セルのＣＬサイト対ＣＳサイトの１対１という比は、より高い動作速度および増大した密度を可能とする。この動作速度の増大は負荷の減少によるもので、これは従来のゲートアレイ基本セルと対照的である。入力容量の低減によって、タイル張りパターンに固有な負荷の減少が得られる。バイポーラサイト（各サイトはバイポーラトランジスタを含む回路を含み、ＢＮと符号を付けてある）はＣＳサイトおよびそれらに隣接するＣＬサイトの２つの組に接している。
【００１３】
大型ＣＭＯＳサイトＣＬは、一般的に、小型のＣＭＯＳサイトＣＳから、大型のＣＭＯＳサイトＣＬが小型のＣＭＯＳサイト中のトランジスタのゲート幅よりも幅広いゲート幅を有するトランジスタを含む点で区別できる。ゲート幅が広くなるほどトランジスタが有する駆動能力は増大する。これは幅広いゲートを有するトランジスタは同様な位置にある狭い幅のトランジスタよりも大きい電流を供給することができるためである。このように、ＣＬサイトは論理および／または駆動回路の両方のために使用できる。ＣＳトランジスタは大きいトランジスタに付随するものと比べて低減化された入力ゲート負荷と増大した密度を許容する。しかし、低減化された入力ゲート負荷と増大した密度とを活用する目的のために、個々のＣＳサイトトランジスタの駆動はＣＬサイトトランジスタの駆動よりも小さい。
【００１４】
好適実施例では、ＣＳサイトトランジスタのゲート幅はＣＬサイトトランジスタの幅の約１／２である。プロセスによる幅の減少を考慮に入れたうえで、ＣＳサイトトランジスタの幅はＣＬサイトトランジスタの幅の半分の値から５％以内の範囲にあることが好ましい。このことの利点は、利用できるもの以外の特別な回路設計や経路選択における柔軟性のためにより多くのＣＬサイトが必要とされる時に、ＣＳサイトトランジスタを並列接続することによってＣＬサイトと電気的に等価な構成をＣＳサイトが提供できるという点である。従って、ＣＬおよびＣＳサイトの両方は論理および／または駆動回路のために使用することができる。
【００１５】
バイポーラトランジスタは大きい負荷および高速が必要とされる時に好んで使用される。本発明の基本セルは１対４のバイポーラ／ＣＭＯＳサイトの比を有するのが好ましいが、用途に応じてその他の比を使用することも可能である。接続記号２は本発明の基本セルの接続を示している。基本セル上でのルーティング（経路選択）接続は、バイポーラサイトＢＮの同じ側で隣接するＣＭＯＳサイト間を横方向に行うことが可能であり、それは大型ＣＭＯＳサイトＣＬ間（この例についての接続は図示していない）か、小型ＣＭＯＳサイトＣＳ間か、あるいは小型ＣＭＯＳサイトＣＳと大型ＣＭＯＳサイトＣＬとの間かである。バイポーラサイトＢＮと大型ＣＭＯＳサイトＣＬとの間、およびバイポーラサイトＢＮと小型のＣＭＯＳサイトＣＳとの間に縦方向に経路選択して接続を設けることも可能である。本発明の基本セルは、横方向に離れて配置されたＣＭＯＳサイトを含むマクロを生成する場合に、金属配線パターンで以てバイポーラサイトを覆う必要をなくする。上述のようにバイポーラサイトをタイル張り配置することによって、バイポーラサイトをＣＭＯＳサイトへ縦方向につなぐことができ、それによってバイポーラサイトは上下のＣＭＯＳタイルと一緒にできるようになる。このように、バイポーラサイトの有効活用が図られる。基本セル当たりに必要とされるバイポーラサイトの数が従来技術の設計よりも低減化されることに注意されたい。一般に、従来のセルは基本セル中に３サイト当たり１個のバイポーラサイトを含み、バイポーラサイトの不十分な活用に留まっている。本発明の基本セルは基本セルの中に５サイト当たり１個のバイポーラサイトを提供する。
【００１６】
図２ｂはＣＭＯＳゲートアレイ基本セルの平面図を示しているが、この基本セルは従来のゲートアレイ基本セルと比べて負荷を低減化されている。図示のように、この基本セルはＣＭＯＳサイトだけを含んでいる。このようなサイトのタイル張り配置の結果、図２ｂに示すように、大型のＣＭＯＳサイトＣＬが小型のＣＭＯＳサイトＣＳに接するようになる。ＢｉＣＭＯＳゲートアレイ用の、図２ａに示されたようなセルのタイル張り配置と同様に、このＣＬとＣＳサイト間のような大型対小型のゲート幅のパターンは、負荷を減少させ、従来のゲートアレイ基本セルと比べてゲートアレイ動作速度の増大を許容する。タイル張りパターンに固有な低減化された入力容量のために負荷の減少が得られる。サイト間の接続は接続記号２で示されたようにもっぱら横方向である。
【００１７】
図２ａおよび図２ｂに示されたように、数多くの基本セル１００は行および列のアレイに組み合わされて図２ｃに示されたようなゲートアレイ１１０を形成する。ゲートアレイ中の各基本セルは未接続のトランジスタを含み、個々の基本セルは互い違うように構成され、所望の論理回路を生成できる。基本セルを構成するために使用される金属配線パターンはマクロと呼ばれる。個々の顧客の仕様に従ってＡＳＩＣを生成するために、基本セルに対して個々に異なるマクロが適用される。
【００１８】
本発明の好適実施例に従うＢｉＣＭＯＳゲートアレイ基本セルの模式図が図３に示されている。これに対応する平面図は図４に示され、好適実施例に従うＣＭＯＳ基本セルの平面図が図５に示されている。
【００１９】
図３−図４を参照すると、ＢＮサイトの上側に位置するＣＬおよびＣＳサイトはＢＮサイトの下側に位置するＣＬおよびＣＳサイトを反転したものとなっている。各バイポーラサイトＢＮはバイポーラトランジスタ２とインバータ４とを含む。バイポーラトランジスタ２は５μｍ×０．０６μｍのオーダーであり、ＢＮサイトの外側端に位置している。バイポーラトランジスタ２は隣接する基本セルのＢＮサイトと共通コレクタを共有している。インバータ４のｎチャンネルトランジスタは各々、１．６μｍのオーダーのゲート幅を有し、合計で３．２μｍであり、インバータ４のｐチャンネルトランジスタは各々が４．８μｍのオーダーのゲート幅を有し、合計で９．６μｍとなっている。インバータ４は各ＢＮサイトの内側に位置しており、隣接するＢＮサイトと共通ｎウエルを共有している。
【００２０】
各ＣＬサイトは、１対のパストランジスタ６、１対のｐチャンネルトランジスタ８、１対のｐチャンネルトランジスタ１０、および１対の小型ｐチャンネルトランジスタ１２を含む。パストランジスタ６はＳＲＡＭ中のパスゲートとして使用されるのが典型的である。しかし、当業者には明らかなように、それらは論理ゲートを形成する等、他の機能を形成するように接続できる。好適実施例では、パストランジスタ６の寸法は３．９μｍのオーダーである。パストランジスタ６はＣＬサイトの、ＢＮサイトに最も近い端に位置している。トランジスタ８および１０は典型的には、組み合わせて使用され、ＣＭＯＳ論理ゲートまたは駆動回路を形成する。トランジスタ８および１０は各々９．０μｍのオーダーの寸法を有している。トランジスタ８および１０はＣＬサイトの中央に位置しており、ｎチャンネルトランジスタ８はパストランジスタ６とｐチャンネルトランジスタ１０との間に位置している。トランジスタ１２は典型的には論理機能用として使用され、２．４μｍのオーダーの寸法を有している。トランジスタ１２はｐチャンネルトランジスタ１０に隣接して位置し、ＣＬサイトの、パストランジスタ６とは反対側の端に位置している。
【００２１】
各ＣＳサイトは、１対のパストランジスタ６、２対のｎチャンネルトランジスタ１４、および２対のｐチャンネルトランジスタ１６を含む。パストランジスタ６は、ＣＬサイトの場合と同様にＢＮサイトに最も近いＣＳサイトの端に位置している。トランジスタ１４および１６は、トランジスタ８および１０の寸法の半分に可能な限り近い寸法である。好適実施例では、トランジスタ１４および１６は各々４．６μｍのオーダーである。
【００２２】
１対のトランジスタ１４および１対のトランジスタ１６が区分１８を構成している。各ＣＳは２つの同一区分１８（構造的にもレイアウトの点でも同一）有している。２つの区分１８の間に同じ寄生効果が得られるように、同様な配置が望まれる。このためおよび面積節約のために、各ＣＳサイト中で、ｐチャンネルトランジスタ１６対がｐチャンネルトランジスタ１４対の間に位置している。各ＣＳサイトは２つの同一区分１８を有し、各区分１８はトランジスタ８および１０の半分の幅を有するトランジスタを含むため（プロセスの間に生ずる０．２μｍの幅縮小を考慮に入れて）、２つの区分１８は並列接続されてＣＬサイト中でのトランジスタ８および１０と電気的に等価なものを提供する。このように、経路選択の柔軟性のためおよび／または駆動区分の追加のために、必要なだけの数のＣＳサイトが電気的に等価なＣＬサイトへ変換される（トランジスタ１２を除いて等価）。
【００２３】
好適実施例のＣＭＯＳ基本セルの平面図が図５に示されている。ＣＭＯＳ基本セルの模式図は、ＢＮサイトが除かれていることを除いて図３に示されたＢｉＣＭＯＳ基本セルのそれと同一である。ＣＭＯＳ基本セルの各ＣＳおよびＣＬ区分はＢｉＣＭＯＳ基本セル中の各ＣＳおよびＣＬ区分と同一である。ＢｉＣＭＯＳ基本セル中（図４）のＣＭＯＳサイト（ＣＬおよびＣＳ）はＣＭＯＳ基本セル中（図５）のＣＭＯＳサイト（ＣＬおよびＣＳ）と正確に同じパターンを有しているので、ＣＭＯＳ基本セル用のＣＭＯＳマクロ（または金属配線パターン）を修正なしでＢｉＣＭＯＳ基本セルに利用できる。このことはまた、ＢｉＣＭＯＳ基本セル中のＣＭＯＳサイト（ＣＬおよびＣＳ）間にバイポーラＢＮサイトが挟まれた形のレイアウトにもよる。ＣＭＯＳライブラリはＢｉＣＭＯＳゲートアレイとＣＭＯＳゲートアレイとの間で共有できる。ＢｉＣＭＯＳゲートアレイとＣＭＯＳゲートアレイとでこのように共通基本セルの設計を共有する方式はライブラリのサポート業務を軽減することから、これら２つの技術の間の協力関係を促進する。
【００２４】
ＢｉＣＭＯＳおよびＣＭＯＳの基本セルは、次に述べるように、図６ないし図１１ｂに示された基本セルの一部を示す構造配置で、従来のプロセスを用いて形成される。図６ないし図１１ｂは、好適基本セルの、ＣＬおよびＣＳサイトの１つの行と２つのＢＮサイトだけを示している。当業者には明らかなように、ＢＮサイト中の構造はＣＭＯＳ基本セルでは省かれている。
【００２５】
本発明に従う基本セルを作製する目的で、図６に示すように半導体基板２２中に深いウエル領域２４が形成される。深いウエル領域２４は燐および／または砒素等のｎ形ドーパントをイオン打ち込みまたは拡散することで形成される。深いウエル領域２４の実際の平面的な形状はほぼ四辺形である。
【００２６】
図７は図６の構造の上に重ね合わせた格子点パターン２６を示す。格子点パターン２６は物理的な層ではない。これは単に、設計中の基準とする目的で使用されるものであり、これを用いて多結晶半導体（ポリ）ラインおよび金属配線ラインが格子点パターン２６の格子点に沿って揃えて配置される。格子点パターン２６の格子点は更に、特定の設計用に最適な経路選択を決定するための自動配置およびルーティングツールによって格子をつなぐためにも使用される。
【００２７】
次に、図８に示すように、モート領域ＰＭＯＡＴ２８、ＮＭＯＡＴ３０、およびＮＭＯＡＴ３０Ａが形成される。ＰＭＯＡＴ２８とＮＭＯＡＴ３０との間の陰影の違いに注意されたい。ＰＭＯＡＴ２８は、一般に、深いウエル領域２４中に形成され、一方、ＮＭＯＡＴ３０および３０Ａは、一般に、基板２２中へ直接形成される。モート領域２８、３０、および３０Ａは従来技術に従って形成される。例えば、ＰＭＯＡＴ２８とＮＭＯＡＴ３０および３０Ａを形成すべきエリアをマスクするために、マスク層（図示されていない）が形成される。次に、露出したエリアにフィールド酸化物領域２９が形成され、マスク層が除去される。次に、ｐ＋およびｎ＋打ち込みが実行される。図示の便宜上、図７に示された深いウエル領域２４は図８および図９には示されていない。
【００２８】
図９はＰＭＯＡＴ２８のエリアおよびＮＭＯＡＴ３０のエリアに関するポリゲート３１およびポリジャンパー３２の位置を示す平面図である。図示の便宜上、ポリゲート３１およびポリジャンパー３２は陰影を施して示しているが、いくつかにだけ符号を付けてある。ポリゲート３１はモート２８および３０の上を横切っている。ポリジャンパーはポリジャンパーがモート２８および３０の上を横切らないことからポリゲートと区別できる。ポリゲート３１は、構造の上にゲート酸化物を形成し、ゲート酸化物層の上に多結晶シリコン層を堆積させることによって形成される。多結晶シリコン層およびゲート酸化物層は次にエッチされて、ポリゲート３１が形成される。ポリジャンパー３２は同時に形成されるかあるいは別に多結晶シリコンの堆積とエッチとを行うことで形成される。
【００２９】
互いに隣接して形成されたＮＭＯＡＴ３０Ａ（図示の便宜上、すべてには符号を付けていない）は読み出し／書き込みＳＲＡＭパスゲート用のトランジスタサイトとして働く。ＮＭＯＡＴ３０とＰＭＯＡＴ２８を用いてそのようなＳＲＡＭ用の交差接続されたインバータが構築される。ポリジャンパーは基本セル上の電気的接続のために使用され、基本セルのフィールド酸化物２９の上に形成される。フィールド酸化物２９は基本セルの電気伝導性要素間の分離のために使用される。
【００３０】
バイポーラトランジスタ２は従来技術に従って形成される。その下の深いウエル領域２４に対するコンタクトを提供する拡散領域３０Ｂが形成される。図７に示されたように、拡散領域３０Ｂの下の深いウエル領域２４はバイポーラトランジスタ２のコレクタとなる。エミッタ電極３１Ａの形成の前にベース領域２８Ａが打ち込まれる。エミッタ電極３１Ａは、ポリゲート３１に先だってあるいはそれと同時に形成される。例えば、上述の多結晶シリコンの堆積に先だってゲート酸化物層がエッチされて、ベース領域２８Ａの上にエミッタコンタクトエリアが残される。多結晶シリコン層が次に堆積され、ゲート酸化物層と一緒にエッチされて、ポリゲート３１、ポリジャンパー３２、およびエミッタ電極３１Ａが形成される。
【００３１】
次に続くプロセスはｐ＋およびｎ＋のソース／ドレイン領域３３Ａおよび３３Ｂの形成である。Ｐ＋ソース／ドレイン領域３３Ａはホウ素等のｐ形ドーパントを打ち込みおよび拡散させることによって形成され、ｎ＋ソース／ドレイン領域３３Ｂは燐および／または砒素等のｎ形ドーパントを打ち込みおよび拡散させることによって形成される。図示の便宜上、ソース／ドレイン領域３３Ａ−Ｂのいくつかのものだけに符号を付けてある。
【００３２】
図１０は、基本セル上の大型および小型のＣＭＯＳサイト（それぞれＣＬおよびＣＳと符号を付けてある）の、バイポーラサイトＢＮおよびその他の関連基本セル回路要素との相対的な位置を示す、基本セルの一部の平面図を示している。基本セル要素は互いに重ね合わせた形で図１０に示されている。図示の便宜上、ＰＭＯＡＴ２８およびＮＭＯＡＴ３０は陰影を付けて示され、ポリゲートとジャンパー３２とは陰影なしとしてある。更に、図示の便宜上、すべての要素には符号付けしていないが、既に示した図面に示されたのと同じ相対的位置は保たれている。図７に示された形状の上に重ねて表示された要素のすべてはその下にｎ形ウエル２４のパターンを有している。アースＧＮＤおよびパワーバスＶＣＣは、図示のように、好適には最上層の金属配線層を表す。金属配線層の形成は、中間レベル誘電体堆積、コンタクト／ビア形成、および金属堆積・エッチの引き続く処理によって所望の相互接続を形成することを含む。相互接続の金属／コンタクト／ビアの領域は数字３４で表されている。
【００３３】
図１１ａおよび図１１ｂはそれぞれ、図１０の金属／コンタクト／ビア３４を詳細に示す平面図および断面図を示している。領域３４は従来技術で形成される。例えば、中間レベル誘電体層３５が構造を覆って堆積される。次に、所望の場所に、中間レベル誘電体層３５を貫通してポリゲート３１またはモート領域２８、３０に達するコンタクト３６が形成される。金属層ＭＥＴ１ １１２が堆積され、パターン化され、そしてエッチされる。第２の中間レベル誘電体が堆積され、ビアＶＩＡ１ １１４がこの第２の中間レベル誘電体層を通ってＭＥＴ１
１１２まで形成される。第２の金属層ＭＥＴ２ １１８が堆積され、パターン化され、そしてエッチされる。相互接続レベルの所望数に応じてこのプロセスが繰り返される。図１１ａおよび図１１ｂには３層の相互接続レベルが示されている。
【００３４】
図１０にはＧＮＤとＶＣＣが示されているが、ＧＮＤとＶＣＣは最上層の金属配線層中に形成されることが好ましい。従って、基本セル中のトランジスタ間または基本セル間の所望の相互接続（すなわち、マクロ）は、ＧＮＤおよびＶＣＣ金属相互接続ラインに先だって形成される。ＶＣＣおよびＧＮＤ用の最上層金属相互接続を使用することで、ゲートアレイ全体に亘るＶＣＣおよびＧＮＤ金属ラインは、基本セルに対するマクロ相互接続を妨害しない。
【００３５】
当業者には明らかなように、当該分野で良く知られたように、代替えおよび／または付加的なプロセス工程を実行することができる。例えば、ポリゲート３１の形成の前に低濃度にドープされたドレインを形成することができ、更に／あるいは従来技術に従ってポリゲート３１およびソース／ドレイン領域３３Ａ−Ｂをシリサイド化することもできる。
【００３６】
図１０の基本セル部分に対して各種のマクロを適用することについて図１２ａないし図２３を参照しながらここで説明する。以下で説明するマクロは数多くの可能なマクロのうちのいくつかに過ぎない。数多くのその他のマクロは本明細書を参照することで当業者には明かとなろう。
【００３７】
図１２ａないし図１４を参照しながら２入力ＮＡＮＤゲートマクロについて説明する。図１２ａおよび図１２ｂは、図１０に示された基本セル上に実現することのできる２入力ＮＡＮＤゲートマクロの、それぞれ平面図および模式図を示す。マクロのための金属配線は図１２ａ中に陰影を付して示されている。
【００３８】
図１２ａおよび図１２ｂを参照すると、ＮＡＮＤゲートの２つの入力はＡおよびＢと符号を付けられている。ＮＡＮＤゲートの出力はＹと符号を付されている。パワーバス供給電圧ＶｃｃはＶＣＣと記号を付けられ、回路アースバスはＧＮＤと記されている。ＮＡＮＤゲートは、並列接続された２つのｐチャンネルトランジスタ１２２、１２４と、直列接続された２つのｎチャンネルトランジスタ１２６、１２８を含む。各入力（Ａ，Ｂ）は１個のｐチャンネルトランジスタおよび１個のｎチャンネルトランジスタへつながれている。出力Ｙはｐチャンネルトランジスタとｎチャンネルトランジスタとの接続点である。動作時には、出力Ｙは、ＡとＢの両方が論理的に”高レベル”信号である時にのみＧＮＤへつながれることになる。そうでなければ、ＹはＶＣＣへつながれよう。
【００３９】
図１３は、図１２ａの２入力ＮＡＮＤゲートマクロ用の金属／コンタクト／ビア領域３４に相対的なパワーおよびアースバスの平面図を詳細に示している。図示の便宜のためだけに、パワーおよびアースバスは陰影を付けて示されている。
【００４０】
図１４は図１２ａの２入力ＮＡＮＤゲートマクロ用に使用されるＣＯＮＴＡＣＴ（コンタクト）３６の平面図を示す。コンタクト３６は金属相互接続層ＭＥＴ１を、図１１ａ−ｂに示されたように多結晶シリコンまたはモート領域へつないでいる。図示の便宜上、コンタクトすべてに記号を付けているわけではない。
【００４１】
ここで、図１５ないし図１８を参照しながらＣＭＯＳ２入力排他的ＯＲゲートマクロについて説明する。
【００４２】
図１５はＣＭＯＳ２入力排他的ＯＲゲートの模式図を示す。ＡおよびＢは真の入力信号を表し、Ａ（バー）およびＢ（バー）は相補信号を表す。Ｙは２入力排他的ＯＲゲートの出力を表す。入力信号ＡとＢは両方とも対応するインバータ５０へ送り込まれ、そこから各々反転した信号Ａ（バー）およびＢ（バー）となって出力される。図示のように、信号Ａ、Ｂ、Ａ（バー）、およびＢ（バー）はｐチャンネルトランジスタ５２およびｎチャンネルトランジスタ５４へ送られる。トランジスタ５２および５４のドレイン／ソースはインバータ５６へつながれ、インバータ５６の出力は排他的ＯＲゲートの出力Ｙを供給する。
【００４３】
図１６は図１５のインバータ５６を詳細に示す模式図を示している。図示のように、ｐチャンネルトランジスタ５８はそれのドレインをｎチャンネルトランジスタ６０のドレインへつながれている。
【００４４】
図１７は、図１５のＣＭＯＳ２入力排他的ＯＲゲートマクロを実現するために使用されるコンタクト３６を備えた金属配線プログラメーション（ｐｒｏｇｒａｍｍａｔｉｏｎ）（図示の便宜上のみの理由で陰影を付けて示されている）の平面図を示す。
【００４５】
図１８はＣＭＯＳ２入力排他的ＯＲゲートマクロの平面図であって、ポリゲート３１、モート２８、３０、およびＧＮＤとＶＣＣの金属配線を示している。
【００４６】
ここで、図１９ないし図２３を参照しながら、ＢｉＮＭＯＳ２入力排他的ＯＲゲートマクロについて説明する。
【００４７】
図１９はＢｉＮＭＯＳドライバーを使用して実現される２入力排他的ＯＲゲートの模式図を示す。この図は図１５に類似している。しかし、インバータ５６の代わりにインバータ６２が用いられている。インバータ６２は次に述べるように、ＢｉＮＭＯＳ回路を含んでいる。
【００４８】
図２０はインバーター６２を詳細に描いた模式図を示している。インバータ６２は、ｎチャンネルトランジスタ６６へつながれたｐチャンネルトランジスタ６４を含むインバータ３を含んでいる。トランジスタ６６の各ドレイン／ソースはトランジスタ６８のドレイン／ソースへつながれている。インバータ６２はまた、ｐチャンネルトランジスタ７４へつながれたｎチャンネルトランジスタ７２を含むインバータ７０を含んでいる。インバータ７０の出力はバイポーラトランジスタ７６のベースへつながれている。
【００４９】
図２１は、２入力排他的ＯＲマクロを実現するＢｉＮＭＯＳドライバーの平面図を示す。この図でＭＥＴ１の金属配線パターンがモート領域２８および３０に重ね合わされている。
【００５０】
図２２は、２入力排他的ＯＲマクロを実現するＢｉＮＭＯＳドライバーの実現のためのすべてのコンタクトを備えたＭＥＴ１（陰影付き）の平面図を示している。
【００５１】
図２３は２入力排他的ＯＲマクロを実現するＢｉＮＭＯＳドライバーと一緒に用いられるパワーバスを示す平面図を示している。
【００５２】
本発明はそれの好適実施例および特定の代替え例に関連して詳細に説明してきたが、この説明がほんの一例に過ぎないこと、そしてそれに限定されないことを理解されたい。更に、本発明の実施例の詳細に関しては数多くの変更が可能であり、また本発明のその他の実施例が可能であることは本明細書を参照することで当業者には明かであろう。そのような変更や付加的な実施例のすべてが、既に提示した本発明の特許請求の範囲によって定義される本発明の精神および真のスコープに包含されることを理解されるべきである。例えば、基本セル中のＣＳサイトの数を増やすことによってより高密度の基本セルが構築できる。
【００５３】
以上の説明に関して更に以下の項を開示する。
（１）ゲートアレイ用の基本セルであって、
ａ．少なくとも１つの行の形に配置された複数個のＣＭＯＳサイトであって、第１のゲート幅のトランジスタを有する２つの小型ＣＭＯＳサイトと、前記第１のゲート幅よりも広い第２のゲート幅のトランジスタを有する２つの大型ＣＭＯＳサイトとを前記少なくとも１つの行のうちの各々の行の中に含む複数個のＣＭＯＳサイト、
を含む基本セル。
【００５４】
（２）第１項記載の基本セルであって、前記少なくとも１つの行が２つの行を含んでおり、前記行の第１のものの中のＣＭＯＳサイトが前記行の第２のものの中のＣＭＯＳサイトを反転したものである基本セル。
【００５５】
（３）第１項記載の基本セルであって、前記大型のＣＭＯＳサイトが論理関数を実行するように設計された基本セル。
【００５６】
（４）第２項記載の基本セルであって、更に、前記２つの行の間に位置する少なくとも１つのバイポーラサイトを含む基本セル。
【００５７】
（５）ゲートアレイ用の基本セルであって、
ａ．複数個の第１ＣＭＯＳサイトであって、それぞれが少なくとも２つの同一区分を含み、各区分が第１のゲート幅のトランジスタを含んでいる複数個の第１ＣＭＯＳサイト、
ｂ．複数個の第２ＣＭＯＳサイトであって、それぞれが前記第１のゲート幅の約２倍の第２のゲート幅のトランジスタを有し、前記複数個の第１ＣＭＯＳサイトの各々の中のトランジスタが前記複数個の第２ＣＭＯＳサイト中のトランジスタの１つと電気的に等価なものとなるように構成できる複数個の第２ＣＭＯＳサイト、
を含む基本セル。
【００５８】
（６）第５項記載の基本セルであって、更に、前記複数個の第１ＣＭＯＳサイトおよび前記複数個の第２ＣＭＯＳサイトに隣接して位置する少なくとも１個のバイポーラートランジスタを含む基本セル。
【００５９】
（７）第５項記載の基本セルであって、前記複数個の第１ＣＭＯＳサイトおよび前記複数個の第２ＣＭＯＳサイトが少なくとも２つの行の形に配置されて、各行の中に前記第１ＣＭＯＳサイトの少なくとも２個と、前記第２ＣＭＯＳサイトの少なくとも２個とが含まれている基本セル。
【００６０】
（８）第７項記載の基本セルであって、更に、前記少なくとも２つの行の間に位置する少なくとも１個のバイポーラトランジスタを含む基本セル。
【００６１】
（９）第８項記載の基本セルであって、前記少なくとも１個のバイポーラサイトが２個のバイポーラサイトを含んでいる基本セル。
【００６２】
（１０）第７項記載の基本セルであって、前記少なくとも１個のバイポーラサイトが少なくとも１個のバイポーラトランジスタと少なくとも１個のＣＭＯＳインバータとを含んでいる基本セル。
【００６３】
（１１）第５項記載の基本セルであって、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイトが各々、前記第１のゲート幅よりも狭い第３のゲート幅を有する１対のトランジスタを含んでいる基本セル。
【００６４】
（１２）第５項記載の基本セルであって、前記第２ＣＭＯＳサイトが更に、前記第１のゲート幅よりも狭い第４のゲート幅を有する１対の小型ｐチャンネルトランジスタを含んでいる基本セル。
【００６５】
（１３）第５項記載の基本セルであって、第１ＣＭＯＳサイトの各々の中の前記第１のゲート幅の前記トランジスタが４個の中型ｐチャンネルトランジスタおよび４個の中型ｎチャンネルトランジスタを含み、第２ＣＭＯＳサイトの各々の中の前記第２のゲート幅の前記トランジスタが２個の大型ｐチャンネルトランジスタおよび２個の大型ｎチャンネルトランジスタを含んでいる基本セル。
【００６６】
（１４）第１３項記載の基本セルであって、前記４個の中型ｐチャンネルトランジスタが前記４個の中型ｎチャンネルトランジスタの間に位置している基本セル。
【００６７】
（１５）第１３項記載の基本セルであって、前記大型ｐチャンネルトランジスタの１個のもののゲートが前記大型ｎチャンネルトランジスタの１個のもののゲートへつながれ、前記大型ｐチャンネルトランジスタの他の１個のもののゲートが前記大型ｎチャンネルトランジスタの他のもののゲートから分離されている基本セル。
【００６８】
（１６）第５項記載の基本セルであって、更に、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイトの中に多結晶シリコンジャンパーを含む基本セル。
【００６９】
（１７）複数個の基本セルを含むゲートアレイであって、前記基本セルが各々、
ａ．各々が第１のゲート幅の中型トランジスタを含む複数個の第１ＣＭＯＳサイト、
ｂ．各々が前記第１のゲート幅よりも広い第２のゲート幅の大型トランジスタを含む複数個の第２ＣＭＯＳサイト、
を含み、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイトの各々が更に、前記第１のゲート幅よりも狭い第３のゲート幅を有する１対の小型トランジスタを含んでいるゲートアレイ。
【００７０】
（１８）行および列の形に配置された複数個の基本セルを含むゲートアレイであって、前記基本セルが各々、
ａ．第１のゲート幅を有する少なくとも２個の大型ｎチャンネルトランジスタ、
ｂ．前記第１のゲート幅よりも狭い第２のゲート幅を有する少なくとも２個の中型ｎチャンネルトランジスタ、
を含み、前記２個の中型ｎチャンネルトランジスタが並列接続される場合には前記大型ｎチャンネルトランジスタの１個と電気的に等価なものを提供するようになっているゲートアレイ。
【００７１】
（１９）第１８項記載のゲートアレイであって、各基本セルが更に、
ａ．第３のゲート幅を有する少なくとも２個の大型ｐチャンネルトランジスタ、
ｂ．前記第３のゲート幅よりも狭い第４のゲート幅を有する少なくとも２個の中型ｐチャンネルトランジスタ、
を含み、前記２個の中型ｐチャンネルトランジスタが並列接続される場合には前記大型のｐチャンネルトランジスタの１個と電気的に等価なものを提供するようになっているゲートアレイ。
【００７２】
（２０）第１９項記載のゲートアレイであって、前記第１のゲート幅が前記第３のゲート幅にほぼ等しく、前記第２のゲート幅が前記第４のゲート幅にほぼ等しいゲートアレイ。
【００７３】
（２１）第１９項記載のゲートアレイであって、前記少なくとも２個の中型ｎチャンネルトランジスタが各々の大型ｎチャンネルトランジスタに対して２個の中型ｎチャンネルトランジスタを含み、前記少なくとも２個の中型ｐチャンネルトランジスタが各々の大型ｐチャンネルトランジスタに対して２個の中型ｐチャンネルトランジスタを含んでいるゲートアレイ。
【００７４】
（２２）第２１項記載のゲートアレイであって、更に、各基本セルが、
ａ．大型ｎチャンネルトランジスタの各々に対して、また中型ｎチャンネルトランジスタの各２個に対して、前記中型ｎチャンネルトランジスタよりも狭いゲート幅を有する１個の小型ｎチャンネルトランジスタ、
ｂ．大型ｐチャンネルトランジスタの各々に対して、前記中型ｐチャンネルトランジスタよりも狭いゲート幅を有する１個の小型ｐチャンネルトランジスタ、
を含んでいるゲートアレイ。
【００７５】
（２３）ＢｉＣＭＯＳゲートアレイ用の基本セルであって、
ａ．少なくとも２つの行の形に配置された第１の複数個のＣＭＯＳサイト、
ｂ．前記少なくとも２つの行の間に位置する少なくとも１個のバイポーラトランジスタ、
を含む基本セル。
【００７６】
（２４）第２３項記載の基本セルであって、前記第１の複数個のＣＭＯＳサイトが、第１のゲート幅の１個のトランジスタを有する少なくとも１個の小型ＣＭＯＳサイトと、前記第１のゲート幅よりも広い第２のゲート幅の複数トランジスタを有する少なくとも１個の大型ＣＭＯＳサイトとを含んでいる基本セル。
【００７７】
（２５）第２４項記載の基本セルであって、前記第２のゲート幅が前記第１のゲート幅の２倍の値から５％以内の範囲にある基本セル。
【００７８】
（２６）第２４項記載の基本セルであって、前記行の各々が２個の小型ＣＭＯＳサイトと２個の大型ＣＭＯＳサイトとを含んでいる基本セル。
【００７９】
（２７）第２４項記載の基本セルであって、前記小型ＣＭＯＳサイトの各々が、前記第１のゲート幅を有する４個の中型ｎチャンネルトランジスタ、第３のゲート幅を有する４個の中型ｐチャンネルトランジスタ、および前記第１および第３のゲート幅よりも狭い第４のゲート幅を有する２個の小型ｎチャンネルトランジスタを含んでいる基本セル。
【００８０】
（２８）第２７項記載の基本セルであって、前記大型ＣＭＯＳサイトの各々が、前記第２のゲート幅の２個のｎチャンネルトランジスタ、前記第３のゲート幅よりも広い第５のゲート幅の２個のｐチャンネルトランジスタ、前記第４のゲート幅の２個のｎチャンネルトランジスタ、および前記第３のゲート幅よりも狭い第６のゲート幅の２個のｐチャンネルトランジスタを含んでいる基本セル。
【００８１】
（２９）第２８項記載の基本セルであって、前記第１のゲート幅が前記第３のゲート幅に等しく、前記第２のゲート幅が前記第５のゲート幅に等しい基本セル。
【００８２】
（３０）第２３項記載の基本セルであって、更に、前記第１の複数個のＣＭＯＳサイト間に複数個の横方向の接続を含むが、縦方向には接続を含まず、また前記ＣＭＯＳサイトと前記少なくとも１個のバイポーラサイトとの間に複数個の縦方向接続を含む基本セル。
【００８３】
（３１）第２３項記載の基本セルであって、前記バイポーラサイトが少なくとも１個のバイポーラトランジスタと少なくとも１個のＣＭＯＳインバータとを含んでいる基本セル。
【００８４】
（３２）第２３項記載の基本セルであって、前記少なくとも２つの行のうちの第１の行の中にある前記ＣＭＯＳサイトが前記少なくとも２つの行のうちの第２の行の中にあるＣＭＯＳサイトを反転したものである基本セル。
【００８５】
（３３）第２３項記載の基本セルであって、ＣＭＯＳ基本セル用に開発されたマクロが前記基本セルに対しても機能できるようになった基本セル。
【００８６】
（３４）第２３項記載の基本セルであって、バイポーラサイト対ＣＭＯＳサイトの比が１対４である基本セル。
【００８７】
（３５）入力負荷を低減化するゲートアレイ基本セルが開示されている。好適基本セルは２行のＣＭＯＳサイトを含む。各行は小型のＣＭＯＳサイトＣＳと大型のＣＭＯＳサイトＣＬとを含む。小型ＣＭＯＳサイトＣＳ中のトランジスタゲートは大型ＣＭＯＳサイトＣＬ中のトランジスタゲートよりも狭い。好ましくは、ＣＳサイトはＣＬサイトのトランジスタゲートの半分のトランジスタゲートを含み、それによってＣＳサイトにあるトランジスタゲートを並列接続することでＣＬサイトにあるトランジスタゲートと電気的に等価なものが構成できるようになっている。
【図面の簡単な説明】
【図１】タイル張りされた、従来技術のバイポーラ／相補型金属酸化物半導体（ＢｉＣＭＯＳ）基本セルの代表的な一部分の平面図。
【図２】ａは本発明に従う、高度なバイポーラサイトの活用を許容するゲートアレイ基本セルの平面図。
ｂは本発明に従うＣＭＯＳゲートアレイ基本セルの平面図。
ｃは本発明に従うゲートアレイの平面図。
【図３】本発明に従う基本セルの模式図。
【図４】本発明のＢｉＣＭＯＳ基本セルの平面図。
【図５】本発明に従うＣＭＯＳ基本セルの平面図。
【図６】製造段階にある本発明に従う基本セルの部分平面図であって、半導体基板中に深いウエル領域が形成された段階を示す平面図。
【図７】製造段階にある本発明に従う基本セルの部分平面図であって、図６の構造の上に格子点パターンを重ね合わせた平面図。
【図８】製造段階にある本発明に従う基本セルの部分平面図であって、モート領域が形成された段階を示す平面図。
【図９】製造段階にある本発明に従う基本セルの部分平面図であって、モート領域に対するポリゲートおよびポリジャンパーの位置を示す平面図。
【図１０】製造段階にある本発明に従う基本セルの部分平面図であって、大型および小型ＣＭＯＳセルのバイポーラサイトに対する位置を示す平面図。
【図１１】ａは製造段階にある本発明に従う基本セルの部分平面図であって、図１０の金属／コンタクト／ビア領域の詳細を示す平面図。ｂは製造段階にある本発明に従う基本セルの部分平断面図であって、図１０の金属／コンタクト／ビア領域の詳細を示す断面図。
【図１２】ａは図１０に示された基本セルに組み込むことのできる２入力ＮＡＮＤゲートマクロの平面図。ｂは図１２ａに示された２入力ＮＡＮＤゲートの模式図。
【図１３】図１２ａの２入力ＮＡＮＤゲートマクロに対する金属／コンタクト／ビアに相対的なパワーおよびアースのバスの平面図。
【図１４】図１２ａの２入力ＮＡＮＤゲートマクロ用に使用されるコンタクトの平面図。
【図１５】ＣＭＯＳ２入力排他的ＯＲゲートの模式図。
【図１６】図１５のインバータの詳細を示す模式図。
【図１７】多結晶ゲートおよび拡散エリアを示す図１５のＣＭＯＳ２入力排他的ＯＲゲート用のマクロ平面図。
【図１８】図１７のＣＭＯＳ２入力排他的ＯＲゲートマクロを実現するために用いる、コンタクト付きの金属配線プログラメーション（ｐｒｏｇｒａｍｍａｔｉｏｎ）（図示の目的上、陰影で示してある）の平面図。
【図１９】ＢｉＮＭＯＣドライバーを使用して実現される２入力排他的ＯＲゲートの模式図。
【図２０】図１９のＢｉＮＭＯＳインバータの詳細を示す模式図。
【図２１】図１９の２入力排他的ＯＲゲートを実現するために使用される２入力排他的ＯＲマクロの平面図。
【図２２】２入力排他的ＯＲマクロを実現する図２１のＢｉＮＭＯＳドライバーと一緒に使用されるパワーバスを示す平面図。
【図２３】２入力排他的ＯＲマクロを実現する図２１のＢｉＮＭＯＳドライバーの実現のための、コンタクトを備えたＭＥＴ１（陰影で示した）の平面図。
【符号の説明】
２ 接続
２ バイポーラトランジスタ
４ インバータ
６ パストランジスタ
８ ｎチャンネルトランジスタ
１０ ｐチャンネルトランジスタ
１２ 小型ｐチャンネルトランジスタ
１４ ｎチャンネルトランジスタ
１６ ｐチャンネルトランジスタ
１８ 区分
２２ 半導体基板
２４ 深いウエル領域
２６ 格子点パターン
２８ ＰＭＯＡＴ
２８Ａ ベース領域
３０ ＰＭＯＡＴ
３０Ａ ＮＭＯＡＴ
３０Ｂ 拡散領域
３１ ポリゲート
３１Ａ エミッタ電極
３２ ポリジャンパー
３３Ａ ｐ＋ソース／ドレイン領域
３３Ｂ ｐ＋ソース／ドレイン領域
３４ 金属／コンタクト／ビア領域
３５ 中間レベル誘電体層
３６ コンタクト
５０ インバータ
５２ ｐチャンネルトランジスタ
５４ ｎチャンネルトランジスタ
５６ インバータ
５８ ｐチャンネルトランジスタ
６０ ｎチャンネルトランジスタ
６２ インバータ
６３ インバータ
６４ ｐチャンネルトランジスタ
６６ ｎチャンネルトランジスタ
６８ ｎチャンネルトランジスタ
７０ インバータ
７２ ｎチャンネルトランジスタ
７４ ｐチャンネルトランジスタ
７６ バイポーラトランジスタ
１００ 基本セル
１１０ ゲートアレイ
１１２ 金属層ＭＥＴ１
１１４ ビアＶＩＡ１
１１８ 金属層ＭＥＴ２
１２２，１２４ ｐチャンネルトランジスタ
１２６，１２８ ｎチャンネルトランジスタ
Claims (1)
- ゲートアレイ用の基本セルであって、
ａ．複数個の第１ＣＭＯＳサイトであって、該第１ＣＭＯＳサイトの各々が少なくとも２つの同一区分を含み、各区分が第１のゲート幅の複数トランジスタを含んでいる複数個の第１ＣＭＯＳサイトと、
ｂ．複数個の第２ＣＭＯＳサイトであって、該第２ＣＭＯＳサイトの各々が前記第１のゲート幅の約２倍の第２のゲート幅の複数トランジスタを有して、前記複数個の第１ＣＭＯＳサイトの各々における複数トランジスタが前記複数個の第２ＣＭＯＳサイトにおける複数トランジスタの１つと電気的に等価なものとなるように構成できる複数個の第２ＣＭＯＳサイトと
を含み、前記第１ＣＭＯＳサイトおよび前記第２ＣＭＯＳサイト各々が前記第１のゲート幅より狭い第３のゲート幅を有する１対のトランジスタを含んでいる基本セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US240411 | 1994-05-10 | ||
| US08/240,411 US5591995A (en) | 1994-05-10 | 1994-05-10 | Base cell for BiCMOS and CMOS gate arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851353A JPH0851353A (ja) | 1996-02-20 |
| JP3577131B2 true JP3577131B2 (ja) | 2004-10-13 |
Family
ID=22906407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11095595A Expired - Fee Related JP3577131B2 (ja) | 1994-05-10 | 1995-05-09 | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5591995A (ja) |
| EP (1) | EP0683524B1 (ja) |
| JP (1) | JP3577131B2 (ja) |
| KR (1) | KR100377892B1 (ja) |
| DE (1) | DE69524804T2 (ja) |
| TW (1) | TW268167B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720816B2 (ja) * | 1995-03-31 | 1998-03-04 | 日本電気株式会社 | ＢｉＭＯＳ集積回路 |
| JP3008892B2 (ja) * | 1997-05-28 | 2000-02-14 | 日本電気株式会社 | 半導体装置 |
| US6218225B1 (en) * | 1998-05-14 | 2001-04-17 | Texas Instruments Incorporated | Apparatus and method for high density CMOS gate arrays |
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| US6974978B1 (en) * | 1999-03-04 | 2005-12-13 | Intel Corporation | Gate array architecture |
| JP3313668B2 (ja) * | 1999-07-07 | 2002-08-12 | エヌイーシーマイクロシステム株式会社 | データ処理装置、情報記憶媒体 |
| US6703641B2 (en) * | 2001-11-16 | 2004-03-09 | International Business Machines Corporation | Structure for detecting charging effects in device processing |
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| JP2007173474A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | ゲートアレイ |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
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-
1994
- 1994-05-10 US US08/240,411 patent/US5591995A/en not_active Expired - Lifetime
-
1995
- 1995-04-29 KR KR1019950010902A patent/KR100377892B1/ko not_active IP Right Cessation
- 1995-05-04 EP EP95106723A patent/EP0683524B1/en not_active Expired - Lifetime
- 1995-05-04 DE DE69524804T patent/DE69524804T2/de not_active Expired - Lifetime
- 1995-05-09 JP JP11095595A patent/JP3577131B2/ja not_active Expired - Fee Related
- 1995-05-18 TW TW084104915A patent/TW268167B/zh not_active IP Right Cessation
-
1996
- 1996-05-21 US US08/651,137 patent/US5684311A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW268167B (ja) | 1996-01-11 |
| US5684311A (en) | 1997-11-04 |
| DE69524804T2 (de) | 2002-08-22 |
| KR950034686A (ko) | 1995-12-28 |
| DE69524804D1 (de) | 2002-02-07 |
| US5591995A (en) | 1997-01-07 |
| EP0683524A1 (en) | 1995-11-22 |
| JPH0851353A (ja) | 1996-02-20 |
| EP0683524B1 (en) | 2002-01-02 |
| KR100377892B1 (ko) | 2003-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031212 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040312 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040317 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
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| TRDD | Decision of grant or rejection written | ||
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