JP2001044397A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000010354 integration Effects 0.000 abstract description 11
- 238000009792 diffusion process Methods 0.000 description 49
- 239000010410 layer Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 33
- 239000011229 interlayer Substances 0.000 description 26
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 239000011295 pitch Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
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Abstract
セル間配線を可能にして集積度をより向上させる。 【解決手段】基本セルは、Nウエル10内にP形領域1
1〜13が列方向に配列され、Nウエル10に隣接する
Pウエル20内にN形領域21〜23が列方向に配列さ
れ、P形領域の間の上方を通りさらにN形領域の間の上
方を通るゲートライン34A及び35Aが行方向に形成
され、その両端側のウエル10及び20内にそれぞれウ
エルコンタクト領域16C及び26Cが形成され且つ該
両端にゲートコンタクト領域が形成されていない。第1
配線層の上方の第2配線層に、ウエルコンタクト領域と
接続される電源配線VDD及びVSSが列方向に形成さ
れている。
Description
直角な第1方向及び第2方向に配列されたマスタースラ
イス方式やスタンダードセル方式の半導体集積回路に関
する。
のパターン図である。ゲートラインにはハッチングが施
されている(他の図も同様)。
ウエル10内にP形拡散領域11、12及び13が列方
向に配列され、P形拡散領域11と12の間の上方及び
P形拡散領域12と13との間の上方にゲート絶縁膜、
例えばゲート酸化膜を介しそれぞれゲートライン14及
び15が形成されている。Nウエル10内にはさらに、
P形拡散領域11〜13を挟むようにN+形ウエルコン
タクト領域16及び17が形成されている。Nウエル1
0に隣接する、2点差線で示すPウエル20内にも同様
に、N形拡散領域21、22及び23が列方向に配列さ
れ、N形拡散領域21と22の間の上方及びN形拡散領
域22と23との間の上方にそれぞれゲートライン24
及び25が形成されている。Pウエル20内にはさら
に、N形拡散領域21〜23を挟むようにP+形ウエル
コンタクト領域26及び27が形成されている。ゲート
ライン14、15、24及び25の両端部には、層間コ
ンタクトを介して他の配線と接続するためのゲートコン
タクト領域が形成されている。
電源配線により、1つの基本セルBCXで例えば1つの
2入力ナンドゲートが形成される。N+形ウエルコンタ
クト領域16及び27はそれぞれ、第1配線層の上方の
第2配線層に形成された第1方向の電源ラインVDD及
びグランドラインVSSに接続される。図14(A)で
は簡単化のために、VDD及びVSSの配線をその中心
線(一点鎖線)で表している。
列されて、例えばマスタースライス方式のゲートアレイ
が構成される。この基本セルBCXは、行方向には重な
り無く詰めて配置されるが、図14(B)に示す如く、
列方向には隣り合うウエルコンタクト領域が重なり合う
ように配置される。
び列方向についてそれぞれ10G及び4Gであり、ここ
に、Gはグリットの間隔、例えば0.8μmである。セ
ル間接続は、第2配線層の上方の第3配線層の配線によ
り行われる。計算機による自動配線は、グリッドに沿っ
て行われる。
3を挟むようにNウエル10内にN +形ウエルコンタク
ト領域16及び17が形成され、N形拡散領域21〜2
3を挟むようにPウエル20内にP+形ウエルコンタク
ト領域26及び27が形成されているので、セルサイズ
が大きくなって集積度が低くなる。
が無駄になる。
行われるが、第2配線層にVDD及びVSSの電源ライ
ンが行方向に形成されているので、第2配線層におい
て、列方向のセル間配線を行うことができない。
Yのパターン図である。
と12Aの間の上方及びN形拡散領域21と22Aの間
の上方を通るゲートライン34が連続し、同様に、P形
拡散領域12Aと13の間の上方及びN形拡散領域22
Aと23の間の上方を通るゲートライン35が連続して
いる。この連続により、ゲートアレイの行方向セルピッ
チは図15(B)に示す如く(8G+G’)となり、図
14(B)の10Gよりも(2G−G’)だけ短くな
る。例えば、G=0.8μmのときG’=1.0μmで
あり、このとき2G−G’=0.6μmである。9Gで
はなく(8G+G’)であるのは、列方向にセルを配置
したときに、デザインルール上、隣り合うゲートコンタ
クト領域の間を確保する必要があるからである。
クト領域16及び17の替わりに、ゲートライン34及
び35の一端に形成されたゲートコンタクト領域341
と351との間の下方のNウエル10内に、N+形ウエ
ルコンタクト領域16Aが形成され、同様に、図14
(A)のP+形ウエルコンタクト領域26及び27の替
わりに、ゲートライン34及び35の他端に形成された
ゲートコンタクト領域342と352の間の下方のPウ
エル20内に、P+形ウエルコンタクト領域26Aが形
成されている。デザインルール上、ゲートコンタクト領
域341及び351とN+形ウエルコンタクト領域16
Aとの間に隙間を形成する必要があるので、拡散領域1
2A及び22Aの列方向幅は、他の拡散領域のそれより
も広くする必要がある。これにより、ゲートアレイの列
方向セルピッチは、図15(B)に示す如く(2G+
G’)となる。このため、集積度の向上が制限される。
ような問題点に鑑み、集積度をより向上させることが可
能な基本セルを備えた半導体集積回路を提供することに
ある。
1では、基本セルが互いに直角な第1方向及び第2方向
に配列された半導体集積回路において、該基本セルは、
Nウエル内に複数のP形領域が該第2方向に配列され、
該Nウエルと該第1方向に隣接するPウエル内に複数の
N形領域が該第2方向に配列され、該複数のP形領域の
間の上方を通りさらに該複数のN形領域の間の上方を通
るゲートラインが該第1方向に形成され、該ゲートライ
ンの一端側の該Nウエル内及び他端側の該Pウエル内に
それぞれNウエルコンタクト領域及びPウエルコンタク
ト領域が形成され且つ該一端及び該他端にゲートコンタ
クト領域が形成されておらず、第1配線層にセル内配線
が形成され、該第1配線層の上方の第2配線層に、該N
ウエルコンタクト領域と接続される電源配線及び該Pウ
エルコンタクト領域と接続される電源配線が該第2方向
に形成されている。
領域及びN形領域の該第2方向幅を互いに同一にするこ
とができるので、セルピッチを従来よりも短縮して高集
積化することが可能である。
第2配線層を用いて該第2方向のセル間配線を形成する
ことができ、自動配線において結線率が向上する。これ
により、さらなる高集積化が可能となる。
1方向及び第2方向に配列された半導体集積回路におい
て、該基本セルは、Nウエル内に複数のP形領域が該第
2方向に配列され、該Nウエルと該第1方向に隣接する
Pウエル内に複数のN形領域が該第2方向に配列され、
該複数のP形領域の間の上方を通りさらに該複数のN形
領域の間の上方を通るゲートラインが該第1方向に形成
され、該ゲートラインの1つの一端側の該Nウエル内及
び他端側の該Pウエル内にそれぞれNウエルコンタクト
領域及びPウエルコンタクト領域が形成され且つ該一端
及び該他端にゲートコンタクト領域が形成されておら
ず、該ゲートラインの他の1つの一端及び他端にそれぞ
れゲートコンタクト領域が形成され、第1配線層にセル
内配線が形成され、該第1配線層の上方の第2配線層
に、該Nウエルコンタクト領域と接続される電源配線及
び該Pウエルコンタクト領域と接続される電源配線が該
第2方向に形成されている。
領域及びN形領域の該第2方向幅を互いに同一にするこ
とができるので、セルピッチを従来よりも短縮して高集
積化することが可能である。
第2配線層を用いて該第2方向のセル間配線を形成する
ことができ、自動配線において結線率が向上する。これ
により、さらなる高集積化が可能となる。
1方向及び第2方向に配列された半導体集積回路におい
て、該基本セルは、Nウエル内に複数のP形領域が該第
2方向に配列され、該Nウエルと該第1方向に隣接する
Pウエル内に複数のN形領域が該第2方向に配列され、
該複数のP形領域の間の上方を通りさらに該複数のN形
領域の間の上方を通るゲートラインが該第1方向に形成
され、該ゲートラインの1つの一端側の該Nウエル内及
び他端にそれぞれNウエルコンタクト領域及びゲートコ
ンタクト領域が形成され、該ゲートラインの他の1つの
一端側の該Pウエル内及び他端にそれぞれPウエルコン
タクト領域及びゲートコンタクト領域が形成され、第1
配線層にセル内配線が形成され、該第1配線層の上方の
第2配線層に、該Nウエルコンタクト領域と接続される
電源配線及び該Pウエルコンタクト領域と接続される電
源配線が該第2方向に形成されている。
領域及びN形領域の該第2方向幅を互いに同一にするこ
とができるので、セルピッチを従来よりも短縮して高集
積化することが可能である。
第2配線層を用いて該第2方向のセル間配線を形成する
ことができ、自動配線において結線率が向上する。これ
により、さらなる高集積化が可能となる。
又は3において、上記第2方向に隣り合う上記基本セル
のパターンが該基本セル間の第1方向ラインに関し対称
であり、上記Pウエルコンタクト領域が該第2方向に隣
り合う該基本セルにわたって連続し、上記Nウエルコン
タクト領域が該第2方向に隣り合う該基本セルにわたっ
て連続している。
の第1方向ラインに関する対称性によりウエルコンタク
ト領域が第2方向に隣り合う基本セルにわたって連続す
るので、電源配線とウエルコンタクト領域との間を接続
する層間コンタクトの数を少なくして、他の層間コンタ
クトを形成することができる。
乃至4のいずれか1つにおいて、上記第1方向に隣り合
う上記基本セルのパターンが該基本セル間の第2方向ラ
インに関し対称であり、上記Pウエルコンタクト領域が
該第1方向に隣り合う該基本セルにわたって連続し、上
記Nウエルコンタクト領域が該第1方向に隣り合う該基
本セルにわたって連続している。
の第2方向ラインに関する対称性によりウエルコンタク
ト領域が隣り合う列で連続するので、このウエルコンタ
クト領域の上方の電源配線の幅を、該対称性がない場合
のそれの2倍より広くすることができ、これにより電源
配線の許容電流が増加し、電源電位がより安定する。
説明から明らかになる。
施形態を説明する。
第1実施形態に係る基本セルBC0のパターン図であ
る。
ウエル10内にP形拡散領域11〜13が列方向に配列
され、Nウエル10に隣接する、2点差線で示すPウエ
ル20内にN形拡散領域21〜23が列方向に配列され
ている。ゲートライン34Aは、P形拡散領域11と1
2の間の上方及びN形拡散領域21と22の間の上方を
通り、ゲートライン35Aは、P形拡散領域12と13
の間の上方及びN形拡散領域22と23の間の上方を通
っている。
はそれぞれゲートコンタクト領域340及び350が形
成されている。ゲートコンタクト領域340はP形拡散
領域11とN形拡散領域21の間の上方に位置し、ゲー
トコンタクト領域350はP形拡散領域13とN形拡散
領域23の間の上方に位置している。ゲートライン34
A及び35Aの一端側のNウエル10内にはN+形ウエ
ルコンタクト領域16Bが形成され、ゲートライン34
A及び35Aの他端側のPウエル20内にはP +形ウエ
ルコンタクト領域26Bが形成されている。ゲートライ
ン34A及び35Bの両端部には、ゲートコンタクト領
域が形成されていない。これにより、拡散領域12及び
22の列方向幅を、図15(A)中の拡散領域12A及
び22Aのそれよりも狭くすることができる。すなわ
ち、拡散領域12及び22の列方向幅は、他の拡散領域
のそれと同一になっている。
形ウエルコンタクト領域16B及びP+形ウエルコンタ
クト領域26Bの上方かつ列方向にそれぞれ電源ライン
VDD及グランドラインVSSが形成されている。図1
では、簡単化のためにVDD及びVSSの電源ラインを
その中心線(一点鎖線)で表している(他の図も同
様)。
は絶縁膜、例えば酸化膜が配置されている。
(A)の変形例であり、N+形ウエルコンタクト領域1
6C及びP+形ウエルコンタクト領域26Cがそれぞれ
Nウエル10及びPウエル20内に列方向に形成され、
これらの長さはセル枠の列方向長さに等しい。他の点
は、図1(A)の基本セルBC0と同一である。
C1と同一のセルの第1配線層に配線L1、L2及びL
3が形成され、さらに、×印を付した層間コンタクトC
1〜C7が形成されて、2入力ナンドゲートが構成され
ている。層間コンタクトC1は、P形拡散領域11と配
線L1との間を接続するためのものであり、層間コンタ
クトC2はN+形ウエルコンタクト領域16Cと配線L
1との間及び配線L1とその上方の電源ラインVDDと
の間を接続するためのものであり、層間コンタクトC3
はP形拡散領域13と配線L1との間を接続するための
ものである。層間コンタクトC4はP形拡散領域12と
配線L2との間を接続するためのものであり、層間コン
タクトC5はN形拡散領域21と配線L2との間を接続
するためのものである。層間コンタクトC6はN形拡散
領域23と配線L3との間を接続するためのものであ
り、層間コンタクトC7はP+形ウエルコンタクト領域
26Cと配線L3との間及び配線L3とその上方のグラ
ンドラインVSSとの間を接続するためのものである。
3に近く、グランドラインVSSがN形拡散領域21〜
23に近いので、これらの間の配線L1及びL3が短く
なり、その他のセル内配線L2の自由度が増している。
記載された2入力ナンドゲートの回路図である。
域11及び12とこれらの間の上方のゲートライン34
Aとを有し、PMOSトランジスタQ2は、P形拡散領
域12及び13とこれらの上方のゲートライン35Aと
を有し、NMOSトランジスタQ3は、N形拡散領域2
1及び22とこれらの上方のゲートライン34Aとを有
し、NMOSトランジスタQ4は、N形拡散領域22及
び23とこれらの間の上方のゲートライン35Aとを有
する。図2中のS及びDはぞれぞれトランジスタのソー
ス及びドレインを示している。ゲートコンタクト領域3
40及び350にそれぞれ入力1及び入力2が供給さ
れ、層間コンタクトC5から出力が取り出される。
隣合うP+形ウエルコンタクト領域26Cを重ね合わせ
て2行2列形成したアレイを示す。さらに大きなアレイ
を有するマスタースライス半導体集積回路では、隣合う
N+形ウエルコンタクト領域も重ね合わされる。
列方向のピッチはそれぞれ8G及び3Gとなり、図15
(B)の9G及び(2G+G’)よりも短いので、高集
積化が可能である。例えばG’=1.2Gの場合、本実
施形態と従来のセル面積比が(8/9)・(3/3.
2)=0.83となり、ゲートアレイのチップ上面積が
従来よりも約17%減少する。
2配線層を用いて列方向のセル間配線を形成することが
でき、自動配線において結線率が向上する。これによ
り、さらなる高集積化が可能となる。
第2実施形態に係る基本セルBC2のパターン図であ
る。
本セルBCYのゲートライン35のゲートコンタクト領
域351及び352を削除したものをゲートライン35
Aとし、これら削除領域の下方のNウエル10及びPウ
エル20内にそれぞれN+形ウエルコンタクト領域16
B及びP+形ウエルコンタクト領域26Bを形成したも
のである。これにより、拡散領域12の列方向幅を拡散
領域11及び13のそれと同一にすることができ、拡散
領域22についても同様であるので、基本セルBCYよ
りも面積が低減されて集積度が向上する。例えばG’=
1.2Gの場合、本実施形態と従来のセル面積比が3/
3.2=0.94となり、ゲートアレイのチップ上面積
が従来よりも約6%減少する。
及びP+形ウエルコンタクト領域26Bの上方の第2配
線層に形成された電源ラインVDD及びグランドライン
VSSが列方向であるので、上記第1実施形態で述べた
セル内配線の自由度向上及びセル間配線の結線率向上の
効果が得られる。
2とその上下反転パターンとを列方向に隣り合わせて配
置した2行1列のアレイを示す。この反転により、隣り
合うウエルコンタクトが連続するので、電源ラインとウ
エルコンタクトとの間を接続する層間コンタクトの数を
少なくし、この領域に他の層間コンタクトを形成するこ
とができる。
1(C)と同様に、第1配線層に配線L1〜L4を形成
し、さらに層間コンタクトC1〜C6、C71、C72
及びC8を形成して構成された2入力ナンドゲートのパ
ターン図である。
と下方のP+形ウエルコンタクト領域26Cとの間を接
続するためのものであり、層間コンタクトC72は配線
L4と上方のグランドラインVSSとの間を接続するた
めのものである。層間コンタクトC8は電源ラインVD
DとN+形ウエルコンタクト領域16Cとの間を接続す
るためのものである。
列形成したアレイを示す。
形例を、基本セルBC3として示すパターン図である。
タクト領域16D及びP+形ウエルコンタクト領域26
Dがいずれも第1方向外側に向かってセル枠まで伸びて
いる。他の点は基本セルBC2と同一である。
上下反転したパターンとを列方向に隣合わせたものを、
列方向に繰り返し配置し、この列のパターンを左右反転
したものを、この列に隣接して配置したアレイを示す。
クト領域26Dの4倍のパターン26Eを有する。ま
た、グランドラインVSSのパターンは、この4倍のパ
ターンに対応して第2配線層に形成されており、その幅
が図6のそれの2倍より大きいので、グランドラインV
SSの許容電流が増加し、電源電位がより安定する。こ
の点は、図8より大きなアレイを有するマスタースライ
ス半導体集積回路中の電源ラインVDDについても同様
である。
第3実施形態に係る基本セルBC4のパターン図であ
る。
本セルBCYのゲートライン35のゲートコンタクト領
域351及びゲートライン34のゲートコンタクト領域
342を削除したものをそれぞれゲートライン35B及
び34Bとし、これらの下方のNウエル10及びPウエ
ル20内にそれぞれN+形ウエルコンタクト領域16F
及びP+形ウエルコンタクト領域26Fを形成したもの
である。これにより、拡散領域12の列方向幅を拡散領
域11及び13のそれと同一にすることができ、拡散領
域22についても同様であるので、基本セルBCYより
も面積が低減されて集積度が向上する。
及びP+形ウエルコンタクト領域26Fの上方の第2配
線層に形成された電源ラインVDD及びグランドライン
VSSが列方向であるので、上記第1実施形態で述べた
セル内配線の自由度向上及びセル間配線の結線率向上の
効果が得られる。
4とその上下反転パターンとを列方向に隣り合わせて配
置した2行1列のアレイを示す。この反転により、隣り
合うウエルコンタクトが連続するので、電源ラインVD
DとN+形ウエルコンタクト領域16Cとの間を接続す
る層間コンタクトの数を少なくし、他の層間コンタクト
を形成することができる。この点は、図9(B)より大
きなアレイを有するマスタースライス半導体集積回路中
のP+形ウエルコンタクト領域についても同様である。
図1(C)と同様に、第1配線層に配線L1〜L4を形
成し、さらに層間コンタクトC1〜C6、C72、C7
及びC8を形成して構成された2入力ナンドゲートのパ
ターン図である。
グランドラインVSSとの間を接続するためのものであ
り、層間コンタクトC7はグランドラインVSSと下方
のP +形ウエルコンタクト領域26Fとの間を接続する
ためのものである。層間コンタクトC8は電源ラインV
DDと下方のN+形ウエルコンタクト領域16Cとの間
を接続するためのものである。
2列形成したアレイを示す。
変形例を、基本セルBC5として示すパターン図であ
る。
タクト領域16G及びP+形ウエルコンタクト領域26
Gがいずれも第1方向外側に向かってセル枠まで伸びて
いる。他の点は基本セルBC4と同一である。
れを上下反転したパターンとを列方向に隣り合わせたも
のを、列方向に繰り返し配置し、この列のパターンを左
右反転したものを、この列に隣接して配置したアレイを
示す。
タクト領域26Gの4倍のパターン26Hを有する。ま
た、グランドラインVSSのパターンはこの4倍のパタ
ーンに対応して第2配線層に形成されており、その幅が
図11のそれの2倍より大きいので、グランドラインV
SSの許容電流が増加し、電源電位がより安定する。こ
の点は、図13より大きなアレイを有するマスタースラ
イス半導体集積回路中の電源ラインVDDについても同
様である。
まれる。例えばエンベッディッドアレイもゲートアレイ
を有するので、本発明に含まれる。また、スタンダード
セル方式の半導体集積回路も本発明に含まれる。
のパターン図、(B)は(A)の変形例を示すパターン
図、(C)は(B)の基本セルを用いて形成された2入
力ナンドゲートのパターン図である。
入力ナンドゲートの回路図である。
クト領域を重ね合わせて2行2列形成したアレイを示す
パターン図である。
のパターン図、(B)は(A)の基本セルとその上下反
転パターンとを列方向に隣り合わせて配置した2行1列
のアレイを示すパターン図である。
線を形成し、さらに層間コンタクトを形成して構成され
た2入力ナンドゲートを示すパターン図である。
レイを示すパターン図である。
図である。
ンとを列方向に隣合わせたものを、列方向に繰り返し配
置し、この列のパターンを左右反転したものを、この列
に隣接して配置したアレイを示すパターン図である。
のパターン図、(B)は(A)の基本セルとその上下反
転パターンとを列方向に隣り合わせて配置した2行1列
のアレイを示すパターン図である。
配線を形成し、さらに層間コンタクトを形成して構成さ
れた2入力ナンドゲートを示すパターン図である。
アレイを示すパターン図である。
ン図である。
ターンとを列方向に隣り合わせたものを、列方向に繰り
返し配置し、この列のパターンを左右反転したものを、
この列に隣接して配置したアレイを示すパターン図であ
る。
(B)は(A)の基本セルを列方向に一部重ね合わせて
配置した2行1列のアレイを示すパターン図である。
(B)は(A)の基本セルを列方向に隣り合わせて配置
した2行1列のアレイを示すパターン図である。
5、35A、35B ゲートライン 340〜342、350〜352 ゲートコンタクト領
域 16、16A〜16G N+形ウエルコンタクト領域 20 Pウエル 21〜23、22A N形拡散領域 26、26A〜26H P+形ウエルコンタクト領域 C1〜C8、C71、C72 層間コンタクト L1〜L4 第1配線層の配線
Claims (5)
- 【請求項1】 基本セルが互いに直角な第1方向及び第
2方向に配列された半導体集積回路において、 該基本セルは、Nウエル内に複数のP形領域が該第2方
向に配列され、該Nウエルと該第1方向に隣接するPウ
エル内に複数のN形領域が該第2方向に配列され、該複
数のP形領域の間の上方を通りさらに該複数のN形領域
の間の上方を通るゲートラインが該第1方向に形成さ
れ、該ゲートラインの一端側の該Nウエル内及び他端側
の該Pウエル内にそれぞれNウエルコンタクト領域及び
Pウエルコンタクト領域が形成され且つ該一端及び該他
端にゲートコンタクト領域が形成されておらず、 第1配線層にセル内配線が形成され、 該第1配線層の上方の第2配線層に、該Nウエルコンタ
クト領域と接続される電源配線及び該Pウエルコンタク
ト領域と接続される電源配線が該第2方向に形成されて
いることを特徴とする半導体集積回路。 - 【請求項2】 基本セルが互いに直角な第1方向及び第
2方向に配列された半導体集積回路において、 該基本セルは、Nウエル内に複数のP形領域が該第2方
向に配列され、該Nウエルと該第1方向に隣接するPウ
エル内に複数のN形領域が該第2方向に配列され、該複
数のP形領域の間の上方を通りさらに該複数のN形領域
の間の上方を通るゲートラインが該第1方向に形成さ
れ、該ゲートラインの1つの一端側の該Nウエル内及び
他端側の該Pウエル内にそれぞれNウエルコンタクト領
域及びPウエルコンタクト領域が形成され且つ該一端及
び該他端にゲートコンタクト領域が形成されておらず、
該ゲートラインの他の1つの一端及び他端にそれぞれゲ
ートコンタクト領域が形成され、 第1配線層にセル内配線が形成され、 該第1配線層の上方の第2配線層に、該Nウエルコンタ
クト領域と接続される電源配線及び該Pウエルコンタク
ト領域と接続される電源配線が該第2方向に形成されて
いることを特徴とする半導体集積回路。 - 【請求項3】 基本セルが互いに直角な第1方向及び第
2方向に配列された半導体集積回路において、 該基本セルは、Nウエル内に複数のP形領域が該第2方
向に配列され、該Nウエルと該第1方向に隣接するPウ
エル内に複数のN形領域が該第2方向に配列され、該複
数のP形領域の間の上方を通りさらに該複数のN形領域
の間の上方を通るゲートラインが該第1方向に形成さ
れ、該ゲートラインの1つの一端側の該Nウエル内及び
他端にそれぞれNウエルコンタクト領域及びゲートコン
タクト領域が形成され、該ゲートラインの他の1つの一
端側の該Pウエル内及び他端にそれぞれPウエルコンタ
クト領域及びゲートコンタクト領域が形成され、 第1配線層にセル内配線が形成され、 該第1配線層の上方の第2配線層に、該Nウエルコンタ
クト領域と接続される電源配線及び該Pウエルコンタク
ト領域と接続される電源配線が該第2方向に形成されて
いることを特徴とする半導体集積回路。 - 【請求項4】 上記第2方向に隣り合う上記基本セルの
パターンが該基本セル間の第1方向ラインに関し対称で
あり、上記Pウエルコンタクト領域が該第2方向に隣り
合う該基本セルにわたって連続し、上記Nウエルコンタ
クト領域が該第2方向に隣り合う該基本セルにわたって
連続していることを特徴とする請求項2又は3記載の半
導体集積回路。 - 【請求項5】 上記第1方向に隣り合う上記基本セルの
パターンが該基本セル間の第2方向ラインに関し対称で
あり、上記Pウエルコンタクト領域が該第1方向に隣り
合う該基本セルにわたって連続し、上記Nウエルコンタ
クト領域が該第1方向に隣り合う該基本セルにわたって
連続していることを特徴とする請求項1乃至4のいずれ
か1つに記載の半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21713599A JP3647323B2 (ja) | 1999-07-30 | 1999-07-30 | 半導体集積回路 |
KR1020000042464A KR100568015B1 (ko) | 1999-07-30 | 2000-07-24 | 반도체 집적 회로 |
US09/624,391 US6603158B1 (en) | 1999-07-30 | 2000-07-27 | Semiconductor integrated circuit having high-density base cell array |
EP00306522A EP1073122B1 (en) | 1999-07-30 | 2000-07-31 | Semiconductor integrated circuit having high-density base cell array |
US10/459,467 US6881989B2 (en) | 1999-07-30 | 2003-06-12 | Semiconductor integrated circuit having high-density base cell array |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21713599A JP3647323B2 (ja) | 1999-07-30 | 1999-07-30 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001044397A true JP2001044397A (ja) | 2001-02-16 |
JP3647323B2 JP3647323B2 (ja) | 2005-05-11 |
Family
ID=16699413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21713599A Expired - Fee Related JP3647323B2 (ja) | 1999-07-30 | 1999-07-30 | 半導体集積回路 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6603158B1 (ja) |
EP (1) | EP1073122B1 (ja) |
JP (1) | JP3647323B2 (ja) |
KR (1) | KR100568015B1 (ja) |
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JP5366127B2 (ja) | 2008-11-28 | 2013-12-11 | スパンション エルエルシー | アナログ集積回路 |
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1999
- 1999-07-30 JP JP21713599A patent/JP3647323B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-24 KR KR1020000042464A patent/KR100568015B1/ko not_active IP Right Cessation
- 2000-07-27 US US09/624,391 patent/US6603158B1/en not_active Expired - Lifetime
- 2000-07-31 EP EP00306522A patent/EP1073122B1/en not_active Expired - Lifetime
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2003
- 2003-06-12 US US10/459,467 patent/US6881989B2/en not_active Expired - Lifetime
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JP2021093510A (ja) * | 2019-02-06 | 2021-06-17 | ローム株式会社 | 半導体集積回路装置 |
JP7449697B2 (ja) | 2019-02-06 | 2024-03-14 | ローム株式会社 | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
KR100568015B1 (ko) | 2006-04-07 |
US20030209733A1 (en) | 2003-11-13 |
EP1073122A3 (en) | 2003-11-05 |
EP1073122A2 (en) | 2001-01-31 |
US6881989B2 (en) | 2005-04-19 |
EP1073122B1 (en) | 2012-04-04 |
US6603158B1 (en) | 2003-08-05 |
JP3647323B2 (ja) | 2005-05-11 |
KR20010029998A (ko) | 2001-04-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
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|
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 9 |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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