JP3289999B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Description
【０００１】
【産業上の利用分野】この発明はゲートアレイ方式の半
導体集積回路に関する。
導体集積回路に関する。
【０００２】
【従来の技術】図１７は従来のゲートアレイ方式の半導
体集積回路の基本セル構造を示す平面図である。同図に
示すように、基本セル１は一対のＰＭＯＳトランジスタ
ＴＰ及びＮＭＯＳトランジスタＴＮから構成される。
体集積回路の基本セル構造を示す平面図である。同図に
示すように、基本セル１は一対のＰＭＯＳトランジスタ
ＴＰ及びＮＭＯＳトランジスタＴＮから構成される。
【０００３】ＰＭＯＳトランジスタＴＰは、Ｐ+ 拡散層
１７上にＰＭＯＳトランジスタ用ゲート１２を形成する
ことにより構成され、ＮＭＯＳトランジスタＴＮは、Ｎ
+ 拡散層１８上にＮＭＯＳトランジスタ用ゲート１３を
形成することにより構成される。そして、ＰＭＯＳトラ
ンジスタ用ゲート１２とＮＭＯＳトランジスタ用ゲート
１３とが接続ピン１５で電気的に接続される。なお、１
１は電源部、１４はＧＮＤ部、１６は絶縁用酸化膜であ
る。
１７上にＰＭＯＳトランジスタ用ゲート１２を形成する
ことにより構成され、ＮＭＯＳトランジスタＴＮは、Ｎ
+ 拡散層１８上にＮＭＯＳトランジスタ用ゲート１３を
形成することにより構成される。そして、ＰＭＯＳトラ
ンジスタ用ゲート１２とＮＭＯＳトランジスタ用ゲート
１３とが接続ピン１５で電気的に接続される。なお、１
１は電源部、１４はＧＮＤ部、１６は絶縁用酸化膜であ
る。
【０００４】図１８は図１７のＩＩ−ＩＩ断面を示す断
面図である。同図に示すように、半導体基板５１上にＰ
ＭＯＳトランジスタ用ゲート１２が選択的に形成され、
ＰＭＯＳトランジスタ用ゲート１２上の一部を除いて絶
縁膜５３が形成される。そして、接続ピン１５が絶縁膜
５３が形成されていないＰＭＯＳトランジスタ用ゲート
１２上と絶縁膜５３上の一部に形成される。
面図である。同図に示すように、半導体基板５１上にＰ
ＭＯＳトランジスタ用ゲート１２が選択的に形成され、
ＰＭＯＳトランジスタ用ゲート１２上の一部を除いて絶
縁膜５３が形成される。そして、接続ピン１５が絶縁膜
５３が形成されていないＰＭＯＳトランジスタ用ゲート
１２上と絶縁膜５３上の一部に形成される。
【０００５】そして、図１９に示すように、チップ５上
に基本セル１が列状に配置されてセル列３を構成し、セ
ル列３が配線領域３１を挟んで繰り返し配置されること
によりゲートアレイ方式の半導体集積回路が構成され
る。なお、６は入出力バッファであり、７はボンディン
グパッドである。
に基本セル１が列状に配置されてセル列３を構成し、セ
ル列３が配線領域３１を挟んで繰り返し配置されること
によりゲートアレイ方式の半導体集積回路が構成され
る。なお、６は入出力バッファであり、７はボンディン
グパッドである。
【０００６】また、図２０に示すように、チップ５上に
基本セル１がアレイ状に全面に敷き詰めて配置されてゲ
ートアレイ方式の半導体集積回路が構成される。この場
合、一部の基本セル１を配線領域として用いることにな
る。
基本セル１がアレイ状に全面に敷き詰めて配置されてゲ
ートアレイ方式の半導体集積回路が構成される。この場
合、一部の基本セル１を配線領域として用いることにな
る。
【０００７】基本セル１を複数個組み合わせることによ
り、所定の論理機能を有するマクロセルを構成すること
ができる。例えば、図２１で示した入力Ａ，Ｂ及びＣを
取り込むＮＡＮＤゲート１０は、図２２で示すように、
３個のＰＭＯＳトランジスタＴ１〜Ｔ３と、３個のＮＭ
ＯＳトランジスタＴ４〜Ｔ６で構成することができる。
り、所定の論理機能を有するマクロセルを構成すること
ができる。例えば、図２１で示した入力Ａ，Ｂ及びＣを
取り込むＮＡＮＤゲート１０は、図２２で示すように、
３個のＰＭＯＳトランジスタＴ１〜Ｔ３と、３個のＮＭ
ＯＳトランジスタＴ４〜Ｔ６で構成することができる。
【０００８】したがって、図２３のように、所定箇所に
ビアホール（図２３中、「×」で示す）を設け、基本セ
ル１，１間を配線Ｌ１により配線することにより、マク
ロセル２として、図２１のＮＡＮＤゲート１０を構成す
ることができる。
ビアホール（図２３中、「×」で示す）を設け、基本セ
ル１，１間を配線Ｌ１により配線することにより、マク
ロセル２として、図２１のＮＡＮＤゲート１０を構成す
ることができる。
【０００９】図１７に示す基本セル１の幅は、半導体製
造技術の最小配線間隔によって定められる１配線ピッチ
Ｗ１と等しくなるように設定される。そして、図２４に
示すように、複数の基本セル１が列状に配置されること
によりセル列３が構成される。したがって、セル列３の
接続ピン１５，１５間の間隔も１配線ピッチＷ１とな
る。また、互いに向かい合うセル列３それぞれの基本セ
ル１の接続ピン１５は、セル列形成方向をＸ方向とする
と、同一のＸ座標上に位置する。
造技術の最小配線間隔によって定められる１配線ピッチ
Ｗ１と等しくなるように設定される。そして、図２４に
示すように、複数の基本セル１が列状に配置されること
によりセル列３が構成される。したがって、セル列３の
接続ピン１５，１５間の間隔も１配線ピッチＷ１とな
る。また、互いに向かい合うセル列３それぞれの基本セ
ル１の接続ピン１５は、セル列形成方向をＸ方向とする
と、同一のＸ座標上に位置する。
【００１０】向かい合うセル列３で挟まれた領域が配線
領域３１となり、この配線領域３１に配線を形成するこ
とにより、異なる基本セル１，１間、特に異なるセル列
３の基本セル１，１間の外部配線を行うことができる。
配線領域３１で行う外部配線は、通常、２層配線で行
い、一方の層で横配線（Ｘ方向への配線）を行い、他方
の層で縦配線（Ｘ方向と直交するＹ方向への配線）を行
う。そして、横配線と縦配線との電気的接続は両配線の
重複部にビアホールを形成することにより行う。なお、
配線を形成する配線層としては、アルミニウム、金等の
金属層で形成することが多いが、ポリシリコン等で形成
することもある。
領域３１となり、この配線領域３１に配線を形成するこ
とにより、異なる基本セル１，１間、特に異なるセル列
３の基本セル１，１間の外部配線を行うことができる。
配線領域３１で行う外部配線は、通常、２層配線で行
い、一方の層で横配線（Ｘ方向への配線）を行い、他方
の層で縦配線（Ｘ方向と直交するＹ方向への配線）を行
う。そして、横配線と縦配線との電気的接続は両配線の
重複部にビアホールを形成することにより行う。なお、
配線を形成する配線層としては、アルミニウム、金等の
金属層で形成することが多いが、ポリシリコン等で形成
することもある。
【００１１】
【発明が解決しようとする課題】従来のゲートアレイの
基本セル１は以上のように構成されており、異なるセル
列３に形成された基本セル１，１間の接続を配線領域３
１に横配線、縦配線を設けることにより行っていた。
基本セル１は以上のように構成されており、異なるセル
列３に形成された基本セル１，１間の接続を配線領域３
１に横配線、縦配線を設けることにより行っていた。
【００１２】このため、横配線及び縦配線の配線パター
ンの相対位置に制約（以下、「配線制約」と呼ぶ）が生
じてしまうという問題点があった。
ンの相対位置に制約（以下、「配線制約」と呼ぶ）が生
じてしまうという問題点があった。
【００１３】例えば、図２５に示すように、セル列３Ａ
の基本セル１Ａとセル列３Ｂの基本セル１Ｃとを電気的
に接続する第１の配線と、セル列３Ａの基本セル１Ｂの
配線とセル列３Ｂの基本セル１Ｄとを電気的に接続する
第２の配線とを配線領域３１に形成する場合、第１の配
線を縦配線４２Ａ、横配線４１Ａ及び縦配線４２Ｃで行
い、第２の配線を縦配線４２Ｂ、横配線４１Ｂ及び縦配
線４２Ｄで行うことになる。
の基本セル１Ａとセル列３Ｂの基本セル１Ｃとを電気的
に接続する第１の配線と、セル列３Ａの基本セル１Ｂの
配線とセル列３Ｂの基本セル１Ｄとを電気的に接続する
第２の配線とを配線領域３１に形成する場合、第１の配
線を縦配線４２Ａ、横配線４１Ａ及び縦配線４２Ｃで行
い、第２の配線を縦配線４２Ｂ、横配線４１Ｂ及び縦配
線４２Ｄで行うことになる。
【００１４】この際、基本セル１Ｃ及び１Ｄそれぞれが
基本セル１Ａ及び１ＢよりＸ方向に１ずつズレているた
め、第１の配線の横配線４１Ａが第２の配線の横配線４
１ＢよりＹ方向において下方に位置させなければないら
ないという配線制約が生じてしまう。
基本セル１Ａ及び１ＢよりＸ方向に１ずつズレているた
め、第１の配線の横配線４１Ａが第２の配線の横配線４
１ＢよりＹ方向において下方に位置させなければないら
ないという配線制約が生じてしまう。
【００１５】また、図２６に示すように、セル列３Ａの
基本セル１Ａとセル列３Ｂの基本セル１Ｄとを電気的に
接続する第１の配線と、セル列３Ａの基本セル１Ｂの配
線とセル列３Ｂの基本セル１Ｃとを電気的に接続する第
２の配線とを形成するというクロスした配線を配線領域
３１に形成する場合、第１の配線の横配線４１Ａは、第
２の配線の横配線４１Ｂより、Ｙ方向において上方かつ
下方に形成するという矛盾した配線制約が生じ、配線領
域３１上に、第１及び第２の配線を適切に形成すること
ができないという問題点があった。
基本セル１Ａとセル列３Ｂの基本セル１Ｄとを電気的に
接続する第１の配線と、セル列３Ａの基本セル１Ｂの配
線とセル列３Ｂの基本セル１Ｃとを電気的に接続する第
２の配線とを形成するというクロスした配線を配線領域
３１に形成する場合、第１の配線の横配線４１Ａは、第
２の配線の横配線４１Ｂより、Ｙ方向において上方かつ
下方に形成するという矛盾した配線制約が生じ、配線領
域３１上に、第１及び第２の配線を適切に形成すること
ができないという問題点があった。
【００１６】したがって、第１及び第２の配線のうち、
一方の配線の横配線を分割して形成したり、他の配線領
域をも利用して遠回りして形成したりする必要があっ
た。
一方の配線の横配線を分割して形成したり、他の配線領
域をも利用して遠回りして形成したりする必要があっ
た。
【００１７】上記したような配線制約が生じるため、従
来のゲートアレイ方式の半導体集積回路で構築する論理
回路で用いる基本セル１の数が膨大になると、基本セル
１，１間の外部配線も複雑になり、配線制約を満足させ
ながら外部配線を行うには、コンピュータを用いた自動
設計でも、膨大な処理時間を要してしまうという問題点
があった。さらには、最悪の場合、配線不能という事態
を招いてしまうという問題点があった。
来のゲートアレイ方式の半導体集積回路で構築する論理
回路で用いる基本セル１の数が膨大になると、基本セル
１，１間の外部配線も複雑になり、配線制約を満足させ
ながら外部配線を行うには、コンピュータを用いた自動
設計でも、膨大な処理時間を要してしまうという問題点
があった。さらには、最悪の場合、配線不能という事態
を招いてしまうという問題点があった。
【００１８】この発明は上記問題点を解決するためにな
されたもので、配線制約を緩和し、比較的容易に基本セ
ル間の配線を行うことが可能なゲートアレイ方式の半導
体集積回路装置を得ることを目的とする。
されたもので、配線制約を緩和し、比較的容易に基本セ
ル間の配線を行うことが可能なゲートアレイ方式の半導
体集積回路装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路は、各々が、複数の基本セルが
第１の方向に列状に配置されてなる複数のセル列が、前
記第１の方向と直交する第２の方向に配線領域を介して
配置されており、前記複数の基本セルそれぞれのセル列
間接続用の接続ピンの前記第１の方向における形成幅で
ある接続ピン形成幅が、前記複数の基本セル間の外部配
線における最小配線間隔によって定められる１配線ピッ
チ以上有し、前記複数のセル列それぞれ上で、互いに隣
接する基本セルの前記接続ピン間の前記第１の方向にお
ける距離である接続ピン間距離が前記１配線ピッチ以上
有している。
１記載の半導体集積回路は、各々が、複数の基本セルが
第１の方向に列状に配置されてなる複数のセル列が、前
記第１の方向と直交する第２の方向に配線領域を介して
配置されており、前記複数の基本セルそれぞれのセル列
間接続用の接続ピンの前記第１の方向における形成幅で
ある接続ピン形成幅が、前記複数の基本セル間の外部配
線における最小配線間隔によって定められる１配線ピッ
チ以上有し、前記複数のセル列それぞれ上で、互いに隣
接する基本セルの前記接続ピン間の前記第１の方向にお
ける距離である接続ピン間距離が前記１配線ピッチ以上
有している。
【００２０】望ましくは、請求項２記載の半導体集積回
路のように、前記接続ピン形成幅は前記１配線ピッチで
あり、前記接続ピン間距離は前記１配線ピッチである。
路のように、前記接続ピン形成幅は前記１配線ピッチで
あり、前記接続ピン間距離は前記１配線ピッチである。
【００２１】望ましくは、請求項３記載の半導体集積回
路のように、前記接続ピン形成幅は前記１配線ピッチの
２倍の幅である２配線ピッチであり、前記接続ピン間距
離が前記１配線ピッチである。
路のように、前記接続ピン形成幅は前記１配線ピッチの
２倍の幅である２配線ピッチであり、前記接続ピン間距
離が前記１配線ピッチである。
【００２２】
【作用】この発明における請求項１ないし請求項３記載
の半導体集積回路は、複数の基本セルそれぞれのセル列
間接続用の接続ピンの第１の方向における形成幅である
接続ピン形成幅が、複数の基本セル間の外部配線におけ
る最小配線間隔によって定められる１配線ピッチ以上有
し、複数のセル列それぞれ上で、互いに隣接する基本セ
ルの接続ピン間の第１の方向における距離である接続ピ
ン間距離が１配線ピッチ以上有している。
の半導体集積回路は、複数の基本セルそれぞれのセル列
間接続用の接続ピンの第１の方向における形成幅である
接続ピン形成幅が、複数の基本セル間の外部配線におけ
る最小配線間隔によって定められる１配線ピッチ以上有
し、複数のセル列それぞれ上で、互いに隣接する基本セ
ルの接続ピン間の第１の方向における距離である接続ピ
ン間距離が１配線ピッチ以上有している。
【００２３】したがって、各基本セルの接続ピンから、
第２の方向に延びて配線領域上に形成する縦配線を２本
以上形成することができる。
第２の方向に延びて配線領域上に形成する縦配線を２本
以上形成することができる。
【００２４】
＜第１の実施例＞図１はこの発明の第１の実施例である
ゲートアレイ方式の半導体集積回路の基本セル構造を示
す平面図である。同図に示すように、基本セル１は一対
のＰＭＯＳトランジスタＴＰ及びＮＭＯＳトランジスタ
ＴＮから構成される。
ゲートアレイ方式の半導体集積回路の基本セル構造を示
す平面図である。同図に示すように、基本セル１は一対
のＰＭＯＳトランジスタＴＰ及びＮＭＯＳトランジスタ
ＴＮから構成される。
【００２５】ＰＭＯＳトランジスタＴＰは、Ｐ+ 拡散層
１７上にＰＭＯＳトランジスタ用ゲート１２を形成する
ことにより構成され、ＮＭＯＳトランジスタＴＮは、Ｎ
+ 拡散層１８上にＮＭＯＳトランジスタ用ゲート１３を
形成することにより構成される。
１７上にＰＭＯＳトランジスタ用ゲート１２を形成する
ことにより構成され、ＮＭＯＳトランジスタＴＮは、Ｎ
+ 拡散層１８上にＮＭＯＳトランジスタ用ゲート１３を
形成することにより構成される。
【００２６】ＰＭＯＳトランジスタ用ゲート１２とＮＭ
ＯＳトランジスタ用ゲート１３とはゲート配線２４を介
して電気的に接続されるとともに、ＰＭＯＳトランジス
タ用ゲート１２及びＮＭＯＳトランジスタ用ゲート１３
の上部にそれぞれ形成横幅（図１のＸ方向の幅）が１配
線ピッチＷ１の接続ピン２５が設けられる。なお、１１
は電源部、１４はＧＮＤ部、１６は絶縁用酸化膜であ
る。
ＯＳトランジスタ用ゲート１３とはゲート配線２４を介
して電気的に接続されるとともに、ＰＭＯＳトランジス
タ用ゲート１２及びＮＭＯＳトランジスタ用ゲート１３
の上部にそれぞれ形成横幅（図１のＸ方向の幅）が１配
線ピッチＷ１の接続ピン２５が設けられる。なお、１１
は電源部、１４はＧＮＤ部、１６は絶縁用酸化膜であ
る。
【００２７】図２は図１の接続ピン２５の平面構造の詳
細を示す平面図である。同図に示すように、接続ピン２
５の形成縦幅（図１のＹ方向の幅）は金属配線の太さｂ
であり、接続ピン２５の形成横幅は正確には１配線ピッ
チＷ１から左右にｂ／２ずつ延長して形成されている。
細を示す平面図である。同図に示すように、接続ピン２
５の形成縦幅（図１のＹ方向の幅）は金属配線の太さｂ
であり、接続ピン２５の形成横幅は正確には１配線ピッ
チＷ１から左右にｂ／２ずつ延長して形成されている。
【００２８】図３は図１のＩ−Ｉ断面を示す断面図であ
る。同図に示すように、半導体基板５１上ＰＭＯＳトラ
ンジスタ用ゲート１２が選択的に形成され、ＰＭＯＳト
ランジスタ用ゲート１２上の一部を除いて絶縁膜５３が
形成される。そして、接続ピン２５がＰＭＯＳトランジ
スタ用ゲート１２上から絶縁膜５３上に延びて形成され
る。
る。同図に示すように、半導体基板５１上ＰＭＯＳトラ
ンジスタ用ゲート１２が選択的に形成され、ＰＭＯＳト
ランジスタ用ゲート１２上の一部を除いて絶縁膜５３が
形成される。そして、接続ピン２５がＰＭＯＳトランジ
スタ用ゲート１２上から絶縁膜５３上に延びて形成され
る。
【００２９】上記したように、実際の接続ピン２５の形
成横幅は（Ｗ１＋ｂ）であるが、以降の説明では、便宜
上、１配線ピッチＷ１とは金属配線の太さを考慮した半
導体製造技術の最小配線間隔によって定められる長さと
して扱う。また、ＰＭＯＳトランジスタ用ゲート１２上
に形成した接続ピン２５及びＮＭＯＳトランジスタ用ゲ
ート１３上に形成した接続ピン２５のうちの一方の接続
ピンに外部配線を形成すればよいため、以降の図面で
は、各基本セル１に１つの接続ピン２５のみ示す。
成横幅は（Ｗ１＋ｂ）であるが、以降の説明では、便宜
上、１配線ピッチＷ１とは金属配線の太さを考慮した半
導体製造技術の最小配線間隔によって定められる長さと
して扱う。また、ＰＭＯＳトランジスタ用ゲート１２上
に形成した接続ピン２５及びＮＭＯＳトランジスタ用ゲ
ート１３上に形成した接続ピン２５のうちの一方の接続
ピンに外部配線を形成すればよいため、以降の図面で
は、各基本セル１に１つの接続ピン２５のみ示す。
【００３０】そして、従来同様、図１９に示すように、
チップ５上に基本セル１が列状に配置されてセル列３を
構成し、セル列３が配線領域３１を挟んで繰り返し配置
されることによりゲートアレイ方式の半導体集積回路が
構成される。
チップ５上に基本セル１が列状に配置されてセル列３を
構成し、セル列３が配線領域３１を挟んで繰り返し配置
されることによりゲートアレイ方式の半導体集積回路が
構成される。
【００３１】また、従来同様、図２０に示すように、チ
ップ５上に基本セル１がアレイ状に全面に敷き詰めて配
置されてゲートアレイ方式の半導体集積回路が構成され
る。この場合、一部の基本セル１を配線領域として用い
ることになる。
ップ５上に基本セル１がアレイ状に全面に敷き詰めて配
置されてゲートアレイ方式の半導体集積回路が構成され
る。この場合、一部の基本セル１を配線領域として用い
ることになる。
【００３２】図４は図１で示した基本セル１からなるマ
クロセルを示す平面図である。同図に示すように、基本
セル１が列状に配置されることによりセル列が形成さ
れ、セル列の所定箇所にビアホール（図４中、黒四角で
示す。）を設け、基本セル１，１間を配線Ｌ１により配
線することにより、マクロセル２は図２１のＮＡＮＤゲ
ート１０を構成することができる。
クロセルを示す平面図である。同図に示すように、基本
セル１が列状に配置されることによりセル列が形成さ
れ、セル列の所定箇所にビアホール（図４中、黒四角で
示す。）を設け、基本セル１，１間を配線Ｌ１により配
線することにより、マクロセル２は図２１のＮＡＮＤゲ
ート１０を構成することができる。
【００３３】図５に示すように、複数の基本セル１が列
状に配置されることによりセル列３が構成され、セル列
３上に隣接する基本セル１の接続ピン２５，２５間のＸ
方向（セル列３の形成方向）の距離は、１配線ピッチＷ
１に設定される。
状に配置されることによりセル列３が構成され、セル列
３上に隣接する基本セル１の接続ピン２５，２５間のＸ
方向（セル列３の形成方向）の距離は、１配線ピッチＷ
１に設定される。
【００３４】そして、互いに向かい合うセル列３それぞ
れの接続ピン２５は、同一のＸ座標上に位置する。向か
い合うセル列３で挟まれた領域が配線領域３１となり、
この配線領域３１に配線を形成することにより、異なる
基本セル１，１間、特に異なるセル列３の基本セル１，
１間の外部配線を行うことができる。配線領域３１で行
う外部配線は、通常、２層配線で行い、一方の層である
第１層で横配線（Ｘ方向への配線）を行い、他方の層で
ある第２層で縦配線（Ｘ方向と直交するＹ方向への配
線）を行う。そして、横配線と縦配線との電気的接続は
両配線の重複領域にビアホールを形成することにより行
う。なお、配線を形成する配線層としては、アルミニウ
ム、金等の金属層で形成することが多いが、ポリシリコ
ン等で形成することもある。また、接続ピン２５は第１
層で形成される。
れの接続ピン２５は、同一のＸ座標上に位置する。向か
い合うセル列３で挟まれた領域が配線領域３１となり、
この配線領域３１に配線を形成することにより、異なる
基本セル１，１間、特に異なるセル列３の基本セル１，
１間の外部配線を行うことができる。配線領域３１で行
う外部配線は、通常、２層配線で行い、一方の層である
第１層で横配線（Ｘ方向への配線）を行い、他方の層で
ある第２層で縦配線（Ｘ方向と直交するＹ方向への配
線）を行う。そして、横配線と縦配線との電気的接続は
両配線の重複領域にビアホールを形成することにより行
う。なお、配線を形成する配線層としては、アルミニウ
ム、金等の金属層で形成することが多いが、ポリシリコ
ン等で形成することもある。また、接続ピン２５は第１
層で形成される。
【００３５】このように、第１の実施例では、各基本セ
ル１の接続ピン２５の形成横幅を１配線ピッチＷ１に設
定し、セル列３上に隣接する基本セルの接続ピン２５，
２５間の距離を１配線ピッチＷ１に設定して、ゲートア
レイ方式の半導体集積回路を構成している。
ル１の接続ピン２５の形成横幅を１配線ピッチＷ１に設
定し、セル列３上に隣接する基本セルの接続ピン２５，
２５間の距離を１配線ピッチＷ１に設定して、ゲートア
レイ方式の半導体集積回路を構成している。
【００３６】したがって、第１の実施例の半導体集積回
路は、接続ピン２５の両端からＹ方向に２本の縦配線を
形成することができるため、配線領域３１に形成する縦
配線及び横配線による配線パターンの相対位置の制約で
ある配線制約を、従来に比べ大幅に緩和することができ
る。
路は、接続ピン２５の両端からＹ方向に２本の縦配線を
形成することができるため、配線領域３１に形成する縦
配線及び横配線による配線パターンの相対位置の制約で
ある配線制約を、従来に比べ大幅に緩和することができ
る。
【００３７】例えば、図６に示すように、セル列３Ａの
基本セル１Ａとセル列３Ｂの基本セル１Ｄとを電気的に
接続する第１の配線と、セル列３Ａの基本セル１Ｂの配
線とセル列３Ｂの基本セル１Ｃとを電気的に接続する第
２の配線とを形成するというクロスする２つの外部配線
を形成する場合を考える。
基本セル１Ａとセル列３Ｂの基本セル１Ｄとを電気的に
接続する第１の配線と、セル列３Ａの基本セル１Ｂの配
線とセル列３Ｂの基本セル１Ｃとを電気的に接続する第
２の配線とを形成するというクロスする２つの外部配線
を形成する場合を考える。
【００３８】この場合、基本セル１Ａの接続ピン２５の
左端から縦配線４２Ａを形成し、基本セル１Ｂの接続ピ
ン２５の左端から縦配線４２Ｂを形成し、基本セル１Ｃ
の接続ピン２５の右端から縦配線４２Ｃを形成し、基本
セル１Ｄの接続ピン２５の右端から縦配線４２Ｄを形成
すれば、Ｙ座標が重複しない横配線４１Ａ及び横配線４
１Ｂを用いて、縦配線４２Ａ，縦配線４２Ｄ間及び縦配
線４２Ｂ，縦配線４２Ｃ間をそれぞれ接続することによ
り実現する。この際、横配線４１Ａ及び横配線４１Ｂの
Ｙ方向における上下関係の制約は全くなく、単にＹ座標
に重複しなければ任意に形成することが可能となるた
め、配線制約は皆無に等しい。
左端から縦配線４２Ａを形成し、基本セル１Ｂの接続ピ
ン２５の左端から縦配線４２Ｂを形成し、基本セル１Ｃ
の接続ピン２５の右端から縦配線４２Ｃを形成し、基本
セル１Ｄの接続ピン２５の右端から縦配線４２Ｄを形成
すれば、Ｙ座標が重複しない横配線４１Ａ及び横配線４
１Ｂを用いて、縦配線４２Ａ，縦配線４２Ｄ間及び縦配
線４２Ｂ，縦配線４２Ｃ間をそれぞれ接続することによ
り実現する。この際、横配線４１Ａ及び横配線４１Ｂの
Ｙ方向における上下関係の制約は全くなく、単にＹ座標
に重複しなければ任意に形成することが可能となるた
め、配線制約は皆無に等しい。
【００３９】勿論、図６において、セル列３Ａの基本セ
ル１Ａとセル列３Ｂの基本セル１Ｃとを接続する第１の
配線と、セル列３Ａの基本セル１Ｂの配線とセル列３Ｂ
の基本セル１Ｄとを接続する第２の配線とを形成する配
線を形成する場合は、図７に示すように、基本セル１Ａ
の接続ピン２５の左端から基本セル１Ｃの接続ピン２５
の左端にかけて縦配線４２Ａを形成し、基本セル１Ｂの
接続ピン２５の左端から基本セル１Ｄの接続ピン２５の
左端にかけて配線４２Ｂを形成することもできる。
ル１Ａとセル列３Ｂの基本セル１Ｃとを接続する第１の
配線と、セル列３Ａの基本セル１Ｂの配線とセル列３Ｂ
の基本セル１Ｄとを接続する第２の配線とを形成する配
線を形成する場合は、図７に示すように、基本セル１Ａ
の接続ピン２５の左端から基本セル１Ｃの接続ピン２５
の左端にかけて縦配線４２Ａを形成し、基本セル１Ｂの
接続ピン２５の左端から基本セル１Ｄの接続ピン２５の
左端にかけて配線４２Ｂを形成することもできる。
【００４０】この場合、縦配線４４は第２層で形成さ
れ、接続ピン２５は第１層で形成されているため、接続
に用いない接続ピン２５の右端上を、図８に示すよう
に、他の縦配線４４を通過させることもできる。
れ、接続ピン２５は第１層で形成されているため、接続
に用いない接続ピン２５の右端上を、図８に示すよう
に、他の縦配線４４を通過させることもできる。
【００４１】また、図９に示すように、間に配線領域３
１を設けることなく、セル列３Ｂ，３Ａ，３Ｃを連続形
成する場合でも、セル列３Ａの接続ピン２５からの縦配
線４３Ａを、配線セル列３Ｂの縦配線４２Ｂと重なるこ
となく、セル列３Ｂ上を通過させて配線領域３１Ａに形
成することができ、セル列３Ａの接続ピン２５からの縦
配線４３Ｂを、セル列３Ｃの縦配線４２Ｃと重なること
なく、セル列３Ｃ上を通過させて配線領域３１Ｂに形成
することもできる。
１を設けることなく、セル列３Ｂ，３Ａ，３Ｃを連続形
成する場合でも、セル列３Ａの接続ピン２５からの縦配
線４３Ａを、配線セル列３Ｂの縦配線４２Ｂと重なるこ
となく、セル列３Ｂ上を通過させて配線領域３１Ａに形
成することができ、セル列３Ａの接続ピン２５からの縦
配線４３Ｂを、セル列３Ｃの縦配線４２Ｃと重なること
なく、セル列３Ｃ上を通過させて配線領域３１Ｂに形成
することもできる。
【００４２】このように、第１の実施例の半導体集積回
路は、各基本セル１から独立した２本の縦配線を形成す
ることができるため、互いに向かい合うセル列３，３間
の配線領域３１内で、一方のセル列３の基本セル１の縦
配線と、他方のセル列３の基本セル１と縦配線とを、１
配線ピッチＷ１ずらせることにより、双方のセル列３の
縦配線のＹ座標が重複しても、電気的接続関係となる可
能性をゼロにすることができる。
路は、各基本セル１から独立した２本の縦配線を形成す
ることができるため、互いに向かい合うセル列３，３間
の配線領域３１内で、一方のセル列３の基本セル１の縦
配線と、他方のセル列３の基本セル１と縦配線とを、１
配線ピッチＷ１ずらせることにより、双方のセル列３の
縦配線のＹ座標が重複しても、電気的接続関係となる可
能性をゼロにすることができる。
【００４３】その結果、所望の縦配線同士を電気的に接
続する横配線を、他の横配線と重複しないように形成す
れば、従来は複雑であった配線を極めて容易に実現する
ことができる。これに伴い、第１の実施例の半導体集積
回路の基本セル１の利用率は、従来に比べ大幅に向上す
る。
続する横配線を、他の横配線と重複しないように形成す
れば、従来は複雑であった配線を極めて容易に実現する
ことができる。これに伴い、第１の実施例の半導体集積
回路の基本セル１の利用率は、従来に比べ大幅に向上す
る。
【００４４】したがって、比較的容易なアルゴリズムで
の基本セル１間の配線が可能となるため、コンピュータ
による自動設計が高速に処理可能になる。
の基本セル１間の配線が可能となるため、コンピュータ
による自動設計が高速に処理可能になる。
【００４５】また、配線領域３１内に並列に配線すべき
横配線の数は、横配線のＸ方向での重複度数ＸＮに一致
するため、横配線がＸＮ本形成可能な縦幅の配線領域３
１を形成すればよい。すなわち、横配線の重複度数ＸＮ
を計算することにより、簡単に配線領域３１に必要な形
成縦幅を求めることができる。
横配線の数は、横配線のＸ方向での重複度数ＸＮに一致
するため、横配線がＸＮ本形成可能な縦幅の配線領域３
１を形成すればよい。すなわち、横配線の重複度数ＸＮ
を計算することにより、簡単に配線領域３１に必要な形
成縦幅を求めることができる。
【００４６】さらに、接続ピン２５の形成横幅の増大に
伴い、基本セル１，１間のトランジスタ部分の距離に余
裕ができるため、配線段差により配線が切断される危険
性は低くなり、製造工程時における歩留まりが向上す
る。
伴い、基本セル１，１間のトランジスタ部分の距離に余
裕ができるため、配線段差により配線が切断される危険
性は低くなり、製造工程時における歩留まりが向上す
る。
【００４７】ところで、形成横幅が１配線ピッチＷ１の
従来の基本セル１からなる半導体集積回路で配線制約の
向上を図る場合に、図１０〜図１２で示す例が考えられ
る。
従来の基本セル１からなる半導体集積回路で配線制約の
向上を図る場合に、図１０〜図１２で示す例が考えられ
る。
【００４８】図１０は、セル列上で隣接する基本セル
１，１間の距離を２配線ピッチＷ２にした構成である
が、各基本セル１から形成可能な縦配線４２は１本であ
り、配線領域３１を介して向かい合うセル列３Ａ，３Ｂ
間において、Ｘ座標を同じくする基本セル１の縦配線４
２のＹ座標が重複すれば必ず電気的に接続されてしまう
ため、従来からの配線制約が全く解消されない。
１，１間の距離を２配線ピッチＷ２にした構成である
が、各基本セル１から形成可能な縦配線４２は１本であ
り、配線領域３１を介して向かい合うセル列３Ａ，３Ｂ
間において、Ｘ座標を同じくする基本セル１の縦配線４
２のＹ座標が重複すれば必ず電気的に接続されてしまう
ため、従来からの配線制約が全く解消されない。
【００４９】図１１は、セル列上で隣接する基本セル
１，１間の距離を２配線ピッチＷ２にし、さらに、配線
領域３１を介して向かいあうセル列３Ａとセル列３Ｂと
で、基本セル１をＸ方向に１配線ピッチＷ１ずらせた構
成である。この構成により、配線制約がある程度回避で
きるが、セル列３Ａの基本セル１とセル列３Ｂの基本セ
ル１との間のいかなる外部配線を施す場合にも、配線経
路が折れ曲がるため、横配線４１を設ける必要が生じ
る。このため、必要以上に縦配線及び横配線による配線
パターンが複雑になり、縦配線と横配線を電気的に接続
するビアホール数も増加するため、配線時における歩留
まりが低下し実用的でない。
１，１間の距離を２配線ピッチＷ２にし、さらに、配線
領域３１を介して向かいあうセル列３Ａとセル列３Ｂと
で、基本セル１をＸ方向に１配線ピッチＷ１ずらせた構
成である。この構成により、配線制約がある程度回避で
きるが、セル列３Ａの基本セル１とセル列３Ｂの基本セ
ル１との間のいかなる外部配線を施す場合にも、配線経
路が折れ曲がるため、横配線４１を設ける必要が生じ
る。このため、必要以上に縦配線及び横配線による配線
パターンが複雑になり、縦配線と横配線を電気的に接続
するビアホール数も増加するため、配線時における歩留
まりが低下し実用的でない。
【００５０】図１２は、配線制約が回避可能となるよう
に、隣接する基本セル１，１間の間隔を可変に設定した
構成である。この構成によっても、配線制約をある程度
緩和することができるが、マクロセルライブラリに登録
するマクロセルの種類が膨大となるため非現実的であ
る。
に、隣接する基本セル１，１間の間隔を可変に設定した
構成である。この構成によっても、配線制約をある程度
緩和することができるが、マクロセルライブラリに登録
するマクロセルの種類が膨大となるため非現実的であ
る。
【００５１】このように、形成横幅が１配線ピッチＷ１
の基本セル１からなる従来の半導体集積回路では、その
配置に多少工夫をこらしても、第１の実施例の半導体集
積回路のように実用レベルで配線制約を大幅に緩和する
ことができない。
の基本セル１からなる従来の半導体集積回路では、その
配置に多少工夫をこらしても、第１の実施例の半導体集
積回路のように実用レベルで配線制約を大幅に緩和する
ことができない。
【００５２】なお、上記した第１の実施例では、ＰＭＯ
Ｓトランジスタ用ゲート１２上及びＮＭＯＳトランジス
タ用ゲート１３上にそれぞれ接続ピン２５を形成した
が、ゲート１２及び１３のうち、一方のゲート上のみに
接続ピン２５を形成してもよい。
Ｓトランジスタ用ゲート１２上及びＮＭＯＳトランジス
タ用ゲート１３上にそれぞれ接続ピン２５を形成した
が、ゲート１２及び１３のうち、一方のゲート上のみに
接続ピン２５を形成してもよい。
【００５３】＜第２の実施例＞図１３はこの発明の第２
の実施例であるゲートアレイ方式の半導体集積回路の基
本セル構造を示す平面図である。同図に示すように、各
基本セル１の接続ピン２６の形成横幅が１配線ピッチＷ
１の倍の長さである２配線ピッチＷ２で形成されてい
る。
の実施例であるゲートアレイ方式の半導体集積回路の基
本セル構造を示す平面図である。同図に示すように、各
基本セル１の接続ピン２６の形成横幅が１配線ピッチＷ
１の倍の長さである２配線ピッチＷ２で形成されてい
る。
【００５４】なお、セル列３上に隣接する基本セル１の
接続ピン２６，２６間の距離は、第１の実施例同様、１
配線ピッチＷ１に設定される。なお、他の構成は第１の
実施例と同様であるため、説明は省略する。
接続ピン２６，２６間の距離は、第１の実施例同様、１
配線ピッチＷ１に設定される。なお、他の構成は第１の
実施例と同様であるため、説明は省略する。
【００５５】このように、第２の実施例では、各基本セ
ル１の接続ピン２６の形成横幅を２配線ピッチＷ２と
し、セル列３上に隣接する基本セルの接続ピン２６，２
６間の距離を１配線ピッチＷ１にして、ゲートアレイ方
式の半導体集積回路を構成している。
ル１の接続ピン２６の形成横幅を２配線ピッチＷ２と
し、セル列３上に隣接する基本セルの接続ピン２６，２
６間の距離を１配線ピッチＷ１にして、ゲートアレイ方
式の半導体集積回路を構成している。
【００５６】したがって、第２の実施例の半導体集積回
路は、接続ピン２６の両端及び中央からＹ方向に３本の
縦配線を形成することができるため、第１の実施例同
様、配線制約を大幅に緩和することができ、基本セル１
の利用率を向上させることができ、製造工程時における
歩留まりを構造させることができる。しかも、下記の点
において、第１の実施例の半導体集積回路より配線制約
の緩和能力が優れている。
路は、接続ピン２６の両端及び中央からＹ方向に３本の
縦配線を形成することができるため、第１の実施例同
様、配線制約を大幅に緩和することができ、基本セル１
の利用率を向上させることができ、製造工程時における
歩留まりを構造させることができる。しかも、下記の点
において、第１の実施例の半導体集積回路より配線制約
の緩和能力が優れている。
【００５７】例えば、図１４に示すように、それぞれが
異なるセル列を構成し、Ｘ座標が等しい基本セル１Ａ〜
１Ｅがあり、基本セル１Ｃ〜１ＥがＹ方向に連続的に形
成されている際、基本セル１Ａと基本セル１Ｄとの配線
を行う場合を考える。
異なるセル列を構成し、Ｘ座標が等しい基本セル１Ａ〜
１Ｅがあり、基本セル１Ｃ〜１ＥがＹ方向に連続的に形
成されている際、基本セル１Ａと基本セル１Ｄとの配線
を行う場合を考える。
【００５８】この場合、図１４に示すように、基本セル
１Ｂの接続ピン２５の左端から縦配線４２Ｂが配線さ
れ、基本セル１Ｃの接続ピン２５の右端から縦配線４２
Ｃが形成されていれば、第１の実施例の構成では、基本
セル１Ａの接続ピン２５と基本セル１Ｄの接続ピン２５
とを直結する縦配線を形成することは不可能となる。
１Ｂの接続ピン２５の左端から縦配線４２Ｂが配線さ
れ、基本セル１Ｃの接続ピン２５の右端から縦配線４２
Ｃが形成されていれば、第１の実施例の構成では、基本
セル１Ａの接続ピン２５と基本セル１Ｄの接続ピン２５
とを直結する縦配線を形成することは不可能となる。
【００５９】これと同様なケースを、第２の実施例の構
成で考える。この場合、図１５に示すように、基本セル
１Ｂの接続ピン２６の左端から縦配線４２Ｂが配線さ
れ、基本セル１Ｃの接続ピン２６の右端から縦配線４２
Ｃが形成されていても、基本セル１Ａの接続ピン２６の
中央部から基本セル１Ｄの接続ピン２６の中央部とを直
結する縦配線４２Ａを形成することができる。
成で考える。この場合、図１５に示すように、基本セル
１Ｂの接続ピン２６の左端から縦配線４２Ｂが配線さ
れ、基本セル１Ｃの接続ピン２６の右端から縦配線４２
Ｃが形成されていても、基本セル１Ａの接続ピン２６の
中央部から基本セル１Ｄの接続ピン２６の中央部とを直
結する縦配線４２Ａを形成することができる。
【００６０】このように、第２の実施例の半導体集積回
路は、第１の実施例の半導体集積回路以上に配線制約を
緩和することができる。
路は、第１の実施例の半導体集積回路以上に配線制約を
緩和することができる。
【００６１】＜第３の実施例＞図１６はこの発明の第３
の実施例であるゲートアレイ方式の半導体集積回路の基
本セル構造を示す平面図である。同図に示すように、基
本セル１は一対のＰＭＯＳトランジスタＴＰ及びＮＭＯ
ＳトランジスタＴＮから構成される。
の実施例であるゲートアレイ方式の半導体集積回路の基
本セル構造を示す平面図である。同図に示すように、基
本セル１は一対のＰＭＯＳトランジスタＴＰ及びＮＭＯ
ＳトランジスタＴＮから構成される。
【００６２】ＰＭＯＳトランジスタＴＰは、Ｐ+ 拡散層
１７上にＰＭＯＳトランジスタ用ゲート１２を形成する
ことにより構成され、ＮＭＯＳトランジスタＴＮは、Ｎ
+ 拡散層１８上にＮＭＯＳトランジスタ用ゲート１３を
形成することにより構成される。
１７上にＰＭＯＳトランジスタ用ゲート１２を形成する
ことにより構成され、ＮＭＯＳトランジスタＴＮは、Ｎ
+ 拡散層１８上にＮＭＯＳトランジスタ用ゲート１３を
形成することにより構成される。
【００６３】ＰＭＯＳトランジスタ用ゲート１２とＮＭ
ＯＳトランジスタ用ゲート１３とはゲート配線２４を介
して電気的に接続されるとともに、ゲート配線２４に電
気的に接続して、ゲート配線２４上に形成横幅（図１６
のＸ方向の幅）が１配線ピッチＷ１の接続ピン２７が設
けられる。なお、セル列３上に隣接する基本セル１の接
続ピン２７，２７間の距離は１配線ピッチＷ１に設定さ
れる。なお、他の構成は第１の実施例と同様であるた
め、説明は省略する。
ＯＳトランジスタ用ゲート１３とはゲート配線２４を介
して電気的に接続されるとともに、ゲート配線２４に電
気的に接続して、ゲート配線２４上に形成横幅（図１６
のＸ方向の幅）が１配線ピッチＷ１の接続ピン２７が設
けられる。なお、セル列３上に隣接する基本セル１の接
続ピン２７，２７間の距離は１配線ピッチＷ１に設定さ
れる。なお、他の構成は第１の実施例と同様であるた
め、説明は省略する。
【００６４】このような構成の第３の実施例の半導体集
積回路は、第１の実施例同様、接続ピン２７の両端から
Ｙ方向に２本の縦配線を形成することができるため、セ
ル列３，３間に設けられた配線領域３１に形成する配線
パターンの相対位置の制約である配線制約を、従来に比
べ大幅に緩和することができ、基本セル１の利用効率を
高めることができ、製造工程時における歩留まりを向上
させることができる。
積回路は、第１の実施例同様、接続ピン２７の両端から
Ｙ方向に２本の縦配線を形成することができるため、セ
ル列３，３間に設けられた配線領域３１に形成する配線
パターンの相対位置の制約である配線制約を、従来に比
べ大幅に緩和することができ、基本セル１の利用効率を
高めることができ、製造工程時における歩留まりを向上
させることができる。
【００６５】＜その他＞なお、第１の実施例及び第３の
実施例では、各基本セル１の接続ピン２５（２７）の形
成横幅を１配線ピッチＷ１に設定し、セル列３上に隣接
する基本セルの接続ピン２５（２７），２５（２７）間
の距離を１配線ピッチＷ１に設定して、ゲートアレイ方
式の半導体集積回路を構成し、第２の実施例では、各基
本セル１の接続ピン２６の形成横幅を２配線ピッチＷ２
に設定し、セル列３上に隣接する基本セルの接続ピン２
６，２６間の距離を１配線ピッチＷ１に設定して、ゲー
トアレイ方式の半導体集積回路を構成したが、本発明
は、これに限定されず以下の条件を満足すれば成立す
る。
実施例では、各基本セル１の接続ピン２５（２７）の形
成横幅を１配線ピッチＷ１に設定し、セル列３上に隣接
する基本セルの接続ピン２５（２７），２５（２７）間
の距離を１配線ピッチＷ１に設定して、ゲートアレイ方
式の半導体集積回路を構成し、第２の実施例では、各基
本セル１の接続ピン２６の形成横幅を２配線ピッチＷ２
に設定し、セル列３上に隣接する基本セルの接続ピン２
６，２６間の距離を１配線ピッチＷ１に設定して、ゲー
トアレイ方式の半導体集積回路を構成したが、本発明
は、これに限定されず以下の条件を満足すれば成立す
る。
【００６６】各基本セル１の接続ピンの形成横幅を１配
線ピッチ以上に設定し、セル列３上に隣接する基本セル
１の接続ピン間の距離を１配線ピッチ以上有すればよ
い。なぜなら、外部配線として各基本セル１の接続ピン
から２本以上の縦配線を形成することができるからであ
る。
線ピッチ以上に設定し、セル列３上に隣接する基本セル
１の接続ピン間の距離を１配線ピッチ以上有すればよ
い。なぜなら、外部配線として各基本セル１の接続ピン
から２本以上の縦配線を形成することができるからであ
る。
【００６７】ただし、半導体集積回路の集積度の低下を
最小限に抑えるべく、接続ピン間の距離は１配線ピッチ
Ｗ１に設定するのが望ましく、接続ピンの形成横幅も、
せいぜい２配線ピッチＷ２程度に抑えることが望まし
い。
最小限に抑えるべく、接続ピン間の距離は１配線ピッチ
Ｗ１に設定するのが望ましく、接続ピンの形成横幅も、
せいぜい２配線ピッチＷ２程度に抑えることが望まし
い。
【００６８】また、第１〜第３の実施例では、接続ピン
を横配線と同じ第１層に形成したが、第１層及び第２層
と異なる層に形成することもできる。
を横配線と同じ第１層に形成したが、第１層及び第２層
と異なる層に形成することもできる。
【００６９】
【発明の効果】以上説明したように、この発明における
請求項１ないし請求項３記載の半導体集積回路は、複数
の基本セルそれぞれのセル列間接続用の接続ピンの第１
の方向における形成幅である接続ピン形成幅が、複数の
基本セル間の外部配線における最小配線間隔によって定
められる１配線ピッチ以上有し、複数のセル列それぞれ
上で、互いに隣接する基本セルの接続ピン間の第１の方
向における距離である接続ピン間距離が１配線ピッチ以
上有している。
請求項１ないし請求項３記載の半導体集積回路は、複数
の基本セルそれぞれのセル列間接続用の接続ピンの第１
の方向における形成幅である接続ピン形成幅が、複数の
基本セル間の外部配線における最小配線間隔によって定
められる１配線ピッチ以上有し、複数のセル列それぞれ
上で、互いに隣接する基本セルの接続ピン間の第１の方
向における距離である接続ピン間距離が１配線ピッチ以
上有している。
【００７０】したがって、各基本セルの接続ピンから、
第２の方向に延びて配線領域上に形成する縦配線を２本
以上形成することができるため、異なる基本セルの接続
ピン間の配線制約を大幅に緩和することができ、比較的
容易に基本セル間の配線を行うことができる。
第２の方向に延びて配線領域上に形成する縦配線を２本
以上形成することができるため、異なる基本セルの接続
ピン間の配線制約を大幅に緩和することができ、比較的
容易に基本セル間の配線を行うことができる。
【図１】この発明の第１の実施例であるゲートアレイ方
式の半導体集積回路の基本セル構造を示す平面図であ
る。
式の半導体集積回路の基本セル構造を示す平面図であ
る。
【図２】図１の接続ピンの詳細を示す平面図である。
【図３】図１のＩ−Ｉ断面を示す断面図である。
【図４】第１の実施例の半導体集積回路のマクロセル構
造を示す平面図である。
造を示す平面図である。
【図５】第１の実施例のセル列構成を示す平面図であ
る。
る。
【図６】第１の実施例の効果説明用の平面図である。
【図７】第１の実施例の効果説明用の平面図である。
【図８】第１の実施例の効果説明用の平面図である。
【図９】第１の実施例の効果説明用の平面図である。
【図１０】第１の実施例の効果説明用の平面図である。
【図１１】第１の実施例の効果説明用の平面図である。
【図１２】第１の実施例の効果説明用の平面図である。
【図１３】この発明の第２の実施例であるゲートアレイ
方式の半導体集積回路の基本セル構造を示す平面図であ
る。
方式の半導体集積回路の基本セル構造を示す平面図であ
る。
【図１４】第２の実施例の効果説明用の平面図である。
【図１５】第２の実施例の効果説明用の平面図である。
【図１６】この発明の第３の実施例であるゲートアレイ
方式の半導体集積回路の基本セル構造を示す平面図であ
る。
方式の半導体集積回路の基本セル構造を示す平面図であ
る。
【図１７】従来のゲートアレイ方式の半導体集積回路の
基本セル構造を示す平面図である。
基本セル構造を示す平面図である。
【図１８】図１７のＩＩ−ＩＩ断面を示す断面図であ
る。
る。
【図１９】ゲートアレイ方式の半導体集積回路の全体構
成を示す平面図である。
成を示す平面図である。
【図２０】ゲートアレイ方式の半導体集積回路の全体構
成を示す平面図である。
成を示す平面図である。
【図２１】ＮＡＮＤゲートを示す回路図である。
【図２２】ＭＯＳトランジスタによるＮＡＮＤゲートの
構成例を示す回路図である。
構成例を示す回路図である。
【図２３】ゲートアレイ方式の半導体集積回路によるＮ
ＡＮＤゲートの構成例を示す平面図である。
ＡＮＤゲートの構成例を示す平面図である。
【図２４】従来のゲートアレイ方式の半導体集積回路の
セル列構成を示す平面図である。
セル列構成を示す平面図である。
【図２５】従来の問題点説明用の平面図である。
【図２６】従来の問題点説明用の平面図である。
１ 基本セル ３ セル列 ２５ 接続ピン ２６ 接続ピン ２７ 接続ピン ３１ 配線領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 公一 兵庫県伊丹市東野四丁目61番５号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (72)発明者 品川 裕章 兵庫県伊丹市東野四丁目61番５号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (72)発明者 吉永 全雄 兵庫県伊丹市東野四丁目61番５号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (56)参考文献 特開 平４−354370（ＪＰ，Ａ) 特開 昭58−61645（ＪＰ，Ａ) 特開 平３−72678（ＪＰ，Ａ) 特開 昭62−60235（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118
Claims (3)
- 【請求項１】 各々が、複数の基本セルが第１の方向に
列状に配置されてなる複数のセル列が、前記第１の方向
と直交する第２の方向に配線領域を介して配置された半
導体集積回路において、 前記複数の基本セルそれぞれのセル列間接続用の接続ピ
ンの前記第１の方向における形成幅である接続ピン形成
幅が、前記複数の基本セル間の外部配線における最小配
線間隔によって定められる１配線ピッチ以上有し、 前記複数のセル列それぞれ上で、互いに隣接する基本セ
ルの前記接続ピン間の前記第１の方向における距離であ
る接続ピン間距離が前記１配線ピッチ以上有することを
特徴とする半導体集積回路。 - 【請求項２】 前記接続ピン形成幅は前記１配線ピッチ
であり、前記接続ピン間距離は前記１配線ピッチである
請求項１記載の半導体集積回路。 - 【請求項３】 前記接続ピン形成幅は前記１配線ピッチ
の２倍の幅である２配線ピッチであり、前記接続ピン間
距離が前記１配線ピッチである請求項１記載の半導体集
積回路。
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Applications Claiming Priority (1)
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| JP16352593A JP3289999B2 (ja) | 1993-07-01 | 1993-07-01 | 半導体集積回路 |
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Family Applications (1)
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-
1994
- 1994-06-10 US US08/258,230 patent/US5448088A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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