JPH02208968A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02208968A JPH02208968A JP3029989A JP3029989A JPH02208968A JP H02208968 A JPH02208968 A JP H02208968A JP 3029989 A JP3029989 A JP 3029989A JP 3029989 A JP3029989 A JP 3029989A JP H02208968 A JPH02208968 A JP H02208968A
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- JP
- Japan
- Prior art keywords
- wiring
- basic
- wirings
- basic cell
- cell rows
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に基本セルを配列し
たマスタースライス′方式の半導体集積回路に関する。
たマスタースライス′方式の半導体集積回路に関する。
従来の半導体集積回路は、第３図に示すように、半導体
基板１の周縁部に設けた入出力バッファ２の内側に基本
セル３ａを一列に並べて形成した基本セル列４ａを配列
して設け、各基本セル列４ａの間に配線を施すための配
線形成領域５をはさんで配置することによって構成され
ている。
基板１の周縁部に設けた入出力バッファ２の内側に基本
セル３ａを一列に並べて形成した基本セル列４ａを配列
して設け、各基本セル列４ａの間に配線を施すための配
線形成領域５をはさんで配置することによって構成され
ている。
上述した従来の半導体集積回路は、基本セルを列状に並
べて基本セル列を構成し、更に基本セル列を基本セル列
の並びの方向と直交する方向（行方向）に配置して構成
されている。各基本セル間の配線には金属層による多層
配線が用いられるが、一般に上層における配線の相互間
隔は下層の配線の相互間隔よりも大きくなっている。前
記基本セル列間の配線では、第３図に示すように、主に
下層の相互間隔の小さい第１の金属配線により基本セル
列と平行な方向の配線１３が施され、主に上層の相互間
隔の大きい第２の金属配線により基本セル列と直交する
方向の配線１４が施されている。このために配線数が増
大してくると、第１の金属配線による列方向配線に比べ
て、配線間隔の大きい第２の金属配線による行方向配線
の密度を増加できず、集積化が困難になるという欠点が
ある。
べて基本セル列を構成し、更に基本セル列を基本セル列
の並びの方向と直交する方向（行方向）に配置して構成
されている。各基本セル間の配線には金属層による多層
配線が用いられるが、一般に上層における配線の相互間
隔は下層の配線の相互間隔よりも大きくなっている。前
記基本セル列間の配線では、第３図に示すように、主に
下層の相互間隔の小さい第１の金属配線により基本セル
列と平行な方向の配線１３が施され、主に上層の相互間
隔の大きい第２の金属配線により基本セル列と直交する
方向の配線１４が施されている。このために配線数が増
大してくると、第１の金属配線による列方向配線に比べ
て、配線間隔の大きい第２の金属配線による行方向配線
の密度を増加できず、集積化が困難になるという欠点が
ある。
また、第４図に示すように、基本セル形成領域の一部に
マクロセル１０を形成した半導体チップにおいては、マ
クロセル１０の基本セル列４ａに対して垂直な辺の端子
から基本セル３ａに接続される配線１５は配線領域５を
必ず通らなければならず、更に、セル列４ａがマクロセ
ル１０の辺に対して垂直方向に並んでいるので、配線１
５の配線長が長くなるという欠点があった。
マクロセル１０を形成した半導体チップにおいては、マ
クロセル１０の基本セル列４ａに対して垂直な辺の端子
から基本セル３ａに接続される配線１５は配線領域５を
必ず通らなければならず、更に、セル列４ａがマクロセ
ル１０の辺に対して垂直方向に並んでいるので、配線１
５の配線長が長くなるという欠点があった。
本発明の半導体集積回路は、半導体基板上に列状に配列
して設けた基本セルと、前記基本セル列の間に設けた配
線形成領域とを有する半導体集積回路において、前記基
本セル列の一部が前記セル列と直角方向に折り曲げて配
列されている。
して設けた基本セルと、前記基本セル列の間に設けた配
線形成領域とを有する半導体集積回路において、前記基
本セル列の一部が前記セル列と直角方向に折り曲げて配
列されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップのレ
イアウト図である。
イアウト図である。
第１図に示すように、半導体基板１の周縁部に入出力バ
ッファ−２を配列して設け、その内側の領域には基本セ
ル３ａを１方向に配列した基本セル列４ａを複数行方向
に配列して形成する。基本セル列４ａの側面には配線領
域１５が形成されている。基本セル列４ａに対して直角
の方向に基本セル３ｂを配列した基本セル列４ｂを設け
る。基本セル列４ａ、４ｂの相互間には配線領域５を設
ける。各基本セル列に沿って配線領域５に設けた配線は
相互間隔が小さい第１の金属配線からなり、基本セル４
ａ、４ｂと直交する方向に設けた配線は第１の配線より
も相互間隔が広い第２の金属配線からなり、機能セル６
の端子と機能セルフの端子とを接続する配線は、第１の
金属配線からなる配線８ａ、８ｂと第２の金属配線から
なる９ａ、９ｂ、９ｃから構成され、各配線及び端子は
コンタクトホールにより接続されている。第２の金属配
線による配線は主にセル列の配列方向とは直交する方向
に配線を行うために用い、残りの主要な配線は第１の金
属配線により行うことで、配線の大部分を第１の金属配
線により行う。
ッファ−２を配列して設け、その内側の領域には基本セ
ル３ａを１方向に配列した基本セル列４ａを複数行方向
に配列して形成する。基本セル列４ａの側面には配線領
域１５が形成されている。基本セル列４ａに対して直角
の方向に基本セル３ｂを配列した基本セル列４ｂを設け
る。基本セル列４ａ、４ｂの相互間には配線領域５を設
ける。各基本セル列に沿って配線領域５に設けた配線は
相互間隔が小さい第１の金属配線からなり、基本セル４
ａ、４ｂと直交する方向に設けた配線は第１の配線より
も相互間隔が広い第２の金属配線からなり、機能セル６
の端子と機能セルフの端子とを接続する配線は、第１の
金属配線からなる配線８ａ、８ｂと第２の金属配線から
なる９ａ、９ｂ、９ｃから構成され、各配線及び端子は
コンタクトホールにより接続されている。第２の金属配
線による配線は主にセル列の配列方向とは直交する方向
に配線を行うために用い、残りの主要な配線は第１の金
属配線により行うことで、配線の大部分を第１の金属配
線により行う。
このようにして、配線間隔が小さい第１の金属配線によ
る配線を多く用いることにより、配線に必要な領域を縮
小し、更に第１の金属配線以外の層による配線を有効に
行うことを可能にしている。
る配線を多く用いることにより、配線に必要な領域を縮
小し、更に第１の金属配線以外の層による配線を有効に
行うことを可能にしている。
第２図は本発明の第２の実施例を示すレイアウト図であ
る。
る。
第２図に示すように、第１の実施例と同様に半導体基板
１の周縁部に形成した人出力バッファ２の内側にマクロ
セル１０を設け、マクロセル１０以外の領域に基本セル
列４ａとマクロセル１０の辺に沿って基本セル列４ａと
直交する方向に配置した基本セル列４ｂとを′設けた以
外は第１の実施例と同じ構成を有している。
１の周縁部に形成した人出力バッファ２の内側にマクロ
セル１０を設け、マクロセル１０以外の領域に基本セル
列４ａとマクロセル１０の辺に沿って基本セル列４ａと
直交する方向に配置した基本セル列４ｂとを′設けた以
外は第１の実施例と同じ構成を有している。
ここで、マクロセル１０の近傍ではマクロセル１０の辺
に平行に基本セル列４ａ、４ｂが設けられているため、
マクロセル１０と基本セル列４ａ、４ｂの機能セル上の
端子の配線１１．１２が最短距離で設置可能である。
に平行に基本セル列４ａ、４ｂが設けられているため、
マクロセル１０と基本セル列４ａ、４ｂの機能セル上の
端子の配線１１．１２が最短距離で設置可能である。
以上説明じたように、本発明は一方向に配列した基本セ
ル列と直角の方向に配列した基本セル列を一部に設ける
ことにより、基本セル間Ω配線に必要な配線領域の縮小
及び配線長を短くすることを可能にしている。
ル列と直角の方向に配列した基本セル列を一部に設ける
ことにより、基本セル間Ω配線に必要な配線領域の縮小
及び配線長を短くすることを可能にしている。
第１図及び第２図は本発明の第１及び第２の実施例を示
す半導体チップのレイアウト図、第３図及び第４図は従
来の半導体集積回路の第１及び第２の例を示す半導体チ
ップのレイアウト図である。 １・・・半導体基板、２・・・人出カバッファ−３ａ、
３ｂ・・・基本セル、４ａ、４ｂ・・・基本セル列、５
・・・配線領域、６，７・・・機能セル、８ａ、８ｂ。 ９ａ、９ｂ、９ｃ・・・配線、１０・・・マクロセル、
１１．１２．１Ｂ、１４．１５・・・配線。
す半導体チップのレイアウト図、第３図及び第４図は従
来の半導体集積回路の第１及び第２の例を示す半導体チ
ップのレイアウト図である。 １・・・半導体基板、２・・・人出カバッファ−３ａ、
３ｂ・・・基本セル、４ａ、４ｂ・・・基本セル列、５
・・・配線領域、６，７・・・機能セル、８ａ、８ｂ。 ９ａ、９ｂ、９ｃ・・・配線、１０・・・マクロセル、
１１．１２．１Ｂ、１４．１５・・・配線。
Claims (1)
- 半導体基板上に列状に配列して設けた基本セルと、前記
基本セル列の間に設けた配線形成領域とを有する半導体
集積回路において、前記基本セル列の一部が前記セル列
と直角方向に折り曲げて配列されていることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029989A JPH02208968A (ja) | 1989-02-08 | 1989-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029989A JPH02208968A (ja) | 1989-02-08 | 1989-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208968A true JPH02208968A (ja) | 1990-08-20 |
Family
ID=12299867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029989A Pending JPH02208968A (ja) | 1989-02-08 | 1989-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208968A (ja) |
-
1989
- 1989-02-08 JP JP3029989A patent/JPH02208968A/ja active Pending
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