JPH03169073A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，半導体集積回路装置に関し、特に、下層配線
上に層間絶縁膜を介在させて上層配線を形成する多層配
線構造の半導体集積回路装置に適用して有効な技術に関
するものである。

〔従来の技術〕

ゲートアレイ方式を採用する半導体集積回路装置は、規
則的に配列された基本セル内及び基本セル間を複数層の
結線用配線で結線し、所望の論理回路を構成することが
できる。また、ゲートアレイ方式を採用する半導体集積
回路装置は、前記結線用配線の結線パターンを変更する
だけで前記以外の種々の論理回路を構成することができ
る。この種の半導体集積回路装置は短期間に多品種のも
のを構戊することができる特徴がある。

本発明者が開発中のゲートアレイ方式を採用する半導体
集積回路装置は、周辺部分に複数の人出カバッファ回路
を配置している。この人出力バッファ回路に囲まれた領
域内には基本セルが行列状に複数配置されている。列方
向に配置された複数の基本セルは基本セル列を形成して
いる。基本セル列は所定の間隔をおいて行方向に複数配
置されている。行方向に配置されたこの基本セル列間に
は配線形成領域（配線チャネル領域）が設けられている
。

このゲートアレイ方式を採用する半導体集積回路装置は
３層配線構造で構成されている。第１層目の配線は基本
セル内配線及び配線形成領域を列方向に延在する基本セ
ル間を接続する結線用配線として使用されている。第２
層目の配線は配線形成領域を行方向に延在する基本セル
間を接続する結配用配線として使用されている。第３層
目の配線は主に電源配線として使用されている．つまり
、ゲートアレイ方式を採用する半導体集積回路装置は集
積度向上のため多層配線構造で構威される。

前記結線用配線は、通常、コンピュータを使用する自動
配置配線システム（Ｄ　Ａ　：　Ｄ　ｅｓｉｇｎ　Ａ　
ｕｔｏｍａｔｉｏｎ）で自動的に配置されている。

前記第１層目の配線（下層配線）と第２層目の配線（上
層配線）との間には，例えばＣＶＤ法又はスパッタ法で
堆積する層間絶縁膜が設けられている。

第１層目の配線，第２Ｍ目の配線の夫々は、この層間絶
縁膜に形成された接続孔を通して電気的に接続されてい
る。また、第２層目の配線（下層配線）と第３層目の配
線（上層配線）との間には，前述と同様な層間絶縁膜が
設けられ、この層間絶縁膜に形成された接続孔を通して
電気的に接続されている。

なお、ゲートアレイ方式を採用する半導体集積回路装置
については，例えば特願昭６３−１９７４８０号に記載
されている。

〔発明が解決しようとする課題〕

前記ゲートアレイ方式を採用する半導体集積回路装置に
おいて、下層配線と上層配線との間に形成される前述の
層間絶縁膜の表面は下層の配線で形成される段差が或長
じて段差形状となるので、この層間絶縁膜上に形成され
る上層配線が前記段差形状の部分で断線不良を生じると
いう問題があった・ また、前記ゲートアレイ方式を採用する半導体集積回路
装置は組込まれる論理回路により結線用配線（信号用配
ＲＩＡ）のパターンが種々変化する。例えば論理回路に
接続される入力用信号配線が他の論理回路に接続される
出力用信号配線と近接して延在する場合を生じる。この
ような場合、近接して延在する信号配線間にクロストー
クを生じ、信号波形に変化を与えるので、論理回路が誤
動作するという問題があった。

本発明の目的は、下層配線上に層間絶縁膜を介在させて
上層配線を形成する半導体集積回路装置において、上層
配線の断線不良を防止すると共に、回路の誤動作を防止
することが可能な技術を提供することにある． 本発明の他の目的は、下層配線上に層間絶縁膜を介在さ
せて上層配線を形成するゲートアレイ方式を採用する半
導体集積回路装置において、前記目的を達或することが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は，本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）下層配線上に層間絶縁膜を介在させて上層配線を
形成する半導体集積回路装置において、前記下層配線と
上層配線との間に下層配線で形成される段差形状に沿っ
てほぼ均一な膜厚で形成される第１層間絶縁膜を設け、
前記第１層間Ｍ！．ＪＩ！膜上の下層配線間に導電材を
設け、前記導電材上に第２層間絶縁膜を介在させて上層
配線を設け、前記導電材に固定電位を印加する。

（２）下層配線上に層間絶縁膜を介在させて上層配線を
形成する多層配線構造の配線で論理回路部に規則的に配
列された基本セル間を接続するゲートアレイ方式を採用
する半導体集積回路装置において，前記下層配線と上層
配線との間に下層配線で形成される段差形状に沿ってほ
ぼ均一な膜厚で形成される第工層間絶縁膜を設け，前記
第１層間絶縁膜上の下層配線間に導電材を設け、前記導
電材上に第２層間絶縁膜を介在させて上層配線を設け、
前記導電材に固定電位を印加する。

〔作　　用〕

上述した手段によれば、前記第２層間絶縁膜の表面を導
電材で平坦化することができるので，上層配線の断線不
良を防止することができると共に、信号用配線と他の信
号用配線とのクロストークを固定電位が印加される導電
材で低減することができるので、回路の誤動作を防止す
ることができる。

この結果、半導体集積回路装置の電気的信頼性を向上す
ることができる。

以下，本発明の構成について，ゲートアレイ方式を採用
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるゲートアレイ方式を採用する半
導体集積回路装置の概略構或を第２図（チップレイアウ
ト図）で示す。

第２図に示すように、ゲートアレイ方式を採用する半導
体集積回路装置１は平面が方形状のチップ（例えば単結
晶珪素基板）で構成されている。半導体集積回路装置１
は方形状の各辺に沿った最外周部分に複数の外部端子（
ボンディングパッド）２を配置している。この外部端子
２の内側には外部端子２の配列に沿って複数の入出力バ
ッファ回路３が配置されている。

前記人出力バッファ回路３の上部には、主要電源配線（
メイン電源配線：２０）を延在させている。

この主要電源配線は第３層目の配線（又は及び第２層目
の配線）形成工程で形成されている。本実施例の半導体
集積回路装置１は，これに限定されないがバイポーラト
ランジスタを主体に構成され、主要電源配線は固定電源
Ｖ．いＶｇＥ，　Ｖアアの夫々が印加される３本の電源
配線で構威されている。

固定電源Ｖｃａは例えばＯ　［Ｖ］．固定電源Ｖ。は例
えば−３　［Ｖ］．固定電源ｖＴＴは例えば−１．８［
■］テある。これらの固定電源は基本的に半導体集積回
路装置１の外部から供給されている。

入出力バッファ回路３で囲まれた半導体集積回路装置１
の中央部分には論理回路を形成する論理回路部が設けら
れている。この論理回路部は基本ブロック４が行列状に
かつ規則的に複数配置されている。列方向に配置された
複数の基本ブロック４は基本ブロック列５を形成してい
る。基本ブロック列５は所定の間隔をおいて行方向に複
数配置されている。基本ブロック列５間は基本ブロック
４間（又は基本セル間又は基本セルで形成される論理回
路間）を接続する結線用配線が形成される配線形成領域
（配線チャネル領域）６として使用されている。

前記基本ブロック４は４つの基本セルフで構威されてい
る。この４つの基本セルフは前記基本ブロック４を均等
に４分割する軸を対象軸とするミラー反転形状で構成さ
れている。前記基本セル７は、第３図（等価回路図）に
示すように、少なくとも７つのバイボーラトランジスタ
が配置され、ＥＣＬ系の３人力ＯＲ／ＮＯＲゲート回路
を構成できる。

第３図に示す３人力ＯＲ／ＮＯＲゲート回路において、
Ｄｉｎは入力信号端子、○ＲＤｏｕｔはＯＲ側の出力信
号端子、Ｎ　Ｏ　Ｒ　Ｄ　ｏｕｔはＮＯＲ側の出力信号
端子である。ｖ０。はコレクタ電位（固定電源）　、Ｖ
．．はエミッタ電位（固定電源）、Ｖ　ＴＴは終端電位
（固定電源）である。Ｖｏはベース電位例えば−１．３
［Ｖ］の固定電位、ｖｃ１はベース電位例えば一１．６
［Ｖ］の固定電位である。このベース電位Ｖ。、ｖ０の
夫々は、図示しないが基本的に半導体集積回路装＠１に
塔載される電源発生回路から供給される。また、この３
人力ＯＲ／ＮＯＲゲート回路は，　０．８（ハイレベル
）［Ｖ］〜−１．７（ロウレベル）［Ｖ］の範囲の入力
信号が入力端子Ｄｉｎに入力されることにより動作する
。

なお、基本セルフは、前述の３人力ＯＲ／Ｎ○Ｒゲート
回路に限定されず、２人力ＯＲ／ＮＯＲゲート回路やＴ
ＴＬ系の論理回路を配置できるように構成してもよい。

この各基本セル７の夫々のバイポーラトランジスタは、
図示していないが主に第ｌ層目の配線形成工程で形成さ
れる結線用配線（基本セル内配線）によって結線されて
いる。この基本セル内配線は所定の論理回路又はその一
部を構或することができる。

前記基本ブロック列５間の配線形成領域６は、主に基本
セル７間或は基本セル７で形成された論理回路間等を接
続する列方向に延在する結線用配線（信号配線１３）が
形成される。基本ブロック４上及び配線形成領域６上に
は第２層目の配線形成工程で形成される行方向に延在す
る結線用配ＩｉＡ（信号配線１７）が形成される．また
、基本ブロック４上及び配線形成領域６上には第３層目
の配線形成工程で形成される列方向に延在する電源配線
（２０）が形成される。この電源配線は、前記人出力バ
ッファ回路３上に延在する主要電源配線から直接、又は
第２層目の配線形成工程で形成される電源配線を介して
論理回路部に引き出されている。この電源配線は、主要
電源配線と同様に．固定電源Ｖ。い■．、Ｖ　Ｔ　Ｔの
夫々が印加される３種類の電源配線で構威されている。

電源配線は基本セルフで形成される論理＠路に第２層目
、第１層目の夫々の配線形成工程で形成される電源配線
を介して電源を供給することができる。

これらの配線のうち、特に第１層目の配線形成工程、第
２層目の配線形成工程の夫々で形成される結線用配線は
コンピュータを使用する自動配置配線システム（ＤＡ）
で自動的に配置されている。

また、論理回路上の電源配線や入出力バッファ回路上の
主要電源配線は、自動配置配線システムのベースデータ
に固定パターンとして入力されている。

このように、本実施例のゲートアレイ方式を採用する半
導体集積回路装置１は、前述のように結線用配線層及び
電源配線層から成る３層配線構造で構或されている。こ
の３層配線構造の各層の配線はアルミニウム配線又はア
ルミニウム合金配線で形成されている。アルミニウム合
金配線はアルミニウムにＣｕ又は及びＳｉを添加してい
る．，ＣＵはエレクトロマイグレーション或はストレス
マイグレーションを低減することができる。ＳｉはＳｉ
（半導体領域）との接続部分においてアロイスパイク現
象を低減することができる。

次に、前記ゲートアレイ方式を採用する３層配線構造の
半導体集積回路装置について，前記３層配線構造の具体
的な断面構造を第１図（要部断面図）で簡単に説明する
。

第１図に示すように、ゲートアレイ方式を採用する３層
配線構造の半導体集積回路装置１は、単結晶珪素膜から
なるｐ型半導体基板１０を主体として構成されている。

この半導体基板１０の主面には、図示していないが活性
領域（素子形成領域）が設けられている。この活性領域
には前述の３人力ＯＲ／ＮＯＲゲート回路を構或するバ
イポーラトランジスタや抵抗素子が構成されている。前
記活性領域は素子分離領域によって周囲の他の活性領域
と電気的に分離されている．素子分離領域は主にｐ型半
導体基板１０と素子間分離絶縁膜（例えば酸化珪素膜）
１１で構威されている。この素子間分離絶縁膜１１上、
つまりバイポーラトランジスタ等の素子上には絶縁膜１
２が形成されている。

前記絶縁膜１２上には第１層目の配線形成工程で形成さ
れる配線１３が延在している。この配線１３は前記絶縁
膜１２上の全面にスパッタ法でアルミニウム又はアルミ
ニウム合金を堆積し、異方性エッチングを使用し、所定
のパターンでパターンニングして形成される。配線１３
は、図示していないが前述のように基本セル内配線及び
基本セル７間或は基本セルフで形成された論理回路間等
を接続する結線用配線として使用されている。

前記配線１３上及び配線１３間において、絶縁膜１２上
には配線１３で形成された段差形状（凹凸形状）に沿っ
て均一な膜厚で層間絶縁膜１４が形成されてぃる。この
層間絶縁膜１４は例えばＣＶＤ法又はスパッタ法等で堆
積される酸化珪素膜で形成されている。石英バイアスス
バッタ法やＳＯＧ（Ｓｐｉｎ　ＯｎＧ　ｌａｓｓ）法で
形成される層間絶縁膜はその表面の平担化が可能である
が、石英バイアススパッタ法は下地段差形状のパターン
依存性が著しく，平担化のために非常に厚い膜厚を必要
とし、ＳＯＧ法は水分に基づく腐食の原因となるので、
層間絶縁膜１４は膜質の信頼性が高いＣＶＤ法又はスパ
ッタ法で形成する。つまり、ＣＶＤ法又はスパッタ法で
堆積される眉間絶縁膜１４は、下地段差形状に沿ってほ
ぼ均一な膜厚で形成される。

前記配線１３間において、層間絶縁膜１４上には導電材
１５が形成されている。この導電材１５は配線１３で形
成された段差形状（凹部分）を埋込むように形成されて
いる。導電材１５は例えば多結晶珪素膜で形成されてい
る。この多結晶珪素膜は、層間絶縁膜１４上の全面にＣ
ＶＤ法で前記層間絶縁膜１４の表面の段差形状がほぼ完
全に埋込まれるまで堆積し、ＲＩＥ等の異方性エッチン
グで堆積した膜厚に相当する分、全面エッチングして形
成される。この多結晶珪素膜には、その堆積中又は堆積
後に抵抗値を低減する不純物（例えばＰ，Ａｓ又はＢ〉
が導入される。このように形成される導電材１５は、下
地の段差形状の凹部のみにこの凹部に対して、セルファ
ラインで形成されている。

前記層間絶縁膜１４及び導電材１５を含む基板全面上に
は層間絶縁膜１６を介在させて第２層目の配線形成工程
で形成される配線１７が延在している。層間絶縁膜１６
の表面は、導電材１５の埋込みにより段差形状が緩和さ
れるので平坦化されている。配線１７は前記配Ｉ！１３
と同様に眉間絶縁膜１６上の全面にアルミニウム又はア
ルミニウム合金をスパッタ法で堆積し、所定のパターン
でパターンニングして形成される。配線１７は、図示し
ていないが配線１３を介して基本セル７間或は基本セル
フで形成された論理回路間等を接続する結線用配線とし
て使用されている． 前記配線１７は図示していないが配線１３と同様に段差
形状を形成するので前述と同様に、この配線１７には層
間絶縁１８、層間絶縁膜１９の夫々が順次形成されると
共に、配線１７間において層間絶縁膜１８上には導電材
１５が設けられている。層間絶縁膜１８は前述の層間絶
縁膜１４と同様な製造方法で形成され、導電材１５も同
様の製造方法で形成されている。

つまり、眉間絶縁膜１９の表面は導電材１５の埋込みに
より平坦化されている。

前記層間絶縁膜１９上には第３層目の配線形成工程で形
成される配線２０が延在している。この配線２０は前記
配線１３及び配線１７と同様な製造方法で形成されてい
る。この配線２０は前述のように、電源配線として使用
されている。

前記導電材１５は、複雑に延在する前記配線１３間、配
線１７間の夫々において，ほぼ全域一体（ほとんどベタ
付け状態、つまり、配線間の導電材１５はほとんど全て
が電気的に接続される）に形成されるので、半導体基板
１０の周囲に延在している主要電源配線（２０）の所定
部において接続され、固定電位Ｖ　ａ　ｃに印加される
． このように、ゲートアレイ方式を採用する３層配線構造
の半導体集積回路装置１において、配線１３（又は配線
１７）と配線１７（又は配線２０）との間に配線１３（
又は配線１７）で形成される段差形状に沿ってほぼ均一
な膜厚で形成される眉間絶縁膜１４（又は層間絶縁膜１
８）を設け，この層間絶縁膜１４上の配線１３（又は配
線１７）間に導電材１５を設け、この導電材１５上に層
間絶縁膜１６（又は層間絶縁膜１９）を介在させて配線
１７（又は配線２０）を設け、前記導電材１５に固定電
位Ｖｃｃを印加する。この構成により、下層配線の配線
１３（又は配線１７）と上層配線の配線１７（又は配線
２０）との間の層間絶縁膜１６（又は層間絶縁膜１９）
の表面を導電材１５で平坦化することができるので、上
層配線の配線１７（又は配線２０）の断線不良を防止す
ることができると共に、信号用配線としての配線１３（
又は配線１７）と他の信号用配線としての配線１３（又
は配線１７）との間に発生するクロストークを導電材１
５で低減することができるので、論理回路の誤動作を防
止することができる。この結果、ゲートアレイ方式を採
用する半導体集積回路装置１の電気的信頼性を向上する
ことができる。

また、特にゲートアレイ方式を採用する半導体集積回路
装置１は、入出力バッファ回路３上に主要電源配線、論
理回路部上に電源配線の夫々を配置しているので、層間
絶縁膜１６（又は１９）に接続孔を形成するだけで，導
電材１５に簡単に固定電源を印加することができる。

また、前記導電材１５は前記以外に、Ｍｏ，Ｔｉ，Ｔａ
，Ｗ，ＭｏＳｉ，ＴｉＳｉ，ＴａＳｉ，ＷＳｉ．Ａ１等
の金属材料で形成してもよい。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、２層配線構造、４層配線構造又はそ
れ以上の配線層数を有する多層配線構造で構成されるゲ
ートアレイ方式を採用する半導体集積回路装置に適用す
ることができる。

また、本発明は，基本セル列間に配線形成領域を設けず
に、全面に基本セルを敷き詰めた敷詰方式のゲートアレ
イ方式を採用する半導体集積回路装置に適用することが
できる。この敷詰方式の場合、論理回路間の基本セル又
は基本セル列は配線形成領域として使用される。

また、本発明は、基本セルをＭＩＳＦＥＴで構成するゲ
ートアレイ方式を採用する半導体集積回路装置に適用し
てもよい。

また、本発明は、多層配線構造を有するプリント配線基
板にも適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

下層配線上に層間絶縁膜を介在させて上層配線を形成す
る半導体集積回路装置において，電気的信頼性を向上す
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるゲートアレイ方式を
採用する半導体集積回路装置の多層配線構造を示す要部
断面図、 第２図は、前記半導体集積回路装置のチップレイアウト
図、 第３図は、前記半導体集積回路装置の基本セルで形成さ
れる論理回路の等価回路図である。 図中５　１・・・半導体集積回路装置、４・・・基本ブ
ロック、７・・・基本セル、１３．　１７・・・配線、
１４．　１８・・・層間絶縁膜、ｌ５・・・導電材、１
６．　１９・・・層間絶縁膜であ劃 図 １０（Ｐ） １３．　１７・・・配線

Claims (1)

1. 【特許請求の範囲】 １、下層配線上に層間絶縁膜を介在させて上層配線を形
   成する半導体集積回路装置において、前記下層配線と上
   層配線との間に下層配線で形成される段差形状に沿って
   ほぼ均一な膜厚で形成される第１層間絶縁膜を設け、前
   記第１層間絶縁膜上の下層配線間に導電材を設け、前記
   導電材上に第２層間絶縁膜を介在させて上層配線を設け
   、前記導電材に固定電位を印加することを特徴とする半
   導体集積回路装置。 ２、下層配線上に層間絶縁膜を介在させて上層配線を形
   成する多層配線構造の配線で論理回路部に規則的に配列
   された基本セル間を接続するゲートアレイ方式を採用す
   る半導体集積回路装置において、前記多層配線構造の下
   層配線と上層配線との間に下層配線で形成される段差形
   状に沿ってほぼ均一な膜厚で形成される第１層間絶縁膜
   を設け、前記第１層間絶縁膜上の下層配線間に導電材を
   設け、前記導電材上に第２層間絶縁膜を介在させて上層
   配線を設け、前記導電材に固定電位を印加することを特
   徴とする半導体集積回路装置。