JPH0440866B2 - - Google Patents

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JPH0440866B2
JPH0440866B2 JP9535781A JP9535781A JPH0440866B2 JP H0440866 B2 JPH0440866 B2 JP H0440866B2 JP 9535781 A JP9535781 A JP 9535781A JP 9535781 A JP9535781 A JP 9535781A JP H0440866 B2 JPH0440866 B2 JP H0440866B2
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JP
Japan
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output
cell
circuit
output circuit
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English (en)
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Inventor
Yoshikazu Takahashi
Tsuneo Ito
Makoto Takechi
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Microcomputer System Ltd
Hitachi Ltd
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Publication date
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Priority to US06/384,680 priority patent/US4893168A/en
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Priority to FR8210662A priority patent/FR2508255B1/fr
Priority to IT2197182A priority patent/IT1152980B/it
Priority to DE19823223276 priority patent/DE3223276A1/de
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Description

【発明の詳細な説明】 本発明は、配線パターンの変更によつて複数の
異なる入出力機能のいずれかを選択し得るように
なされた単位入出力回路部（以下、Ｉ／セルと
略す）を有する半導体集積回路装置（以下ICと
称す）に関し、特にマスタスライス方式による論
理ICに関するものである。
例えばコンピユータ用の論理ICは、短時間内
で少量多品種を設計する必要があるために、その
設計方法としていわゆるマスタスライス方式が採
用されている。マスタスライス方式によるICは
多くの論理機能を基本設計（マスタ）を変更する
ことなく配線パターンのみの変更によつて実現で
きるという特長を有している。この特長を生かす
ためには、各ピン（リード）の機能を種々の要求
に応えることができるように任意に選択し或いは
変更し得ることが必要である。つまり各ピンの機
能を、入力、出力、入出力双方向等の各機能から
任意に選択されたいずれか１つの機能にマスタス
ライス的に設定し得ることが要求される。
この要求を充たすために、従来の技術によれ
ば、ピンに１対１に対応して設けられたボンデイ
ングパツドの１つ１つに対して、Ｉ／セルを１
個づつ設けるという手段を取つていた。ここで、
Ｉ／セルは、ピンの機能を任意に選択できるよ
うにするために、入力及び出力回路の夫々につい
て最も素子数を必要とする回路を同時に構成し得
るように基本設計（マスタ）が成されているセル
（単位回路部）である。このようにＩ／セルを
設けることによつて上記要求に答えようとする場
合、Ｉ／セルは本来、マスタスライス方式の
ICを作成するために１つのパツド（又はピン）
の機能を入力、出力、入出力双方向のいずれかに
設定できるように形成されたものであると言え
る。従つて、選択された機能以外の機能を実現す
るための素子が使用されることなく、１つのＩ／
Ｏセルは選択された１つの機能を果たすだけであ
つた。また、当然のことながら従来のボンデイン
グパツドとＩ／セルとの配置関係では１つの
Ｉ／セルで例えば、入力回路と出力回路とを
夫々独立して同時に構成できるにもかかわらず、
入力と出力とを別々に独立して取出すことは不可
能であり、単位１つのＩ／セルから入力又は出
力のいずれかしか取出せなかつた。このために、
本発明者の検討によれば、上述のような方式すな
わち１つのパツドに対し１つのＩ／セルを設け
ることによつてピンの機能設定に対する要求を満
たそうとする従来のマスタスライス方式では、基
本設計を変更することなしでさらに多機能多品種
化することはできないことが判明した。
従つて、本発明の第１の目的は、多くの品種に
対応できるようにマスタスライス方式のICの設
計上の自由度を増大させ、１つのＩ／セルの機
能として入力、出力、入出力双方向および互いに
独立した入力と出力のいずれをも任意に選択でき
るICを提供することにある。
また、本発明の第２の目的は、特にマスタスラ
イス方式で作成される論理ICにおいて従来と同
じ基本設計を変更することなくＩ／セルを有効
に利用することにある。
これらの目的を達成するために、本発明によれ
ば、Ｉ／セル（単位入出力回路部）に隣接する
ボンデイングパツドが設けられるべき領域を複数
の領域に仮想的に分け、これらの領域の夫々に互
いに分離独立した複数のボンデイングパツドを設
け１つのＩ／セルから別々の機能を取出すのに
用いたり、或いはこれら複数の領域上に１つのボ
ンデイングパツドを設け１つのＩ／セルから１
つの機能のみを取出すか若しくは入出力双方向機
能をもたせるようにしている。
以下、本発明をマスタスライス方式による論理
LSI、例えばCMOS（Complementary Metal
Oxide Semiconductor）型で数千ゲートの論理
用ゲートを有する論理ICに適用した実施例につ
いて、図面を参照して詳細に説明する。
第１図〜第５Ｂ図は本発明に第１の実施例を示
すものである。
第１図は論理ICを構成した半導体チツプ１の
概略的なレイアウトを示している。チツプ１に
は、論理回路を構成するための多数の基本セル２
が横方向に百数十個配列せしめられて基本セル列
３を構成しており、かつこの基本セル列３が縦方
向に十数列一定の間隔を置いて配置されている。
図面にはいくつかの基本セル２が具体的に例示さ
れているが、これら以外の基本セル列３内の部分
についても全く同様であるから基本セルの図示は
省略している。また基本セル列３も４列のみ示さ
れているが、他の基本セル列も同様であるからそ
の図示は省略している。各基本セル列３間は配線
チヤネル４として用いられ、下地のフイールド
SiO2膜上にその長さ方向に伸びるアルミニウム
配線を数十本設けることができる程度の幅を有す
る。チツプ１の周辺部においては、入出力回路構
成用の多数のＩ／セル５が配置されている。こ
れらの各Ｉ／セルは、後述のアルミニウム配線
によつて入力回路、出力回路、クロツク用入力回
路、双方向性バツフア回路等の種々の回路機能に
形成されたものである。また、各Ｉ／セルに隣
接した位置には、セル１個当り２個のボンデイン
グパツド６ａ，６ｂが一定の規則的なピツチで設
けられている。ボンデイングパツドがセル当り２
個設けられていることが上記の種々に回路機能を
取出す（選択する）のに重要な役割を果してい
る。
ここでこの論理ICをマスタスライス方式で作
成する手順を説明する。まず基本セル２及びＩ／
Ｏセル５の回路素子、即ちMIS（Metal Insulator
Semiconductor）型電界効果トランジスタ
（MISFET）や抵抗、ポリシリコンゲート配線等
を基本設計（マスタ）に従つて形成する。この基
本設計が変更されることはなく全品種で同一パタ
ーンである。次いで、リンシリケートガラス膜
（以下、PSG膜と称する）を層間絶縁膜として全
面に被着した後、その層間絶縁膜に各コンタクト
ホールを形成する。このコンタクトホール形成工
程以降は、所望の論理機能を実現すべくそれらに
適応した種々の変形が成される。次いで、上面に
１層目のアルミニウム配線（以下Al−と称す
る）を施す。このAl−は、基本セル２内の論
理回路を構成するための配線、基本セル２に対す
る電源（VDD，VBB）配線（これは全品種で同一
パターンである）、Ｉ／セル５内の入出力回路
を構成するための配線、配線チヤネル４上でその
長さ方向に延びて基本セル２間を接続している配
線を夫々含んでいる。更に１つのＩ／セル５当
り２個設けられるボンデイングパツド６ａ，６ｄ
の下地もAl−で形成される。次いで、２層目
の層間絶縁膜（PSG膜）を被着した後、そこに
各スルーホールを形成し、更に２層目のアルミニ
ウム配線（以下、Al−と称する）を施す。こ
のAl−は、Ｉ／セル５に対する電源配線
（全品種で同一パターンである）、配線チヤネル４
を横切る方向に基本セル２上で延びていて複数の
基本セル２間を接続して論理回路を構成する配
線、ボンデイングパツド６ａ，６ｂの上層を形成
するために上記Al−上に同一パターンで積層
されたパツド層を夫々含んでいる。
基本セル２は、１つのセルで最大で３入力の
CMOSNANDゲートを構成できるように基本設
計がなされており、このためにＰチヤネル
MISFETとＮチヤネルMISFETとを夫々３個ず
つ設けたものである。
この基本セルによつて論理回路を構成した一例
として３入力NANDゲートを構成した場合のレ
イアウトを第２Ａ図に、その回路図を第２Ｂ図に
示す。マスタスライス方式による回路設計を行う
ために、その基本設計（マスタ）である６個の
MISFETを形成する。すなわち、Ｎ型シリコン
半導体基板１′中に形成されたＰ型ウエル７、フ
イールドSiO2膜８、ポリシリコン層７１〜７８、
フイールドSiO2膜８とゲート電極としてのポリ
シリコン層７１〜７６とをマスクとしてイオン打
込み技術又は拡散技術によつてこれらにセルフア
ライン的（自己整合的）に形成されたソース又は
ドレイン領域としてのN+型半導体領域８１〜８
４及びP+型半導体領域９１〜９４が夫々形成さ
れる。さらにＮ型基板１′およびＰ型ウエル７を
バイアスするためのＮ型領域９５およびＰ型領域
８５が形成される。引き続き上記した基本設計
（マスタ）パターンを覆つて全面に形成された１
層目の層間絶縁膜（図示せず）上にAl−を形
成する。これによつて、基本セル２内の論理回
路、例えば３入力NANDゲートを構成するため
の入力配線Ａ，Ｂ及びＣ、更には出力配線Ｘが形
成される。さらに基本セル２に対して電源VDDを
供給するための電源配線VDD及び接地用配線GND
がAl−によつて形成される。そして、図示し
ていないがAl−によつて、配線Ａ，Ｂ，Ｃお
よびＸは夫々、他の基本セルが構成している論理
ゲートに接続される。なお、この接続は、配線チ
ヤネル４上でのみ接続可能であればAl−によ
つても行なうことができる。
Ｉ／セル５は、１つのＩ／セルで入力及び
出力回路の夫々について最も素子数を必要とする
回路を構成し得るように基本設計したものであ
る。本例では、LSTTL（Low power Schottky
TTL）との互換性をもたせるために、CMOS論
理レベルとLSTTLのレベルとの相互間の変換回
路を構成する素子がこのＩ／セル中に組込まれ
ているが、以下に述べる図面ではＩ／セルの一
部分を示し、上記のレベル変換回路部分は省略し
ている。
この１つのＩ／セルによつて入力回路および
出力回路を各々独立して構成した例を第３Ａ図〜
第５Ｂ図を用いて説明する。このように１つの
Ｉ／セルを用いて独立した入力回路と出力回路
とを構成し使用することは従来できなかつたこと
である。
第３Ａ図〜第３Ｃ図は工程を追つてＩ／セル
の形成方法を示したものであり、その基本設計
（マスタ）段階でのレイアウトを第３Ａ図に示し
た。即ち、Ｐ型ウエル１０、フイールドSiO2膜
８、ゲート電極としてのポリシリコン層１１、及
び入力保護抵抗としてのポリシリコン層１２、及
びポリシリコン層１１及びフイールドSiO2膜８
をマスクとするイオン打込み技術又は拡散技術に
よつてセルフアライン方式で形成されたソース又
はドレイン領域としてのN+型半導体領域１７及
びP+型半導体領域１８を夫々設ける。
本実施例で重要な構成は、Ｉ／セル５に隣接
して設けるボンデイングパツドをＩ／セルの果
す機能に応じた個数或いはそれ以上、例えば２個
ずつ配置していることである。
このボンデイングパツドを含む構造の主要部を
第３Ｂ図、第３Ｃ図及び第４図で説明する。
第３Ａ図で示したように基本設計にかなつたセ
ル構造を形成した後、次に第３Ｂ図のように、セ
ル５内にポリシリコン抵抗１２およびダイオード
１４とから成る入力保護回路及びCMOSインバ
ータ回路１５から成る入力回路、３−state出力
回路１６の機能を独立に構成するためにAl−
によつて各アルミニウム配線１９を夫々施す。図
中斜線を施した領域はこのアルミニウム配線１９
を示しており、下地の拡散領域又はポリシリコン
層と口部又は配線幅の広い部分で接続している。
このAl−に配線工程と同時に、１つのＩ／
セル５から入力及び出力を独立して取出すための
Al−のボンデイングパツド６ａ−１，６ｂ−
１を夫々形成する。これらのパツド６ａ−１およ
び６ａ−２は夫々アルミニウム配線１９によつて
入力保護抵抗１２及び出力回路１６側に夫々接続
される如く配線が設計される。
そして次に、２層目の層間絶縁膜の被着後に、
第３Ｃ図のようにAl−を形成する。このAl−
では、上述の基本セル２とＩ／セル５とを接
続するアルミニウム配線およびＩ／セル５に対
して電源VDDを供給するための電源配線VDD、接
地用配線GNDを形成し、かつ上記パツド６ａ−
１，６ｂ−１の真上に同一の形状にアルミニウム
パツド６ａ−２，６ｂ−２を形成する。図中の□
印の箇所は、第３Ｂ図において拡散領域に接した
Al−上に設けたスルーホールを介してAl−
がAl−に接触している部分を表わしている。
こうして、Ｉ／セル５に隣接して、Al−
のアルミニウム６ａ−１及びAl−のアルミニ
ウム６ａ−２からなる入力用ボンデイングパツド
６ａと、Al−のアルミニウム６ｂ−１及びAl
−のアルミニウム６ｂ−２からなる出力用ボン
デイングパツド６ｂとを互いに分離された状態で
形成する。
この状態は第４図に明示されている。第４図
は、出力用パツド６ｂ−入力用パツド６ａ−配線
１９−入力保護抵抗１２−配線１９−ゲート保護
回路１４に至る断面を示すものであり、図中の２
０はＮ型シリコン基板、２１はフイールドSiO2
膜、２２はポリシリコン層表面のSiO2膜、２３
は１層目のPSG膜、２４は２層目のPSG膜、２
５は３層目のPSG膜である。なお、この第４図
の構造自体は、通常の熱酸化、イオン打込み、フ
オトエツチング、化学的気相成長、真空蒸着等の
周知の技術を適用することによつて作成すること
ができるので、上述した説明では特にその製造条
件の詳細については触れていない。
第３Ｃ図に示した回路を第５Ａ図及び第５Ｂ図
に等価的に示した。第５Ａ図は等価回路図であ
り、第５Ｂ図はそれを回路記号で表わしたもので
ある。
第５Ａ図に示すように、入力回路は入力保護抵
抗１２およびダイオード１４からなる入力保護回
路と２段のCMOSインバータ回路１５からなつ
ている。そしてパツド６ａから入力された信号は
これらをへてIoへ出力され、さらに前述した
LSTTL−CMOSレベル変換回路をへて基本セル
２からなる論理回路に接続されている。一方、出
力回路はCMOSインバータ回路、NANDゲート、
NORゲートおよび６個のMOSよりなる３−ステ
ート出力バツフアからなつている。そして基本セ
ル２からなる。論理回路から出力された２つの信
号ENおよびOUTはCMOS−LSTTLレベル変換
回路をへて前記CMOSインバータ回路および
NORゲートに夫々入力されている。この２つの
信号EN，OUTから得られた信号が３−ステート
出力バツフアを駆動し、この出力がパツド６ｂか
ら出力される。第５Ｂ図は上述の回路をシンボル
を用いて表している。
以下の第６Ａ図、第６Ｂ図および第８Ｂ図で
は、第５Ｂ図と同様の方法でＩ／セルを表して
いる。
第３Ｃ図及び第４図の如くに構成した場合、各
ボンデイングパツド６ａ，６ｂに対して、外部リ
ードからのボンデイングワイヤ２６，２７を圧着
することによつて、Ｉ／セル５の入力回路及び
出力回路を別々に外部リードに接続することがで
きる。換言すれば、Ｉ／セルの有する入力機能
及び出力機能の双方を同時に選択することができ
る。これは、１つのＩ／セルに対して２つのボ
ンデイングパツド６ａ，６ｂを設け、上記の各パ
ツド６ａ，６ｂが夫々別々に用いるようにしてい
るためである。こうしたことは、従来のＩ／セ
ル−１パツド方式では考えられないことである。
第６Ａ図、第６Ｂ図及び第６Ｃ図は夫々本発明
の第２、第３および第４の実施例を示すものであ
る。これら第２、第３および第４の実施例は、第
１図に示すチツプの概略レイアウト図中一点鎖線
で示したＩ／セル５とこれに対応する２つのパ
ツド６ａ，６ｂとの対５６を、夫々第６Ａ図、第
６Ｂ図および第６Ｃ図に示すＩ／セルとパツド
との対で、少なくとも一つ置き換えたものであ
る。これらの実施例のＩ／セルおよび基本セル
の基本設計（マスタ）は第１の実施例と同じであ
るのでその説明を省略する。さらにこれら第２〜
第４の実施例は第１の実施例で述べたと同様の工
程で作成されるものであることはいうまでもな
い。
これらの実施例は夫々はAl−の配線工程時
にそのパターンを変更することによつて、Ｉ／
セル５からその入力回路部分のみを取出した例
（第６Ａ図）、出力回路部分のみを取出した例（第
６Ｂ図）および入力回路部分と出力回路部分とを
入出力双方向として取出した例（第６Ｃ図）であ
り、取出されない他方の回路部分は破線で表わし
た。勿論、この破線部分に相当する配線である
Al−は形成されていない。
これらの実施例に共通する第１の実施例との相
違点は、１つのＩ／セルに対するボンデイング
パツドが上述の第１の実施例で述べた両パツドを
あたかも短絡したようなパツドとなつていること
である。
すなわち、第６Ａ図〜第６Ｃ図のボンデイング
パツド６中に破線で示したラインによつてパツド
６は仮想的に２つに区分されたパツドに相当する
領域６a′，６b′を短絡した如き形状になつている
ことである。この区分された両領域６a′，６b′の
位置及びサイズは上述の第１の実施例におけるパ
ツド６ａ及び６ｂに夫々一致したものとなつてい
る。
このパツド６の構造を第７図に示す。第７図は
第６Ａ図の実施例の断面構造を示し、第４図に対
応する部位の断面図である。パツド６はAl−
とAl−との積層構造からなつている。そして、
Al−が、その形成工程においてＩ／セル５
の入力側に接続される如くに設計される。従つ
て、得られたパツド６はＩ／セル５の入力回路
に接続されている。第４図との比較から明らかな
ように、パツド６は、パツド６ａ，６ｂが設けら
れるべき領域６a′，６b′全体に亘つて設けられて
いる。そしてボンデイングワイヤ２６をパツド６
上に圧着し、Ｉ／セルの入力回路と外部リード
とを接続している。第６Ｂ図、第６Ｃ図の実施例
の断面構造については、その断面構造は第７図か
ら容易に判断し得るので説明は省略する。これら
の実施例のようにパツド６を広めに形成すれば、
それだけボンデイングを行ない易くなり、その信
頼性も向上することになる。
なお、第６Ａ図と第６Ｂ図の実施例において、
上述のパツドに相当する１つの領域６a′，６b′の
位置に夫々一方のパツド６ａ又は６ｂのみを形成
し、このパツド６ａ又は６ｂと入力回路又は出力
回路とを接続しることももちろん可能である。
以上に述べたような実施例は、ピン数、ボンデ
イングワイヤの数、目的とする回路などの条件に
よつて、１つのＩ／セルに対し２個のパツドを
全てに配置せずともよい状況が生じた際に、第１
の実施例の自由な変形として得られるものであ
る。そして、従来と比較して同一の基本設計（マ
スタ）で得られるICの品種を大きく拡げるもの
である。
この実施例の場合、１つのＩ／セルに対して
２個のパツドは設けられた部分と１個のパツドの
部分との割合は上述したピン数などのいくつかの
条件によつて様々に変更し得る。なお、この場合
ボンデイング条件すなわちボンデイングワイヤが
チツプ辺の中央部ではチツプ辺に垂直に張られる
のに対し、辺の端部にゆくに従いチツプ辺に対し
て斜めに張られたボンデイングが行いにくくなる
ことを考え、上記中央部のＩ／セルに対しては
２個とし、端部のＩ／セルに対しては１個とす
ると、ボンデイングの作業性が向上し、信頼性も
向上できる。
以上、本発明を例示したが、上述の各実施例は
本発明の技術的思想に基いて更に変形が可能であ
る。
例えば上述の第２〜第４の実施例の変形とし
て、Al−層は上述の第１の実施例における６
ａ，６ｂのように分離して設け、これらを２層目
のAl−によつて短絡することによつて１つの
パツド６ａとしても入力のみ、出力のみ、或いは
入出力双方向を取出すことが可能である。この場
合は、下地のAl−のパアーンは何ら変更する
ことを要せず、またそれだけ下地パツド作成のた
めのマスク製作を容易に行なえる。このような短
絡構造はＩ／セル全体の一部分のセルに設けて
よいが、その個数は既に述べたピン数などのいく
つかの条件によつて適宜変更してよい。
また、各パツドをすべて同じ長方形状にしなく
てもよく、例えばボンデイング用ワイヤの圧着方
向に合せて、パツド列の両端にゆくに従つてパツ
ドを幾分平行四辺形状として配置してもよい。
また第１の実施例において、１つのＩ／セル
毎に配するパツド数は、そのＩ／セルの果す入
出力機能と同数又はそれ以下で２つ以上としても
よい。或いはその入出力機能より多くの、例えば
３つのパツドを設けることもできるが、この場合
はパツドの選択の自由度が上記入出力機能数に応
じて更に増大することが期待される。
なお、本発明はCMOS型の論理IC以外にも適
用可能であることが理解されよう。
以上の説明から明らかな如く、本発明による半
導体集積回路装置は、要約して述べると次の顕著
な利点を有している。
(1) 特にマスタスライス方式によるIC設計にお
いて、基本設計（マスタ）を変更することな
く、取出す入出力信号の数（Ｉ／セルの果す
機能数）に対応させてボンデイングパツドを任
意に選択でき、IC設計上の自由度が増加する。
Ｉ／セルの各機能のすべてに応じられるよう
にボンデイングパツドを構成し得るので、ボン
デイングパツドもマスタスライス的に任意に選
択することができる。
(2) 従つて、基本設計の変更なしに、取出し得る
信号数に対する制約が非常に少なくでき、従来
より大幅にピン数を増やすこと（例えば２倍程
度の多ピン化）が可能となる。
(3) Ｉ／セルに入力回路及び出力回路としての
独立した２つの機能を具備せしめることができ
るので、Ｉ／セルの利用効率が良好となる。
【図面の簡単な説明】
図面は本発明の実施例を示すものであつて、第
１図は第１の実施例によるCMOS型論理ICのレ
イアウトを概略的に示す平面図、第２Ａ図は論理
回路用の基本セルの平面図、第２Ｂ図は基本セル
の等価回路図、第３Ａ図はＩ／セルの平面図、
第３Ｂ図は１層目のアルミニウム配線を施した第
３Ａ図と同様の平面図、第３Ｃ図は２層目のアル
ミニウム配線を施した第３Ａ図と同様の平面図、
第４図は第３Ｃ図の要部の断面図、第５Ａ図は第
３Ｃ図のＩ／セルの等価回路図、第５Ｂ図はそ
の回路図を回路記号で示した結線図、第６Ａ図、
第６Ｂ図及び第６Ｃ図は第２、第３及び第４の実
施例によるＩ／セルの各結線図、第７図は第６
Ａ図における要部の断面図である。 なお、図面に用いられている符号において、２
は基本セル、５はＩ／セル、６，６ａ及び６ｂ
はボンデイングパツド、１１はポリシリコンゲー
ト電極、１２はポリシリコン入力抵抗、１４はゲ
ート保護ダイオード、１５は入力回路、１６は３
−ステート出力ゲート、１７及び１８はソース又
はドレイン領域、１９は１層目のアルミニウム配
線、２３，２４及び２５は層間絶縁膜、２６及び
２７はボンデイング用ワイヤ、Ａ，Ｂ，Ｃ及びＸ
は１層目のアルミニウム配線である。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の一主面の周辺部に少なくとも２
    種類以上の入出力機能を有するMIS型素子から成
    る単位入出力回路部を複数配置し、前記一主面の
    内部に前記単位入出力回路部に接続される論理回
    路部を配置し、前記単位入出力回路部の入出力機
    能数に対応する互いに区分され得る複数のボンデ
    イングパツドを有するボンデイングパツド領域
    が、前記複数の単位入出力回路部に隣接して設け
    られ、前記複数のボンデイングパツドの一方のボ
    ンデイングパツドに前記単位入出力回路部の入力
    回路が接続され、前記他方のボンデイングパツド
    に前記単位入出力回路部の出力回路が接続され、
    かつ前記複数の単位入出力回路部間を接続する電
    源ラインを前記複数の単位入出力回路上に延在す
    るように配置し、前記ボンデイングパツド領域を
    介して前記単位入出力回路部の入出力機能のいず
    れもが任意に取り出すことができるように構成さ
    れたことを特徴とする半導体集積回路装置。 ２ ボンデイングパツドが下層導体膜とこれに接
    して積層された上層導体膜とによつて形成されて
    いる特許請求の範囲第１項記載の半導体集積回路
    装置。 ３ 前記下層及び上層導体膜が夫々アルミニウム
    からなつている特許請求の範囲第２項記載の半導
    体集積回路装置。
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